CN1787427A - 利用随路时钟信号调整接收数据延迟不一致的方法 - Google Patents

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Abstract

一种利用随路时钟信号调整接收数据延时不一致的方法，用于接收端正确接收发送端发送的数据，所述发送端通过若干数据线和随路时钟线连接接收端，包括：(1)发送端通过该些数据线发送一固定训练序列至接收端，并通过随路时钟线发送随路时钟信号至接收端，其中所述固定训练序列事先由发送方和接收方约定好，且在所述发送时段内惟一；(2)所述接收端利用随路时钟信号触发数据采集，并判断接收到数据是否与所述固定训练序列相同，若是，则锁定相位，发送端同时发送数据至接收端，否则，接收端通过本端数字时钟管理单元调整接收时钟相位，然后进行步骤(1)。本发明通过利用数字时钟管理单元调整随路时钟的相位，达到接收端确定采集数据的采集时间点，进而提高数据传输的可靠性。

Description

利用随路时钟信号调整接收数据延迟不一致的方法
技术领域
本发明涉及无线通信网络领域，尤其涉及一种利用随路时钟信号调整接收数据延迟不一致的方法。
背景技术
请参阅图1，其为两个硬件之间进行数据通信的原理结构示意图。其中，发送端1与接收端2之间不仅建立数据通信连接，而且发送端1还将本端的随路时钟信号发送至接收端2。所述随路时钟信号是用于调整接收端2能够正确接收发送端1发送的数据。其中，进行数据通信的两个硬件(发送端1与接收端2)可以是硬件装置也可以是硬件板卡。
在发送端1和接收端2之间进行数据通信过程中，经常会发生随路时钟信号的延迟和数据之间的延迟不一致，由此使得接收端2接收到的数据与发送端1发送的数据不一致，进而导致数据传输可靠性差的后果。
以下以发送端1和接收端2都为可编程逻辑器件(比如是可编程逻辑器件FPGA A和FPGA B)，并且FPGA A和FPGA B之间用四对差分线来传递数据为例进行说明。请参阅图2，其为FPAG A向FPAG B传送数据的原理示意图。数据a输入FPGA A，经FPGA A并串转换成四路数据，分别通过4对差分数据线发送至FPGA B，并且在发送数据的同时，FPGA A向FPGA B发送随路时钟信号。FPGA B根据随路时钟信号确定数据采集时刻进行四路差分数据的接收，将它们串并转换成数据b。
由于各条差分线发送数据存在细微差异、比如虽然FGPA A理论上同时向各条差分线发送数据和发送随路时钟信号，但可能发送时存在细微的时间差，还比如传输介质之间存在细微差异，因此造成FPGA A理论上同时发送的四路差分线上的数据信号及随路时钟信号，在FPGA B却无法同时接收到的各路数据信号及随路时钟信号。以图3为例，FPGA B在四路数据信号都处于有效保持时间M时采集到的数据是有效的，若是以clk的上升沿触发FPGA B接收四种数据的话，则只有clk的上升沿落在时间段M内，才能使得FPGA B接收到正确数据。事实上，CLK随路时钟信号的上升沿经常在Skew(亚稳态)时段内。所述Skew时段是第一个数据信号开始进入有效保持时间的时间点至最个一个数据信号开始进入有效保持时间的时间点之间的时间段。从图3明显可以看出，数据a经FPGA A并串转换后的四路数据D0、D1、D2、D3，经FPGA B在clk的上升沿采集，只能在D2、D3上采集到正确的数据，而D0、D1上采集的数据是不正确的，由此导致FPGA B串并数据后的数据b与数据a不相等。
为了能保证FPGA B在各路数据信号都处于有效保持时间M时采集数据，业界有利用增加非门等元件来调整随路时钟信号clk延时，致使触发FPGA B采集数据的clk上升沿延时，进而使得其落在所有数据信号都处于有效保持时间内。但是，这种利用随路时钟信号接收数据的方法是通过在两个数据通信的硬件之间增设元件来延时时钟信号，进而能达到接收端能正确接收数据。这种方法不仅增加数据传输的成本，而且在硬件之间增设元件有可能造成布线困难的缺陷。并且随着集成电路体积的不断缩小，甚至出现两个数据通信的硬件之间并不能增设用来延时的元件的情况。
为此，业界还公开了另一种利用随路时钟接收数据的方法。这种方法是通过对可编程逻辑器件进行编程，控制FPGA B接收数据的触发条件：根据具体的FPGA A和FPGA B之间数据信号时序延时状况，调整数据采集的采集点。比如某些时段是接收端用接收到的clk的上升沿触发数据采集，在某些时段是接收端用接收到的clk的下降沿触发数据采集。但这种时而上升沿触发数据采集，时而用下降沿触发数据采集，要求触发延迟不能超过半个时钟周期，但是一旦外界条件变化，如温度升高等，经常会出现延迟超过半个时钟周期的情况，由此导致时序混乱，进而使得数据传输过程中抗干扰性降低。
发明内容
本发明的目的在于提供一种利用随路时钟调整接收数据延时不一致的方法，以解决现有技术各种解决方案中存在的缺陷，并进一步提高数据传输的可靠性。
为解决上述问题，本发明公开了一种利用随路时钟信号调整接收数据延时不一致的方法，所述发送端通过若干数据线和随路时钟线连接接收端，包括：(1)发送端通过所述数据线发送一固定训练序列至接收端，并通过随路时钟线发送随路时钟信号至接收端；(2)所述接收端利用随路时钟信号触发数据采集，并判断接收到数据是否与所述固定训练序列相同，若是，则发送端发送数据至接收端，否则，接收端通过本端数字时钟管理单元调整接收时钟相位，重复以上步骤。
所述固定训练序列事先由发送方和接收方约定好，且在所述发送时段内惟一。
本端数字时钟管理单元调整接收时钟相位的步长为：PhaseShift＝(PHASE_SHIFT/256)*PERIODclock，所述PHASE_SHIFT为用户预先设定的延时值，所述延时值位于[-255，255]之间，PERIODclock为当前时间。
步骤(2)中接收端利用随路时钟信号触发数据采集具体为：接收端在随路时钟信号的下降沿或上升沿触发在该些数据线上进行采集数据。
本发明还公开了一种利用随路时钟信号接收数据的方法，所述发送端通过若干数据线和随路时钟线连接接收端，包括：(1)发送端以预先设定的检测时间内发送确定个数的固定训练序列至接收端；(2)接收端判断接收到的固定训练序列的个数是否大于等于第一门限值，若是，则发送端发送数据至接收端，否则，接收端通过本端数字时钟管理单元调整接收时钟相位，然后重复以上步骤。其中，所述固定训练序列事先由发送方和接收方约定好，且在所述发送时段内惟一。
本端数字时钟管理单元调整接收时钟相位的步长为：PhaseShift＝(PHASE_SHIFT/256)*PERIODclock，所述PHASE_SHIFT为用户预先设定的延时值，所述延时值位于[-255，255]，PERIODclock为当前时间。
发送端反方向调整随路时钟相位延迟，调整的步长为Phase Shift/2。
步骤(2)中接收端利用随路时钟信号触发数据采集具体为：接收端在随路时钟信号的下降沿或上升沿触发该些数据线上数据的采集。
所述发送端和接收端为包含可编程逻辑器件的装置或板卡。
与现有技术相比，本发明具有以下优点：本发明通过利用数字时钟管理单元调整随路时钟的相位，达到接收端确定采集数据的采集时间点，进而提高数据传输的可靠性，同时避免使用元件来达到接收正确数据的目的，进而节省传输成本。并且，本发明通过反相调整随路时钟相位来达到获得最佳采集数据的时刻，由此进一步提高数据传输的可靠性。
附图说明
图1为两个硬件之间进行通信的原理结构示意图；
图2为FPAG A向FPAG B传送数据的原理示意图；
图3为四路数据信号与随路时钟信号的时序图；
图4为本发明提供的一种利用随路时钟信号接收数据的方法的流程图；
图5为本发明提供的另一种利用随路时钟信号接收数据的方法的流程图；
图6为数字时钟管理单元的一实施例图。
具体实施方式
以下结合附图，具体说明本发明。
在大多数可编程逻辑器件的内部都设有数字时钟管理单元(xilinx公司称之DCM，ALTERA公司称之DLL)。数字时钟管理单元为可编程逻辑器件提供了强大的内部和外部时间管理功能。它不仅支持精确的相移和频率合成控制，而且还提供零延迟的时钟缓冲，同时控制的时钟信号能达到很高精确度。另外，数字时钟管理单元能通过用户输入数据灵活地进行内部时钟和外部时钟的管理。
请参阅图4，其为本发明提供的一种利用随路时钟信号调整接收数据延时不一致的方法的流程图。它用于接收端正确接收发送端发送的数据，所述发送端通过若干数据线和随路时钟线连接接收端，主要包括以下步骤：
S110：发送端通过该些数据线发送一固定训练序列至接收端，并通过随路时钟线发送随路时钟信号至接收端；
S120：所述接收端利用随路时钟信号触发数据采集，并判断接收到数据是否与所述固定训练序列相同，若是，则发送端发送数据至接收端，否则，接收端通过本端数字时钟管理单元延时接收时钟相位，然后进行步骤S110。
上述的步骤主要用于接收端确定数据采集的时刻。并且，所述发送端发送的固定训练序列由接收端和发送端事先约定好，且在该时间段内是唯一的。首先，固定训练序列通过多路数据线发送至接收端，发送端同时发送随路时钟信号至接收端。然后，接收端将接收到的数据与固定训练序列作比较，若相同，则表明触发条件恰好落在所有数据信号都处于有效保持时间内。所有数据信号为各条数据线上传输的数据信号的总称。发送端可以将需要发送的数据发送至接收端，而且接收端也能正确接收数据。若接收端接收到的数据与固定训练序列不相等，则表明某些或所有的数据信号不是处于有效保持时间内(数据信号或是没有传输到接收端或者信号还未处于稳定状态)就开始触发数据采集了，也就是说触发条件，如时钟信号的下升沿不是落在所有数据信号都处于有效保持时间内，因此数字时钟管理单元延时接收时钟相位，以达到触发条件处于有效保持时内为准。其中，接收端数字时钟管理单元调整接收时钟相位的步长为：Phase Shift＝(PHASE_SHIFT/256)*PERIODclock，所述PHASE_SHIFT为用户预先设定的延时值，所述延时值位于[-255，255]之间，PERIODclock为当前时间。
因为用户可以自己控制数字时钟管理单元输出时钟相位的调整步长，所以可以通过不断调整接收到时钟相位来找到最佳触发数据采集时刻。在发送端与接收端进行数据通信之前，通过图4公开的步骤预先调整触发数据采集的时刻，以达到触发条件处于有效保持时内，进而提高数据传输的准确性。另外，发送端与接收端可以周期进行查找最佳触发数据采集时刻的步骤，以便外界条件发生变化时，能及时改变数据采集时刻进行数据通信，避免外界条件变化后导致采集时序发生紊乱，进而造成传输瘫痪的后果。接收端可以在随路时钟信号的下降沿或上升沿触发在该些数据线上进行采集数据。
还是以现有技术中FPGA A和FPGA B通过四对差分线进行数据传递为例，说明本发明如何利用随路时钟信号进行数据接收的。假设在FPGA A的输入端输入32BIT的固定训练序列905A5AB4，则经过FPGA A的串并转换，转换成四路差分线上的数据信号(分别为90，5A，5A，B4)数据至接收端，同时发送随路时钟信号至接收端。接收端若在固定的时间内接收到固定训练序列，则表明触发条件恰好落在所有数据信号都有效的时间段内。否则通过调整时钟步长来延时触发数据采集的后果。其中接收端接收固定训练序列是指接收端在接收到触发条件(如随路时钟的上升沿)后触发在各条差分线上同时接收数据，并将所述数据进行并串处理，判断是否和固定训练序列相同，若是相同是接收端正确接收数据，否则不能接收到固定训练序列，需要调整时钟步长。
为了提高接收端确定的触发数据采集的时刻能更准确，本发明还提供了另一种利用随路时钟信号接收数据的方法。请参阅图5，其为本发明第二种利用随路时钟信号接收数据的方法的流程图。它主要用于接收端正确接收发送端发送的数据，所述发送端通过若干数据线和随路时钟线连接接收端，包括：
步骤S210：发送端以预先设定的检测时间内发送确定个数的固定训练序列至接收端。其中所述固定训练序列事先由发送方和接收方约定好，且在所述发送时段内惟一；
步骤S220：接收端判断接收到的固定训练序列的个数是否大于等于第一门限值，若是，则发送端发送数据至接收端，否则，接收端通过本端数字时钟管理单元调整接收时钟相位，然后进行步骤S210。
通信双方约定在一个以固定周期发送确定个数N的固定训练序列，接收方在预先设定的时间内接收该些固定训练序列。若接收到固定训练序列的个数大于等于预先设定的第一门限值，则表明接收端找到数据采集时刻，可以进行正确的数据接收，否则需要调整时钟步长。本端数字时钟管理单元调整接收时钟相位的步长为：Phase Shift＝(PHASE_SHIFT/256)*PERIODclock，所述PHASE_SHIFT为用户预先设定的延时值，所述延时值位于[-255，255]，PERIODclock为当前时间。所述第一门限值是根据发送端发送的固定训练序列个数N来确定的，并且也考虑到数据有效保持时间的长短及传输过程中的误差。
因为用户可以自己控制数字时钟管理单元输出时钟相位的调整步长，所以可以通过不断调整接收到时钟相位来找到最佳触发数据采集时刻。在发送端与接收端进行数据通信之前，通过图5公开的步骤预先调整触发数据采集的时刻，以达到触发条件处于有效保持时内，进而提高数据传输的准确性。另外，发送端与接收端可以周期进行查找最佳触发数据采集时刻的步骤，以便外界条件发生变化时，能及时改变数据采集时刻进行数据通信，避免外界条件变化后导致采集时序发生紊乱，进而造成传输瘫痪的后果。接收端可以在随路时钟信号的下降沿或上升沿触发在该些数据线上进行采集数据。
本发明还包括：发送端反方向调整随路时钟相位延迟，调整的步长为Phase Shift/2。此时随路时钟的相位即是最佳采样点对应的时钟相位。
上述公开的两种方法都是采用数字时钟管理单元的Phase Shifting(相移)模式，通过数字时钟管理单元属性PHASE_SHIFT配置时钟的初始延迟。以下以采用xilinx公司生产的数字时钟管理单元为例，具体说明如何通过数字时钟管理单元进行时钟的调整。
请参阅图6，其为一种数字时钟管理单元的结构示例图。PDRN为数字时钟管理单元的相移模式控制端口，当PSEN为1时表示数字时钟管理单元处于相移模式。PSINCDEC是控制相位移动方向的控制端口，当所述PSINCDEC为1时表示相位是累加，当所述PSINCDEC为0时表示相位递减。PSCLK是相位经过调整后的输出端口。
具体步骤：
1，假定发送端在5MS的时间段内发送N个固定训练序列905A5AB4；
2，接收端在同样的时间段内解调是否接收到了该训练序列，如果接收到了，将PSEN端口置1，同时把PSINCDEC置1，此时数字时钟管理单元就会正相位调整输入时钟的相位。同时把预先设置的计数器加1(表示检测到了一个固定训练序列)。这步需要注意的是一定要等数字时钟管理单元的LOCK信号锁定后(表示此时相移完成)再进行第3步的操作。
3，重复第2步，直到没有检测到固定训练序列，再判断计数器的值是否大于用户自己设定的第一门限值。如果大于就把PSINCDEC置0，反相调整相位，否则重新进行步骤1；
4，用此时的输出PSCLK去触发随路数据就可以得到最佳的采样点了。
其中，发送端和接收端为包含可编程逻辑器件的装置或板卡，所述可编程逻辑器件包含数字时钟管理单元。
以上公开的仅为本发明几个具体实施例，但本发明并非局限于此，任何本领域的技术人员能思之的变化都应落在本发明的保护范围内。

Claims (10)

1、一种利用随路时钟信号调整接收数据延时不一致的方法，所述发送端通过若干数据线和随路时钟线连接接收端，其特征在于，包括：
(1)发送端通过所述数据线发送一固定训练序列至接收端，并通过随路时钟线发送随路时钟信号至接收端；
(2)所述接收端利用随路时钟信号触发数据采集，并判断接收到数据是否与所述固定训练序列相同，若是，则发送端发送数据至接收端，否则，接收端通过本端数字时钟管理单元调整接收时钟相位，重复以上步骤。
2、如权利要求1所述的利用随路时钟信号接收数据的方法，其特征在于，所述固定训练序列事先由发送方和接收方约定好，且在所述发送时段内惟一。
3、如权利要求1所述的利用随路时钟信号接收数据的方法，其特征在于，本端数字时钟管理单元调整接收时钟相位的步长为：PhaseShift＝(PHASE_SHIFT/256)*PERIODclock，所述PHASE_SHIFT为用户预先设定的延时值，所述延时值位于[-255，255]之间，PERIODclock为当前时间。
4、如权利要求2或3所述的利用随路时钟信号接收数据的方法，其特征在于，步骤(2)中接收端利用随路时钟信号触发数据采集具体为：接收端在随路时钟信号的下降沿或上升沿触发在该些数据线上进行采集数据。
5、一种利用随路时钟信号接收数据的方法，所述发送端通过若干数据线和随路时钟线连接接收端，其特征在于，包括：
(1)发送端以预先设定的检测时间内发送确定个数的固定训练序列至接收端；
(2)接收端判断接收到的固定训练序列的个数是否大于等于第一门限值，若是，则发送端发送数据至接收端，否则，接收端通过本端数字时钟管理单元调整接收时钟相位，然后重复以上步骤。
6、如权利要求5所述的利用随路时钟信号接收数据的方法，其特征在于，所述固定训练序列事先由发送方和接收方约定好，且在所述发送时段内惟一。
7、如权利要求6所述的利用随路时钟信号接收数据的方法，其特征在于，本端数字时钟管理单元调整接收时钟相位的步长为：PhaseShift＝(PHASE_SHIFT/256)*PERIODclock，所述PHASE_SHIFT为用户预先设定的延时值，所述延时值位于[-255，255]，PERIODclock为当前时间。
8、如权利要求6或7所述的利用随路时钟信号接收数据的方法，其特征在于，还包括：发送端反方向调整随路时钟相位延迟，调整的步长为PhaseShift/2。
9、如权利要求6所述的利用随路时钟信号接收数据的方法，其特征在于，步骤(2)中接收端利用随路时钟信号触发数据采集具体为：接收端在随路时钟信号的下降沿或上升沿触发该些数据线上数据的采集。
10、如权利要求6所述的利用随路时钟信号接收数据的方法，其特征在于，所述发送端和接收端为包含可编程逻辑器件的装置或板卡。
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