CN1233111A - 用多数决定法的过采样型时钟恢复电路 - Google Patents

用多数决定法的过采样型时钟恢复电路 Download PDF

Info

Publication number
CN1233111A
CN1233111A CN99102965A CN99102965A CN1233111A CN 1233111 A CN1233111 A CN 1233111A CN 99102965 A CN99102965 A CN 99102965A CN 99102965 A CN99102965 A CN 99102965A CN 1233111 A CN1233111 A CN 1233111A
Authority
CN
China
Prior art keywords
signal
phase
clock
data
phase difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN99102965A
Other languages
English (en)
Inventor
吉田一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1233111A publication Critical patent/CN1233111A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Logic Circuits (AREA)

Abstract

过采样型时钟恢复电路包括相位差确定部分(TIPD、DEC、CP、LPF)和相位调整部分(VCO、VD、FD)。相位差确定部分用多数决定法确定数据信号和多个时钟信号之间的相位差,以产生相位调整信号。相位调整部分根据相位调整信号多个时钟信号的相位。

Description

用多数决定法的过采样型时钟恢复电路
本发明涉及从输入数据信号中取出时钟信号的时钟恢复电路，尤其涉及用不同相位的多个时钟信号进行采样的过采样型时钟恢复电路。
近年来，推出了数据传输用的G比特以太网和光纤信道这样的高速协议。为此目的，对于在高速传输中从数据信号中取出时钟信号的时钟恢复电路和在内部时钟信号与传输的时钟信号之间形成同步频率的PLL电路需要高速的数据处理，为适应这一要求，1996年IEEE国际固态电路讨论会上公布了一种过采样型时钟恢复电路，在该电路中用多个具有内部电路产生的相位差的时钟信号对传输的数据信号进行采样。
图1是说明在常规实例中公布的时钟恢复电路框图。数字信号提供给八个相位比较器DIPD0至DIPD7，固定延迟电路FD输出的有固定延迟的24个时钟信号中的每3个时钟信号分别提供给各相位比较器TIPD，并检测提供的数据信号和三个时钟信号间的相位状态。
当数据信号比时钟信号滞后时，相位比较器TIPD检测时钟信号相位的超前量，把作为电路一个输出的dn信号置为允许状态，把作为电路另一个输出的up信号置为禁止状态。同样，当检测时钟信号的相位延迟时，相位比较器TIPD把up信号置为允许状态，把dn信号置为禁止状态。图2A至图2F表示锁定状态。在这种情况下，如图2A至图2D所示，时钟信号的相位没有滞后或超前。因此，up信号和dn信号都置为禁止状态，如图2E和图2F所示。另一方面，图3A至图3D说明时钟信号的滞后状态。此时，把up信号置为如图3E所示的允许状态，把dn信号置为图3F所示的禁止状态。在时钟信号超前的情况下，把up信号置为禁止状态，把dn信号置为允许状态。
当up信号置为允许状态时，各电荷泵CP0至CP7的输出电压提高，当dn信号置为允许状态时，各电荷泵CP0至CP7的输出电压降低。电荷泵CP0至CP7的输出电压输入给低通滤波器LPF，并且LPF对这些输入电压的变化进行累积，低通滤波器LPF的输出电压和电压控制振荡器VCO输出的参考时钟信号提供给可变延迟电路VD。可变延迟电路VD按照低通滤波器LPF输出电压将参考时钟信号延迟，可变延迟电路VD的输出提供给固定延迟电路FD，固定延迟电路FD产生与提供的时钟信号有固定延迟的24个时钟信号。
按照这个方法，在常规时钟恢复电路中，各八个相位比较器TIP0至TIP7检测时钟信号相位的超前或滞后状态，将up和dn信号置为允许状态。结果，与电荷泵CP一致的输出电压升高或降低。因此，可变延迟电路VD根据低通滤波器LPF的输出电压延迟参考时钟信号，固定延迟电路FD按照延迟参考信号产生24个时钟信号。结果，各相位比较器TIPD0至TIPD7中的时钟信号的相位超前或滞后状态被置为满足要求的状态，以便执行适当的数据信号的采样。
然而，在常规时钟恢复电路中存在这样一个问题，即由于受时钟恢复电路中的布线结构设计的影响，当24个时钟信号之间产生相位差时，不能正确地执行数据采样，特别是当提供给相位比较器TIPD的三个时钟信号间产生相位差时，不能正确地执行数据采样。例如，当图3D所示的三个时钟信号中的一个时钟信号产生相移(滞后)时，相位比较器TIPD检测时钟滞后状态，以便将up信号置为允许状态。由于这个原因，电荷泵CP接收允许状态的up信号，并且固定延迟电路FD延迟24个时钟信号。结果，在包括其他相位比较器TIPD的整个时钟恢复电路中，不能正确执行数据采样。
除所述常规实例外，在日本未决专利申请(JP-A-Showa 61-145945)中公布了一种数字信号接收装置。在这个参考文献中，数字信号接收装置包括还原部分、多数决定部分和转换部分。还原部分重新产生有基本时钟信号频率fr的时钟信号，和n(n为大于或等于3的正整数)倍于锁定为数字还原信号相位的基本时钟信号频率fr的频率。多数决定部分根据nfr时钟信号，在数字还原信号的某一位取出n个采样值，并在该位期间确定多数一方的n个采样值的二进制数值。转换部分将该确定值的宽度转换为1/fr。因此，数字还原信号在数字还原信号的基本时钟fr的单元中被整形。
在日本未决专利申请(JP-A-Showa 61-214842)中还公开了数据采样转换电路。在这个参考文献中，数据采样转换电路包括时钟还原电路、分频电路和决定电路。时钟还原电路按照字符复用信号码还原时钟脉冲，分频电路按第1至第n个频率对时钟还原信号分频，并且产生不同相位的采样脉冲。决定电路按照n个采样脉冲执行字符复用信号码的采样，并且不论数字信号是高电平还是低电平，根据m个连续采样结果的多数决定进行确定。
在日本未决专利申请(JP-A-Heisei 3-69238)中还公开了解调数据识别和决定装置。在这个参考文献中，解调数据识别和决定装置包括检测和解调电路、比较器、时钟还原电路、定时决定部分及锁存电路。检测和解调电路解调输入信号，输出一个基带信号；比较器把基带信号转换为二进制信号；时钟还原电路重新产生的还原时钟信号的频率与传输数据比特率一致，并且产生比还原时钟信号快的时钟信号；定时决定部分用时钟信号执行二进制信号的采样，并且对多个采样点的相应值执行多数决定法，并输出多数决定法的执行结果；锁存电路锁定与还原时钟信号一致的定时决定部分的输出，并且作为还原数字数据输出。
在日本未决专利申请(JP-A-Heisei 4-11431)中还公开了数字信号还原电路。在这个参考文献中，数字信号还原电路包括解调部分、采样部分和多数决定部分。解调部分解调数字调制信号，采样部分根据时钟源的时钟信号执行解调数字信号的采样，多数决定部分对于采样部分提供的多个采样值执行多数决定。
本发明就是要解决所述问题。因此，本发明的一个目的是提供一种能够校正时钟信号相位的过采样型时钟恢复电路。
本发明的另一个目的是提供一种过采样型时钟恢复电路，该电路能够执行数据信号采样的校正，而与时钟信号的设计无关。
为实现本发明的一个方面，过采样型时钟恢复电路包括相位差确定部分和相位调整部分。相位差确定部分用多数决定法来确定数据信号和多个时钟信号之间的相位差，以产生相位调整信号；相位调整部分根据相位调整信号调整多个时钟信号的相位。
相位差确定部分包括N(N为大于等于1的整数)个相位比较器、多数决定电路和调整信号产生部分。N个相位比较器提供给数据信号的各数据位，各N个相位比较器把诸字节中一个相应位与时钟信号组的相位进行比较，以产生相位差比较信号。多数决定电路确定N个比较相位差信号的大多数，并把N个相位差比较信号的少数改变为与N个相位差比较信号的大多数一致，以产生N个多数相位差信号。调整信号产生部分按照N个多数相位差信号产生相位调整信号。
在这种情况下，当数据信号超前于时钟信号组时，各相位比较器产生第一信号作为比较相位差信号，当数据信号滞后于时钟信号组时，各相位比较器产生第二信号作为比较相位差信号。当第一信号比第二信号多时，多数决定电路确定第一信号，将各第二信号变为第一信号；当第二信号比第一信号多时，多数决定电路确定第二信号，将各第一信号变为第二信号。相位调整部分还包括一个产生参考时钟信号的振荡器、根据相位调整信号延迟参考时钟信号的延迟单元、以及按照有预定延迟的各多个时钟信号那样的延迟的参考信号产生多个时钟信号的时钟信号产生部分。
为实现本发明的另一个方面，过采样型时钟恢复电路的方法包括以下步骤：
为产生相位调整信号，用多数决定法来确定数据信号和时钟信号间的相位差；以及
根据相位调整信号调整多个时钟信号的相位。
为实现本发明的又一个方面，过采样型时钟恢复电路包括实际相位差确定部分，用于确定数据信号和数据信号数据位单元中的多个时钟信号间相位差，以产生相位差比较信号；调整信号产生部分，用于确定相位差比较信号的大多数，并根据已确定的大多数产生相位差调整信号；相位调整部分，用于根据相位调整信号调整多个时钟信号的相位。
图1是时钟恢复电路常规实例的框图；
图2A至图2F是说明时钟信号对于数据信号的相位没有滞后或超前的时钟状态的时序图；
图3A至图3F是说明时钟信号相位比数据信号相位延迟的状态时序图；
图4是说明根据本发明实施例的时钟恢复电路结构的电路框图；
图5A至图5Y是说明时钟信号和数据信号的时序图；
图6A至图6F是说明时钟信号的相位和数据信号的相位相比没有超前或滞后时的锁定状态时序图；
图7A至图7F是说明时钟信号相位比数据信号相位滞后的状态时序图；
图8A至图8F是说明时钟信号相位比数据信号相位超前的状态时序图；
图9A至图9P是说明多数决定电路一个操作部分时序图；
图10A至图10P是说明多数决定电路另一操作部分的时序图；
图11是说明可变延迟电路输入-输出的特性图。
下面参考附图将详细说明本发明的过采样型时钟恢复电路。
图4是说明根据本发明实施例的过采样型时钟恢复电路结构的框图。过采样时钟恢复电路包括多个相位比较器TIPD0至TIPD7、多数决定电路DEC、多个电荷泵CP0至CP7、低通滤波器LPF、电压控制振荡器VCO、可变延迟电路VD和固定延迟电路FD。应当注意，与常规时钟恢复电路一样，相同的元件用相同的参考符号来标示。
在本实施例中，提供的八个相位比较器TIPD0至TIPD7用三个时钟信号执行8位数据信号的采样，即，各相位比较器TIPD0至TIPD7输入有固定延迟的三个时钟信号和传输来的数据信号，并检测数据信号和时钟信号间的相位状态。当数据信号比时钟信号滞后时，相位比较器检测时钟信号对于数据信号的超前量，以将up0至up7信号中相应的一个up信号置为禁止状态，而将dn0至dn7信号中相应的一个dn信号置为允许状态。同样，当检测到时钟信号比数据信号滞后时，相位比较器将相应的一个up信号置为允许状态，将相应的一个dn信号置为禁止状态。
多数决定电路DEC与各相位比较器TIPD0至TIPD7的输出端连接，多数决定电路DEC确定相位比较器TIPD0至TIPD7的up或dn信号中允许状态或禁止状态为大多数信号，以确定时钟信号的相位是否比数据信号的相位超前，该数据信号为整个电路的数据信号。作为多数决定的结果，在少数方的up和dn信号的状态被校正为与多数方的up和dn信号的状态一致。接着，多数决定电路DEC分别将多数方的up和dn信号和已校正的少数方的up和dn信号作为upd信号和dnd信号输出给电荷泵CP0至CP7。
各电荷泵CP从多数决定电路DEC输入相应的一个upd信号和dnd信号，并根据输入信号改变输出电压，以输出给低通滤波器LFP。低通滤波器LFP对电荷泵CP0至CP7的输出电压变化进行积分，然后输出到可变延迟电路VD。可变延迟电路VD输入电压控制振荡器VCO提供的有预定频率的参考时钟信号和低通滤波器LPF的输出信号，可变延迟电路VD根据低通滤波器LPF的输出延迟参考时钟信号。此外，固定延迟电路FD输入可变延迟电路VD的输出信号，并产生与输入时钟信号有固定延迟的24个时钟信号，这24个时钟信号每三个一组分别提供给相位比较器TIPD0至TIPD7。
下面将描述有所述结构的时钟恢复电路的操作。图5A至图5Y是说明数据信号和24个时钟信号的时序图，数据信号提供给八个相位比较器TIPD0至TIPD7，24个时钟信号用于执行数据信号采样。图6A至图6F、图7A至图7F和图8A至图8F是说明各相位比较器TIPD0至TIPD7操作的时序图。和在常规实例中描述的一样，各相位比较器检测数据信号和24个时钟信号中的三个时钟信号组clkn-1、clkn和clkn+1之间的相位状态。
图6A至图6F说明数据信号和时钟信号之间的相位相互一致的锁定状态。因为在锁定状态中不需要改变时钟信号的相位，所以将up信号和dn信号都置为禁止状态，如图6E和图6F所示。图7A至图7F表示数据信号相位超前于时钟信号相位的状态。当时钟信号比数据信号滞后时，将up信号置为图7E所示的允许状态，并且将dn信号置为图7F所示的禁止状态。结果，时钟信号的相位被提前。图8A至图8F表示数据信号比时钟信号滞后的状态。当时钟信号比数据信号超前时，将up信号置为图8E所示的禁止状态，将dn信号置为图8F所示的允许状态，结果，时钟信号的相位被延迟。
接着，各相位比较器的up信号和dn信号提供给多数决定电路DEC。多数决定电路DEC输入各相位比较器TIPD0至TIPD7提供的up信号和dn信号，多数决定电路DEC根据提供的up信号和dn信号，确定相位比较器TIPD0至TIPD7的各自检测结果即相位差数据的大多数。
如上所述，在过采样型时钟恢复电路中，数据信号和有固定频率的时钟信号一起采样。因此，如果数据信号不是连续的高或低，尽管有由于时钟信号的相位差造成的延迟，在各相位比较器中检测到的数据相位差也变为相同的值。当数据信号是连续的高或连续的低时，数据信号中没有上升沿，因此，相位比较器检测到数据信号为锁定状态，并将up信号和dn信号置为禁止状态。然而，因为发送系统对有连续相同值的数据位数存在着限定，在某一位单元中必然能检测数据信号的相位。因此，本实施例使用以8位为单位的数据。
从置为允许状态或禁止状态的up信号或dn信号个数的多数决定的结果，可以确定整个时钟恢复电路中的时钟信号比数据信号是超前还是滞后。
图9A至图9P表示数据信号和时钟信号clk00至clk08、提供的相位比较器TIPD0至TIPD2输出的up信号up00至up01和经过多数决定电路DEC校正的upd信号upd00至upd02。在图9A至图9P所示的状态中，如果各时钟信号没有相移，由所有的相位比较器TIPD0至TIPD7检测时钟信号为相位滞后状态，结果up信号置为允许状态，dn信号置为禁止状态。
然而，因为有相移，即图9J的时钟信号clk08的相位超前(在先的)，提供的相位比较器TIPD2与时钟信号clk06至clk08一起确定为锁定状态。因此，相位比较器TIPD2把up信号置为图9M所示的禁止状态，dn信号置为禁止状态。然而，当up信号从图4所示的所有相位比较器TIPD0至TIPD7输入时，多数决定电路DEC确定up信号和dn信号中的多数。从而，多数决定电路DEC确定时钟恢复电路作为整个电路处于时钟信号的相位延迟状态。这样，upd02信号作为多数确定电路DEC的与up02信号相应的输出信号而被设为允许状态。所以，此后即可消除操作中由于时钟信号clk08相移的影响。
图10A至图10P表示数据信号、时钟信号clk00至elk08、up信号和upd信号upd00至upd02的时序图，这里表示的是数据信号在某一位上产生的相移使数据信号相位延迟的情况。当数据信号在该位上产生相移时，与所述时钟信号被移相的情况一样，多数决定电路DEC能够校正该相移。即，如果在数据信号的这一位上没有相移，则由相位比较器TIPD0和TIPD1来检测时钟信号的相位延迟状态。因此将up信号up01和up02置为允许状态。然而在这种情况下，由于在数据信号的第三位上有相位的移动，所以输入第三位的相位比较器TIPD2确定为锁定状态，并将up信号置为禁止状态，将dn信号置为禁止状态。多数决定电路DEC确定从图4所示的所有相位比较器输出的up信号和dn信号的大多数，从而多数决定电路DEC确定了时钟信号比整个电路的数据信号延迟。结果，多数决定电路DEC把从相位比较器TIPD2输出的、与up02信号相应的upd信号upd02置为允许状态，把dn信号置为禁止状态。因此在从那时以来的操作中，消除了数据信号相移的影响。
由此可见，由于多数决定电路DEC校正了时钟信号或数据信号的相移，提供upd信号upd0至upd7及dnd信号dnd0至dnd7的各电荷泵CP0至CP7，把从upd信号和dnd信号获得的数据相位相差转换为电压值。即，当upd信号置为允许状态时输出电压上升，而当dnd信号置为允许状态时输出降低。低通滤波器加有电荷泵CP0至CP7的输出电压，并对这个电压的变化进行积分。可变延迟电路VD加有低通滤波器LPF的输出电压和电压控制振荡器VCO输出的参考时钟信号，可变延迟电路VD按照低通滤波器LPF的输出电压延迟并输出参考时钟信号。图11表示延迟量和可变延迟电路VD输入电压的关系。把可变延迟电路VD延迟的参考时钟信号提供给固定延迟电路FD，然后固定延迟电路由延迟的参考时钟信号产生在时钟信号之间有相同相位差的24个时钟信号，以把时钟信号输出给各相位比较器。
因此，当在有固定相位的时钟信号部分中产生相移时，或者当在数据信号部分中产生相移时，即使是从相位比较器TIPD0至TIPD7部分输出错误的相位差值，多数决定电路DEC也能校正相位差数据。因此，在固定延迟电路FD中，克服由于错误的相位差值使时钟信号不恰当地产生超前或延迟是可能的，结果产生正确的数据信号的采样。
本实施例举例说明了本发明，显然数据信号的位数、相位比较器的数量和有固定相位的时钟信号的数量可根据要求的速度适当设置。
如上所述，根据本发明，多数决定电路DEC提供有多个相位比较器TIP0至TIP7的输出的多个相位差值的输入。多数决定电路DEC确定相位差数据的大多数，把在少数方的输出相位差值校正为多数方的相位差值。因此，即使由于电路设计的影响，产生了多个时钟信号或数据信号的相移，由此相位差产生的在少数一方的相位差值能够校正为多数一方相位的差值。

Claims (8)

1．过采样型时钟恢复电路，其特征在于包括：
相位差确定部分，用多数决定法确定数据信号和多个时钟信号间的相位差，以产生相位调整信号；
相位调整部分，根据所述相位调整信号调整所述多个时钟信号的相位。
2．根据权利要求1的过采样型时钟恢复电路，其特征在于所述相位差确定部分包括：
为所述数据信号各数据位提供的N(N为大于等于1的整数)个相位比较器，其中所述各N个相位比较器把数据信号的数据位中相应的一位与时钟信号组在相位上进行比较，产生相位差比较信号；
多数决定电路，确定所述N个相位差比较信号的大多数，并把所述N个相位差比较信号中的少数变为与所述N个相位差比较信号中的大多数一致，以产生N个占多数的相位差信号；以及，
调整信号产生部分，由所述N个占多数的相位差信号产生所述相位调整信号。
3．根据权利要求2的过采样型时钟恢复电路，其特征在于所述各相位比较器当所述数据信号超前所述时钟信号组时产生第一信号作为所述相位差比较信号，当所述数据信号滞后于所述时钟信号组时产生第二信号作为所述相位差比较信号；并且
其中所述多数决定电路确定所述第一信号，当所述第一信号比所述第二信号多时，把各所述第二信号变为所述第一信号，并且当所述第二信号比所述第一信号多时，确定所述第二信号以把各所述第一信号变为所述第二信号。
4．根据权利要求1至3的任何一个所述的过采样型时钟恢复电路，其特征在于所述相位调整部分包括：
振荡器，产生参考时钟信号；
延迟单元，根据所述相位调整信号延迟所述参考时钟信号；以及
时钟信号产生部分，按照所述延迟参考信号产生所述多个时钟信号，以便使所述多个时钟信号有预定的延迟。
5．过采样型时钟恢复电路的方法，其特征在于包括如下步骤：
用多数决定法确定数据信号和多个时钟信号间的相位差，以产生相位调整信号；以及
根据所述相位调整信号调整所述多个时钟信号的相位。
6．根据权利要求5的方法，其特征在于所述确定相位差的步骤包括：
把所述数据信号的N(N为大于或等于1的整数)个数据位的每一个与所述多个时钟信号的相应的一组时钟信号在相位上进行比较，以产生相位差比较信号；
确定所述N个相位差比较信号的大多数，以将所述N个相位差比较信号的少数变为与所述相位差比较信号多数一致，以产生N个占多数的相位差信号；以及
从所述N个占多数的相位差信号产生所述相位调整信号。
7．根据权利要求6的方法，其特征在于所述比较步骤包括：
当所述数据信号比所述时钟信号组超前时，产生第一信号作为所述相位差比较信号，当所述数据信号比所述时钟信号延迟时产生第二信号作为所述相位差比较信号；并且
其中所述确定所述N个相位差信号中的多数的步骤包括：
确定所述第一信号，当所述第一信号比所述第二信号多时，把各所述第二信号变为所述第一信号，确定所述第二信号，当所述第二信号比所述第一信号多时，把各所述第一信号变为所述第二信号。
8．根据权利要求6的方法，其特征在于调整所述多个时钟信号的相位的所述步骤包括：
产生参考时钟信号；
根据所述相位调整信号延迟所述参考时钟信号；以及
从所述延迟参考信号产生所述多个时钟信号，以便使各所述多个时钟信号有预定的延迟。
CN99102965A 1998-03-12 1999-03-11 用多数决定法的过采样型时钟恢复电路 Pending CN1233111A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6173698A JP3109587B2 (ja) 1998-03-12 1998-03-12 オーバーサンプリング型クロックリカバリ回路
JP061736/1998 1998-03-12

Publications (1)

Publication Number Publication Date
CN1233111A true CN1233111A (zh) 1999-10-27

Family

ID=13179790

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99102965A Pending CN1233111A (zh) 1998-03-12 1999-03-11 用多数决定法的过采样型时钟恢复电路

Country Status (5)

Country Link
US (1) US6222419B1 (zh)
EP (1) EP0942551A3 (zh)
JP (1) JP3109587B2 (zh)
KR (1) KR100325192B1 (zh)
CN (1) CN1233111A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102428674A (zh) * 2009-04-23 2012-04-25 哉英电子股份有限公司 发送装置、接收装置、收发系统以及图像显示系统
CN102735946A (zh) * 2012-07-05 2012-10-17 山东华芯半导体有限公司 一种消除信号采样中干扰的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4425426B2 (ja) * 2000-05-11 2010-03-03 Ｎｅｃエレクトロニクス株式会社 オーバーサンプリング型クロックリカバリ回路
JP3573734B2 (ja) 2001-03-19 2004-10-06 Ｎｅｃエレクトロニクス株式会社 オーバーサンプリングクロックリカバリ回路
EP1386441B1 (en) * 2001-03-27 2004-08-18 Acuid Corporation (Guernsey) Limited Receiver with recovery circuit using oversampling and majority decision
US7020227B1 (en) 2002-05-31 2006-03-28 Acard Technology Corporation Method and apparatus for high-speed clock data recovery using low-speed circuits
CN100358238C (zh) * 2002-09-02 2007-12-26 瑞昱半导体股份有限公司 资料回复系统及其方法
US7970092B2 (en) * 2005-11-22 2011-06-28 Panasonic Corporation Phase comparator and regulation circuit
JP5463976B2 (ja) * 2010-03-11 2014-04-09 富士通株式会社 受信回路及びサンプリングクロック制御方法
KR101249513B1 (ko) * 2011-05-18 2013-04-01 건국대학교 산학협력단 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61145945A (ja) 1984-12-19 1986-07-03 Matsushita Electric Ind Co Ltd デイジタル信号受信装置
JPS61214842A (ja) 1985-03-20 1986-09-24 Fujitsu General Ltd 文字多重放送におけるデ−タサンプリング変換回路
JPH0369238A (ja) 1989-08-08 1991-03-25 Mitsubishi Electric Corp 復調データ識別判定装置
JPH0411431A (ja) 1990-04-28 1992-01-16 Sanyo Electric Co Ltd デジタル信号再生回路
US5633899A (en) * 1996-02-02 1997-05-27 Lsi Logic Corporation Phase locked loop for high speed data capture of a serial data stream
FR2756120B1 (fr) * 1996-11-19 1999-02-05 Sgs Thomson Microelectronics Dispositif de conversion serie/parallele d'un signal haute frequence de faible amplitude

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102428674A (zh) * 2009-04-23 2012-04-25 哉英电子股份有限公司 发送装置、接收装置、收发系统以及图像显示系统
CN102735946A (zh) * 2012-07-05 2012-10-17 山东华芯半导体有限公司 一种消除信号采样中干扰的方法
CN102735946B (zh) * 2012-07-05 2014-12-03 山东华芯半导体有限公司 一种消除信号采样中干扰的方法

Also Published As

Publication number Publication date
JP3109587B2 (ja) 2000-11-20
EP0942551A3 (en) 2003-12-17
KR100325192B1 (ko) 2002-02-25
EP0942551A2 (en) 1999-09-15
KR19990077788A (ko) 1999-10-25
US6222419B1 (en) 2001-04-24
JPH11261547A (ja) 1999-09-24

Similar Documents

Publication Publication Date Title
CN1418402A (zh) 相位检测器
US7020116B1 (en) Method and apparatus of data transmission
CN1168027A (zh) 数字信号处理器的定时恢复系统
CN1149801C (zh) 补偿接收机的抽样和本振频率偏移的方法以及同步的方法
US5539355A (en) Frequency-shift-keying detector using digital circuits
CN1233111A (zh) 用多数决定法的过采样型时钟恢复电路
US6130584A (en) Over-sampling type clock recovery circuit with power consumption reduced
CN1129231C (zh) 降低功率消耗的过采样型时钟恢复电路和调节其中的时钟信号的相位的方法
CN1399409A (zh) 相位同步循环电路以及数据再生装置
CN1157908C (zh) 数字信号接收器和接收数字信号的方法
CN1787427A (zh) 利用随路时钟信号调整接收数据延迟不一致的方法
DE19922804C2 (de) Taktwiedergewinnungsschaltung
CN1210396A (zh) 时钟提取电路
US6337650B1 (en) System and method for regenerating clock signal
US6577167B1 (en) Clock signal producing circuit immediately producing clock signal synchronized with input signal
CN1505289A (zh) 一种数据信号检测装置
CN1385972A (zh) 光通信系统中上行高速数据的同步接收方法与电路
US6373305B1 (en) Digital receive phase lock loop with residual phase error and cumulative phase error correction
US6636092B1 (en) Digital receive phase lock loop with cumulative phase error correction
KR20000000689A (ko) 고속 심볼 타이밍 동기방법
CN85109557A (zh) 解调器
CN1173517C (zh) 发送定时调整电路和方法
US6665362B1 (en) Digital receive phase lock loop with phase-directed sample selection
EP1386441B1 (en) Receiver with recovery circuit using oversampling and majority decision
JP2842760B2 (ja) Ｄｐｌｌ回路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication