JPS61145945A - デイジタル信号受信装置 - Google Patents

デイジタル信号受信装置

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Publication number
JPS61145945A
JPS61145945A JP59269109A JP26910984A JPS61145945A JP S61145945 A JPS61145945 A JP S61145945A JP 59269109 A JP59269109 A JP 59269109A JP 26910984 A JP26910984 A JP 26910984A JP S61145945 A JPS61145945 A JP S61145945A
Authority
JP
Japan
Prior art keywords
clock
digital
value
noise
signal
Prior art date
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Pending
Application number
JP59269109A
Other languages
English (en)
Inventor
Akira Iketani
池谷 章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP59269109A priority Critical patent/JPS61145945A/ja
Publication of JPS61145945A publication Critical patent/JPS61145945A/ja
Pending legal-status Critical Current

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  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、通信路を通して送られて来る雑音の加わった
ディジタル信号を受信し、波形整形して再び送出するデ
ィジタル信号受信装置に関する。
従来の技術 第4図に高密度ディジタル記録を行う場合に一般的に用
いられる、記録・再生系の構成を表わすブロック図を示
し、この図を用いて、まずディジタル信号記録の概略を
説明する。
第4図における記録系7において生成したディジタルデ
ータは、記録ヘッド8を通して記録媒体9上に記録され
る。
一方、再生時には再生ヘッド1o(記録ヘッド8と共用
する場合もある)を通して得られる再生信号は、波形干
渉の影響を抑えるため等化器11に送られる。
等化器11からの出力は量子化器12に送られ、ここで
、再生信号は2値のディジタル再生信号に変換される。
そして、変換されたディジタル再生信号はクロック再生
PLL13に送られる。クロツク再生PLL13は入力
のディジタル再生信号に位相−周波数同期したクロック
を再生し、受信器14へこのクロックを送る。
受信器14は、量子化器12からのディジタル再生信号
を、クロック再生PLL13からのクロックにより、ク
ロック単位に波形整形した後、以降の再生糸15へ送る
以上が、ディジタル信号記録・再生糸の概要である。
ところで、高密度記録されたディジタル信号の再生過程
において、例外なく加わる雑音により符号誤りが起こる
。しかも、記録密度が上がれば上がる程符号誤りの起こ
る頻度は高くなる。
したがって、高密度ディジタル記録を行うシステムには
必ず符号誤りを訂正するだめの、誤り訂正符号を付加し
て記録しているが、符号誤り率の高さにほぼ比例口で、
誤り訂正のための回路規模は大きくなる。
逆に、符号誤り率を低くできれば、誤り訂正のだめの回
路規模を小さくできるか、又は、同一の回路規模であれ
ば、訂正できない符号誤りの確率は小さくなり、誤り訂
正後の符号誤り率を更に小さくできる。
このため、記録媒体、ヘッド及び等化器の性能を高めて
、符号誤り率を低く抑えるために様々な工夫がなされて
いるが、これらはいずれも雑音の実効値を小さくするだ
めのものである。
発明が解決しようとする問題点 先に示しだように、符号誤りは再生過程における雑音に
より生じるものである。しかし、雑音は必ずしも符号誤
りをもたらすとは限らない。たとえば、雑音のレベルが
十分小さいか、符号誤りの原因にはならない場所に発生
する場合である。
雑音レベルの問題は本発明の対象外であるから除外し、
誤り発生場所のみに限定する。
ところで、再生過程における雑音の影響が明確な符号誤
りとなって初めて現われるのは、ディジタル再生信号を
1クロック単位に波形整形して送り出す、第4図の受信
器の出力である。
なぜならば、ディジタル信号処理における基本単位は1
ビツトであり、1つのビットと他のビットを区別するの
はクロックである。従って、符号誤りと言うのは任意の
ヒツトに関して、その再生されだ喧がそれが記録される
ときの値と等しくないという現象を表わすものであるか
ら、ディジタル再生信号をビット単位、つまりクロック
により各ビットを区別した後でなければ、符号誤りが起
こっているかどうか分らないからである。
今示したように、符号誤りはディジタル再生信号を1ク
ロック単位で処理した後に発生するが、この符号誤りの
原因となる雑音の影響は、その幅も大きな要素であるが
、その位置も重要である。
たとえば、第6図に示すように、ディジタル再生信号中
における雑音の幅が一定(1クロック区間の半分より小
)でもクロック再生PLLからのクロックの位置(立ち
上がり)と雑音の位置により(1)に示すととぐ符号誤
りになったり、(11)に示すごとく正常な値になった
りする。
雑音の位置はどこにでもなり得るから、再生クロックの
位置をずらしても、同じ現象は必ず起こる。
これは、受信器において波形整形のだめのクロックが、
ディジタル再生信号の1クロック間に1つしかない従来
の受信器やクロック再生PLLの構造のままでは、絶対
に解決できない問題である。
問題点を解決するための手段 本発明は、前記問題点を解決するため、ディジタル再生
信号の1クロック間に複数のクロックを発生させ、これ
らのクロックでディジタル再生信号をサンプルし、この
サンプル値を用いて、ディジタル再生信号を1ビツト単
位で波形整形する構成を備え、特に1ビツト期間中のn
個のサンプル値のうち、多い方の2進値をその1ビツト
期間の値とし、かつその値の幅をクロック間の幅となる
ようにした構成を特徴としたものである。
作用 上記の構成によれば、雑音信号の幅がクロック間の幅の
半分以下であれば、正しい値を再生でき、符号誤シをな
くすことができる。また雑音は比較的幅が狭いため、上
記の構成により符号誤りを大きく減らすことが可能であ
る。
実施例 本発明の一実施例の構成を第1図を用いて説明する。
本実施例は、第1図に示すようにn段のシフトレジスタ
1と、クロック再生PLL2と多数決回路3を有する。
第1図において、ディジタル再生信号の基本クロックの
周波数をfrとすると、クロック再生PLL2は、ディ
ジタル再生信号に位相ロックする周波数n −ff  
のクロックを再生し、このクロックをシフトレジスタ1
に送る。ただL、n)3゜シフトレジスタ1は、周波数
nfrのクロックにより、ディジタル再生信号の1クロ
ック相当区間内でn個の値を順次サンプルし、順送りす
る。
こうしてサンプルし、保持した値を多数決回路3に送る
。多数決回路3は送られて来るn個のサンプルの内、0
が多ければ0.1が多ければ1を出力とする。なお、こ
の出力は、クロック再生PLL2から送られる、nfr
をn分周しだクロック、つまり、周波数frのクロック
で送出する。
なお、nは偶数でもよいが、多数決の効率を考えると、
nは奇数に選ぶ方がよい。
こうすることで、ディジタル再生信号1クロノ号誤りは
生じない。ただし、〔・〕はガガラの記号で〔〕内の値
を越えない最大の整数を表わす。
通常、いわゆるランダム雑音の幅は比較的小さいので、
本発明により符号誤シを減らすことができる。
次に、本発明をさらに詳しく説明する。
本実施例では前記n=3とした場合について具体的に説
明する。この場合、第1図におけるシフトレジスタ1は
3段、クロック再生PLLの再生クロック周波数は3f
r、多数決回路3は、シフトレジスタ1の各段の出力値
(2進値)をA、B。
及びCとすると、ム・B+B −C+C−Aなる論理演
算を行い、その結果をfrのクロックで送出する回路と
なる。ただし、“パは論理積、“+“は論理和を表わす
たとえば、第1図におけるシフトレジスタ1と多数決回
路3は、本実施例の場合第2図に示すよ  −うな構成
になる。
第2図におけるシフトレジスタ1は、第1図のシフトレ
ジスタ1と同一のものであり、その3段  。
の出力A、B及びCは、3つの2人力ANDゲートに、
2つずつ組み合わせて送る。この結果、    ”A−
B、B−C及びc−hを得る。更に、これら  13つ
の論理積の論理和を求めるのが3人力のOR−ゲート6
である。3人力ORゲートの出力には、多数決の結果、
つまり、A −B+B −G+C−Aが現われる。  
                 Jしかし、ORゲ
ート5の出力が保たれるのは   と’/sfr秒間で
あるから、Dフリップフロップ6はこのVs fr秒間
の値を’/fr秒間の値、つまり、1   ゛ビット長
に変換ビて送り出す。           (第3図
は、今示した回路動作のタイムチャート(であり、第3
図における各記号は第2図のそれと  1対応する。
第3図における雑音幅は、ちょうど115クロック幅で
あり、したがって、この雑音はどこにあっても符号誤り
は発生しない。
以上示したように、本実施例は、3段のシフトレジスタ
、3個の2人力ANDゲート、1個の3人力ORゲート
を付加すると共にクロック再生PLLの再生クロック周
波数を3倍に上げるだけで、従来符号誤りの原因となる
であろう雑音の彫込を取り除くことができ、しだがって
、符号誤り餐を低減できるという、実用上大きな効果が
ある。
発明の効果 本発明はクロック再生PLLの再生クロックの司波数を
、ディジタル再生信号の基本周波数frつ1倍、つまり
、nfrとし、このクロックを用いて、ディジタル再生
信号中の1クロツク(fr)相当区間内にn個のサンプ
ルをとり、このサンプルておける多数である値を、その
区間全体を表わす直とすることで、従来では符号誤りに
なるような(2)’nクロック幅以下の雑音に対しては
、符号誤9を起さないようにできる。
このことは、符号誤り率を低くできることを示し、又、
本発明を実現するための回路規模は極めて小さくて済む
ことなどから、本発明の実用的効果は極めて大きい。
【図面の簡単な説明】
第1図は本発明の構成を示すブロック図、第2図は実施
例における多数決回路の回路図、第3図は実施例におけ
るシフトレジスタ及び多数決回路のタイムチャート、第
4図は従来のディジタル信号記録・再生糸のブロック図
、第6図は従来の受信器における、ノイズとクロックの
位置関係による符号誤りの発生の有無を示す図である。 1・・・・・・シフトレジスタ、2・・・・・・クロッ
ク再生PLL、、3・・・・・・多数決回路、4・・・
・・・ANDゲート、5・・・・・・ORゲート、6・
・・・・・Dフリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 fr 第3図

Claims (2)

    【特許請求の範囲】
  1. (1)通信路を通して送られて来るディジタル再生信号
    を、ディジタル再生信号の基本クロックf_r単位で波
    形整形して再送出するディジタル信号受信装置において
    、3以上の正整数nに対して、ディジタル再生信号に位
    相ロックした周波数nf_r及びf_rのクロックを再
    生するクロック再生手段と、このnf_rのクロックに
    よりディジタル再生信号中の1ビット期間内でn個のサ
    ンプルをとり、このn個のサンプル値のうち多い方の2
    進値を、この1ビット期間の値とする多数決手段と、こ
    の多数決手段によって得られる値を1/f_rの幅に変
    換する手段とを備えることを特徴とするディジタル信号
    受信装置。
  2. (2)nが奇数であることを特徴とする特許請求の範囲
    第1項記載のディジタル信号受信装置。
JP59269109A 1984-12-19 1984-12-19 デイジタル信号受信装置 Pending JPS61145945A (ja)

Priority Applications (1)

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JP59269109A JPS61145945A (ja) 1984-12-19 1984-12-19 デイジタル信号受信装置

Applications Claiming Priority (1)

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JP59269109A JPS61145945A (ja) 1984-12-19 1984-12-19 デイジタル信号受信装置

Publications (1)

Publication Number Publication Date
JPS61145945A true JPS61145945A (ja) 1986-07-03

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ID=17467793

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Application Number Title Priority Date Filing Date
JP59269109A Pending JPS61145945A (ja) 1984-12-19 1984-12-19 デイジタル信号受信装置

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JP (1) JPS61145945A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376654A (ja) * 1986-09-19 1988-04-06 Fujitsu Ltd ノイズ除去方式
JPH01276944A (ja) * 1988-04-28 1989-11-07 Matsushita Electric Ind Co Ltd バス・インターフェイス回路
US6130584A (en) * 1998-03-12 2000-10-10 Nec Corporation Over-sampling type clock recovery circuit with power consumption reduced
US6222419B1 (en) 1998-03-12 2001-04-24 Nec Corporation Over-sampling type clock recovery circuit using majority determination

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