JPS628861B2

JPS628861B2 -

Info

Publication number: JPS628861B2
Application number: JP56120358A
Authority: JP
Inventors: Isao Masuda; Yoshiki Iwasaki; Kazunori Nishikawa; Makoto Furumura
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1981-07-31
Filing date: 1981-07-31
Publication date: 1987-02-25
Also published as: JPS5823309A

Description

【発明の詳細な説明】本発明はデスクランブル回路に係り、デイジタ
ル信号系列であるフレーム信号の主要部又は全部
を、或る特定の法則を持つ信号系列によりランダ
ム化（データスクランブル）し、この信号からも
とのフレーム信号に復元するに際し、フレーム同
期が長い期間とれないときには上記或る特定の法
則を持つ信号系列の発生を制御することにより、
永久にフレーム同期がとれなくなる現象を防止
し、もつて安定にもとのフレーム信号に復元し得
るデスクランブル回路を提供することを目的とす
る。

近年、オーデイオ信号やビデオ信号をデイジタ
ル信号系列に変換し、これを記録再生するシステ
ムが盛んに開発されるに到つているが、特にオー
デイオ分野ではパルス符号変調信号（PCM信
号）に変換し、テープやデイスク等の記録媒体に
記録し、これを再生することが従来より行なわれ
ていた。上記のPCM信号は、オーデイオ信号等
のアナログ信号を標本化、量子化して得た例えば
14〜16ビツト／サンプルのデイジタルデータであ
り、１本のトラツクに複数チヤンネルのデイジタ
ルデータを記録する場合は、通常各チヤンネルの
デイジタルデータ（情報データ）の所定区間を１
ブロツクにまとめると同時に、伝送時に発生する
データの誤りを検出、訂正するために原情報デー
タより生成した誤り検出符号及び誤り訂正符号よ
りなる冗長ビツトと、ブロツクの区切りを表わす
ための同期信号ビツトを夫々付加して１ブロツク
を構成し、この１ブロツクの信号（フレーム信
号）を順次時系列的に記録媒体に記録する。

上記の記録時にフレーム信号は記録媒体や伝送
形の性質等を勘案した所定の方式で変調されるの
が一般的である。フレーム信号は通常、NRZ（ノ
ン・リターン・ツウ・ゼロ）信号であり、そのス
ペクトラムに直流成分を含むが、通常の記録媒体
では直流成分まで再生することは不可能なため、
そのまま記録再生したのでは再生信号に波形歪を
生じ、これにより符号間干渉が生じ符号誤りをも
たらしてしまう。そこで、上記記録時の変調方式
としては、直流成分が少なく、最大反転周波数が
低いと同時に、再生時の信号処理の基準となるク
ロツク成分を多く含んだものが望ましい。このた
め、従来より上記の要求を満たすべくMFM（モ
デイフアイド・フリケンシイ・モジユレーシヨ
ン）、ZM（ゼロ・モジユレーシヨン）、3PM（３
ポジシヨン・モジユレーシヨン）等の各種の変調
方式が採用されていた。

しかしながら、これらの変調方式はハード量が
多いと同時に、波形歪やトラツク間のクロストー
クに関して、従来よりビデオ信号等の磁気記録再
生に使用されている周波数変調方式に比し多いと
いう問題があつた。一方、例えば900rpmという
ような高速で同期回転されるデイスクの記録再生
帯域は広いから、デイジタル信号を記録する場合
も周波数変調方式により記録することが有利であ
る。ただし、周波数変調記録は直流成分までの再
生が可能であるが、再生器の安定度からいつて直
流成分の少ない伝送用符号が望ましい。

そこで、上記の周波数変調方式の利点を生かし
つつ、NRZ信号であるフレーム信号を上記の高速
で同期回転されて再生されるデイスクに記録する
には、多量の直流成分を含んでおり、再生用のク
ロツク成分が取りにくく、伝送ビツトレートの高
いシステムでは再生クロツクのジツターにより符
号誤りの原因となるというNRZ信号の欠点をなく
す必要があり、このNRZ信号の欠点をなくすた
め、第１図に示す如くNRZ信号をランダム化して
（データスクランブルして）記録することが考え
られる。

第１図中、入力端子１，２，３及び４には４つ
のチヤンネルのアナログ信号が入来する。ここで
は一例として入力端子１，２及び３には夫々オー
デイオ信号が入来してAD変換器５，６及び７に
供給され、入力端子４には静止画像信号が入来し
てAD変換器８に供給されるものとする。AD変換
器５，６，７及び８より夫々取り出されたPCM
信号は信号処理回路９に供給され、ここで入力
PCM信号に基づいて生成された誤り訂生符号及
び誤り検出符号等が付加された後フレーム生成回
路１０において同期信号発生器１１よりの同期信
号が付加されてフレーム信号となる。このフレー
ム信号の構成は第２図に示す如くになる。同図
中、SYNCは同期信号ビツト領域、データ１、２
は入力端子１，２よりのアナログ信号がPCM化
された信号データ領域を示す。

上記のフレーム信号は、データスクランブル回
路１２に供給され、ここで同期信号ビツトを除く
フレーム信号部分がデータスクランブルされる
（なお、データスクランブルはフレーム信号全体
に行なつてもよい。）。第３図はデータスクランブ
ル回路１２の一例の回路図を示す。このデータス
クランブル回路１２は、フリツプフロツプ１４_１
〜１４_７及び排他的論理和回路１５よりなるＭ系
列符号発生回路と、フレーム生成回路１０よりの
データ（フレーム信号中、同期信号ビツトを除く
部分）とＭ系列符号との２を法とする加算を行な
う排他的論理和回路１６とよりなる。Ｍ系列符号
発生回路は１フレームのビツト数のうち同期信号
ビツトを除くビツト数をＮとすると、Ｎ≦２^m−
１を満足するｍ段のシフトレジスタより構成さ
れ、これによりデータを略ランダム化できる。こ
こでは、１フレームが130ビツトで構成され、同
期信号ビツトが10ビツトであるものとし、第３図
に示す如く７段のシフトレジスタ１４_１〜１４_７
からX⁷＋X⁴＋１なる生成多項式によりＭ系列符
号が発生されるものとしている。

まず、Ｍ系列符号発生回路は、同期信号ビツト
の第１ビツトでクリアされ、データの第１ビツト
で各フリツプフロツプ１４_１〜１４_７に“１”が
プリセツトされ、以後は第４図Ｄに示すクロツク
パルスの入来毎に上記生成多項式で生成された第
４図Ｃに示す如きＭ系列符号を発生する。ここ
で、第４図Ａはフレーム信号の波形、同図ＢはＭ
系列符号発生回路の制御タイミングを夫々示す。
最終段のフリツプフロツプ１４_７のＱ出力端子よ
り取り出された第４図Ｃに示すＭ系列符号は、同
図Ａに示すフレーム信号中のデータと排他的論理
和回路１６で２を法とする加算が行なわれて、出
力端子１３より第４図Ｅに示す如きデータスクラ
ンブルされたデータとして取り出される。Ｍ系列
符号は“１”、“０”の発生確率が略等しいため、
データ中に“０”、“１”が連続していても、上記
の２を法とする加算を行なうことによりランダム
化され、“０”、“１”の連続する確率は極めて小
さくなる。

出力端子１３より取り出されたデータスクラン
ブル化されたデータ系列は、記録媒体の特性に適
した変調をされて記録媒体に記録される。ここで
は、記録媒体は前記高速で回転せしめられるデイ
スクであり、記録再生帯域が広くとれるため、安
定度を考慮して上記のデータスクランブル化され
たデータ系列は周波数変調される。

次に再生側の動作につき説明するに、上記デイ
スクからピツクアツプ再生された信号は第５図に
示す再生装置内のFM復調器１７に供給され、こ
こでFM復調された後レベル変換器１８により論
理素子のレベルに変換され第６図Ａに示す如きデ
ータスクランブル化されたデータ系列が取り出さ
れる。この再生データ系列はエツジ検出回路１９
によりエツジが検出され第６図Ｂに示す信号とさ
れた後タンク回路２０に供給されてクロツク成分
を取り出されて同図Ｃに示す如き波形とされ、更
にフエーズ・ロツクド・ループ（PLL）２１によ
りジツターの吸収やドロツプアウトの補償がされ
て同図Ｄに示す如きパルスとされる。PLL２１の
出力パルスはクロツクパルスとしてラツチ２２に
印加され、ここでレベル変換器１８よりの第６図
Ａに示す再生データ系列をラツチする。

ここで、再生データ系列のエツジからクロツク
情報を得るようにしているため、前記のスクラン
ブルを行なわれていることから、NRZ信号に比し
クロツク情報が増え、NRZの場合“０”や“１”
が連続したときのようなレベル変動が極めて少な
く、安定なクロツクが得られ、更にデータのパタ
ーンによるクロツクのジツター（パターンジツタ
ーと呼ぶ）が減少し、パターンジツターによる符
号誤りは大幅に減少する。またデータスクランブ
ルにより再生データ系列の直流成分が少なく、再
生装置の直流再生も不要となり、安定度の向上に
役立つ。

上記ラツチ２２の出力データ系列は第６図Ｅに
示す如くになり、第５図のデスクランブル回路２
３に供給され、ここでフレーム同期が取られた
後、Ｍ系列符号と２を法とする加算を行なつてス
クランブルされる前のものとのデータ系列に復元
される（これをデスクランブルという）。

ここで、デスクランブル回路は一般に第７図Ａ
に示す如き構成のフイードバツク型と、同図Ｂに
示す如き構成のフイードフオワード型とが考えら
れる。第７図Ａにおいて、スクランブルされてい
るデータは排他的論理和回路２４に供給され、こ
こでＭ系列符号発生回路２６よりのＭ系列符号と
２を法とする加算が行なわれてもとのデータ系列
に戻された後、同期信号ビツト検出及び保護回路
２５に供給され、前記第２図にSYNCで示した同
期信号ビツトパターンが検出され、かつ、データ
中の同期信号ビツトパターンと同じコードを誤ま
つて同期信号ビツトパターンとして検出しないよ
うにされる。またドロツプアウト等で信号が欠落
した場合に備え、同期信号ビツトが連続してある
数以上得られなかつた場合はデータが棄却され
る。

同期信号ビツト検出及び保護回路２５からは制
御信号とデータとが出力され、制御信号はＭ系列
符号発生回路２６に供給されてその動作を制御
し、データはシフトレジスタ２７に順次に書き込
まれて、ここで直並列変換された後データレジス
タ２８に供給され、ラツチされる。

また第７図Ｂに示すフイードフオワード型のデ
スクランブル回路は、スクランブルされているデ
ータ系列は、排他的論理和回路２４′と同期信号
ビツト検出及び保護回路２５′と夫々供給され
る。排他的論理和回路２４′はＭ系列符号発生回
路２６′よりＭ系列符号と再生データ系列とが供
給され、その出力データをシフトレジスタ２７に
供給する点が第７図Ａに示すフイードバツク型と
異なる。

しかして、特にフイードバツク型のデスクラン
ブル回路の場合は、Ｍ系列符号発生回路２６は同
期信号ビツト検出及び保護回路２５の出力制御信
号により制御されているため、特に電源投入時な
どで上記回路２５が擬似同期信号ビツト等にロツ
クした場合、制御タイミングにずれが生じ、デス
クランブルのタイミングがずれるため、永久に動
作が復帰しなくなることがあつた。

本発明は上記問題点を解決したものであり、第
８図以下の図面と共にその一実施例について説明
する。

第８図は本発明になるデスクランブル回路の一
実施例の回路系統図を示す。同図中、入力端子２
９に入来したデータがスクランブルされているフ
レーム信号は、排他的論理和回路３０に供給さ
れ、ここで後記するフリツプフロツプ３３_１〜３
３_７及び排他的論理和回路３４よりなるＭ系列符
号発生回路より記録時と同じX⁷＋X⁴＋１なる生
成多項式に基づき生成され、更にAND回路３５
を経て入来したＭ系列符号と２を法とする加算が
行なわれてもとのデータ系列に復元された後、同
期信号ビツト検出回路３１に供給され、ここで固
定パターンである同期信号ビツトが検出される。
同期信号ビツト検出回路３１の出力データ系列は
シフトレジスタ３６に順次に書き込まれ、一方同
期信号ビツト検出信号は同期保護回路３２に供給
され、本当の同期信号ビツトと疑似同期信号ビツ
トとが分離される。

第９図は同期信号ビツト検出回路３１及び同期
保護回路３２の一実施例の回路図を示す。同図に
おいて、同期信号ビツト検出回路３１は排他的論
理和回路３０よりの元に戻されたフレーム信号が
供給されるシフトレジスタ３９とAND回路４０
とインバータ等よりなる。いま、１フレームが
130ビツトで構成されており、またその同期信号
ビツトが10ビツトで「1010111000」なる値である
ものとすると、正常に再生されたときのフレーム
信号波形は第１０図Ａに示す如くになる。なお、
第１０図Ａに示す波形の上方の数字は１フレーム
信号のビツト数を示す。このフレーム信号がシフ
トレジスタ３９に供給され、入力端子３８よりの
クロツクにより右方向へ順次シフトされていま、
10ビツトの同期信号ビツトがすべてシフトレジス
タ３９内に書き込まれた時にAND回路４０より
第１０図Ｂに示す如きパルスが取り出され、カウ
ンタ４１をクリアすると同時に、AND回路４２
の一方の入力端子に供給される。

カウンタ４１は入力端子３８よりのクロツクを
計数し、クロツクを120個計数した時点で、すな
わち同期信号ビツトに後続する120ビツトのデー
タの最後のビツト入来時点（第１０図Ａに130で
示す時点）で、パルスを出力端子４３よりラツチ
パルスとして第８図に示すデータレジスタ３７に
出力すると同時に、フリツプフロツプ４４に印加
されこれを例えばリセツト状態とする。カウンタ
４１は更に上記クロツクの計数を継続してクロツ
クを130個計数した時点で、すなわち次の同期信
号ビツトの最後のビツト入来時点でパルスを出力
し、この出力パルスをAND回路４２の他方の入
力端子に印加する。このとき、AND回路４０よ
り同期信号ビツトの検出信号が時間的に一致して
入来するので、AND回路４２の出力信号も第１
０図Ｂに示す如くになる。このAND回路４２の
出力パルスはシフトレジスタ４５に供給されると
同時に、フリツプフロツプ４４に印加され、これ
を例えばセツト状態とする。これにより、フリツ
プフロツプ４４のＱ出力端子からは第１０図Ｃに
示す如く、同期信号ビツトの略入来期間はローレ
ベルで、データの略入来時間はハイレベルのパル
スが取り出され、このパルスは出力端子４８より
第８図に示すフリツプフロツプ３３_１〜３３_７の
各プリセツト端子に印加され、これらをそのロー
レベル期間初期状態とする。しかる後に第１０図
Ｃに示すフリツプフロツプ４４の出力パルスのハ
イレベル期間にフリツプフロツプ３８_７の出力端
子よりＭ系列符号が発生される。

一方、フレーム信号が正常に再生されて第８図
示の入力端子２９に入来する期間中は、第９図に
示す例えば16ビツトのシフトレジスタ４５は入力
端子４６よりの１フレーム周期のクロツクパルス
により、AND回路４２より１フレーム毎に取り
出されるハイレベルの同期信号ビツト検出信号を
シフトするため、その並列出力端子より夫々ハイ
レベルの信号をOR回路４７、出力端子４９を
夫々通して第８図に示すAND回路３５の一方の
入力端子に印加する。これにより、上記Ｍ系列符
号はAND回路３５を通して排他的論理和回路３
０に供給される。

次にドロツプアウトあるいはビツトずれ等によ
り数フレーム程度に亘つてフレーム同期がとれな
くなつた場合につき説明するに、この場合は同期
信号ビツトが検出されないからフリツプフロツプ
４４のＱ出力はローレベルのままであり、よつて
第８図に示すフリツプフロツプ３３_７からはＭ系
列符号は取り出されずローレベルの初期状態とさ
れる。従つて、AND回路３５の出力はローレベ
ルとなり、入力端子２９にドロツプアウトが消失
してフレーム信号の入来が再び始まると、このフ
レーム信号が排他的論理和回路３０をそのまま通
過して同期信号ビツト検出回路３１に供給され
る。ここで、このフレーム信号中のデータはスク
ランブルされているが、同期信号ビツトはスクラ
ンブルされていないから、この同期信号ビツト検
出回路３１により同期信号ビツトを検出すること
ができる。以後、上記したフレーム同期が再びと
れることになり、正常に再生できる。

次に電源投入時とか長時間（ここでは16フレー
ム周期以上）のドロツプアウト等によりデータの
ビツト同期がずれ、フレーム同期が正常な状態に
ならない場合につき説明するに、この場合はビツ
トずれが生じた状態でＭ系列符号が発生するため
問題となる。すなわち、第１１図Ａは入力端子２
９に入来するフレーム信号を模式的に示し、斜線
部が同期信号ビツトを示すが、これに対しフレー
ム同期が正常な状態にならないときは、AND回
路４２より取り出される疑似同期信号ビツト検出
信号により、フリツプフロツプ４４の出力は第１
１図Ｂにb₁，b₂で示す如くに変化する。ここで、
フリツプフロツプ４４のＱ出力がハイレベル（第
１１図Ｂにb₁で示す）のときは、第１１図Ｄに斜
線で示す如くＭ系列符号が発生されるが、上記第
１１図Ｂにb₁で示すハイレベル期間に発生される
Ｍ系列符号はビツトのずれた状態で発生されたも
のであるから、正常なフレーム同期状態に永久に
復帰できなくなる場合がある。

しかし、本実施例によれば、第９図の入力端子
４６より１フレーム周期で、かつ、正常なフレー
ム信号の同期信号ビツトに対応して入来するクロ
ツクによりシフト動作を行なうシフトレジスタ４
５の入力は、AND回路４２の出力疑似同期信号
ビツト検出信号がビツトのずれた状態で発生され
ておりクロツクと時間的に一致せずローレベルで
ある。従つて、この状態が16フレーム周期継続す
るとシフトレジスタ４５の16ビツトの出力はすべ
てローレベルとなるため、OR回路４７の出力が
第１１図Ｃにc₁で示す如くローレベルとなり第８
図に示すAND回路３５を「閉」状態とする。こ
れにより、Ｍ系列符号がたとえ発生されていたと
しても、AND回路３５により遮断される。AND
回路３５の出力がローレベルとなることにより、
入力フレーム信号は排他的論理和回路３０をその
まま通過して同期信号ビツト検出回路３１に供給
されるから、フレーム信号が正常に復帰していれ
ばそのフレーム信号中より正規の同期信号ビツト
が検出される。これにより、OR回路４７の出力
は第１１図Ｃにc₂で示す如く再びハイレベルとな
る。このようにして、本実施例では上記の正常な
フレーム同期状態に永久に復帰できない場合を防
止することができる。

上述の如く、本発明になるデスクランブル回路
は、記録媒体より再生されたデイジタルデータ系
列中の同期信号ビツトを検出する検出回路と、上
記ランダム信号系列と同じランダム信号系列を発
生するランダム信号系列発生回路と、再生された
デイジタルデータ系列を上記ランダム信号系列と
２を法とする加算を行なつてもとのフレーム信号
に復元する加算回路と、検出回路の出力によりラ
ンダム信号系列発生回路を初期状態にし、他方、
この検出出力が一定時間以上得られないときには
ランダム信号系列の伝送を遮断し再生デイジタル
データ系列を上記加算回路をそのまま通過させる
保護回路とよりなるため、電源投入時とか長時間
のドロツプアウト等でデータのビツト同期がずれ
フレーム同期が正常な状態にならないときには、
上記の一定時間経過すると、加算回路の出力には
再生デイジタルデータ系列がそのまま出力される
ので、同期信号ビツトをその出力中から検出する
ことができ、従つてデスクランブル回路の動作が
永久に復帰しなくなることを防止でき、以上より
フレーム同期を厳重に行なつたり、ハードウエア
量を減少させたい場合などで使用されるフイード
バツク型のデスクランブル回路に適用して特に好
適である等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明回路により再生される記録媒体
の記録系の一例を示すブロツク系統図、第２図は
フレーム信号の構成の一例を模式的に示す図、第
３図は第２図の要部の一例を示す回路図、第４図
Ａ〜Ｅは夫々第３図の動作説明用信号波形図、第
５図は本発明回路により復元すべきデイジタルデ
ータ系列の再生系の一例を示す図、第６図Ａ〜Ｅ
は夫々第５図の動作説明用信号波形図、第７図
Ａ，Ｂは夫々本発明回路の構成の概略の各例を示
すブロツク系統図、第８図は本発明回路の一実施
例を示す回路系統図、第９図は第８図の要部の一
実施例を示す回路図、第１０図Ａ〜Ｃ及び第１１
図Ａ〜Ｄは夫々第９図の動作説明用タイムチヤー
トである。１２……データスクランブル回路、１５，１
６，２４，２４′，３０，３４……排他的論理和
回路、２６，２６′……Ｍ系列符号発生回路、３
１……同期信号ビツト検出回路、３２……同期保
護回路、３５，４０，４２……AND回路、３
８，４６……クロツク入力端子、４１……カウン
タ、４４……フリツプフロツプ。

Claims

【特許請求の範囲】

１アナログ情報信号をデイジタル変調して得た
信号を所定区間毎に区切り、かつ、各区間信号の
夫々に同期信号ビツトと冗長ビツトとを付加して
構成された１フレーム信号の主要部又は全部のビ
ツト毎に、別途発生したランダム信号系列と２を
法とする加算を行なつて得た所要のデイジタルデ
ータ系列が順次に記録された記録媒体を再生し、
該再生されたデイジタルデータ系列中の同期信号
ビツトを検出する検出回路と、上記ランダム信号
系列と同じランダム信号系列を発生するランダム
信号系列発生回路と、該再生されたデイジタルデ
ータ系列を該ランダム信号系列と２を法とする加
算を行なつてもとのフレーム信号に復元する加算
回路と、該検出回路の検出出力により該ランダム
信号系列発生回路を初期状態にし、他方、該検出
出力が一定時間以上得られないときは該ランダム
信号系列の伝送を遮断し再生デイジタルデータ系
列を該加算回路をそのまま通過させる保護回路と
よりなることを特徴とするデスクランブル回路。