JP2989046B2 - 同期補償回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＰＣＭ音声記録再生
装置の同期補償回路に関し、例えばＳ−ＶＨＳ方式ビデ
オテープレコーダ（ＶＴＲ）において、ＰＣＭ音声記録
を再生する際の同期補償に適用される。

【０００２】

【従来の技術】従来のＶＴＲにおいて、当初、固定ヘッ
ド方式で始まった音声信号の記録再生は、長時間録画モ
ードによるテープ速度の低速化とテレビ放送の音声多重
化に対応するため、ヘリカルスキャンによるＦＭ方式の
録音再生、いわゆるハイファイ（ＨｉＦｉ）音声方式へ
と移行してきた。例えば、ＶＨＳ−ＨｉＦｉ方式におい
ては、１．３ＭＨｚと１．７ＭＨｚの各キャリアをステ
レオ音声信号によってＦＭ変調し、この音声ＦＭ信号を
±３０度アジマスの回転ヘッドにより深層記録する方法
が採用された。

【０００３】更に、Ｂモード（ＰＣＭ）衛星放送等のデ
ィジタル音声ソースの充実に伴い、コンパクトディスク
（ＣＤ）およびディジタルオーディオテープレコーダ
（ＤＡＴ）方式と同等の音質が得られるＶＴＲの音声信
号記録再生装置が切望されていた。

【０００４】この要望に応えるため、Ｓ−ＶＨＳ ＶＴ
Ｒ用ＰＣＭ音声記録に関するフォーマット（以下、「記
録フォーマット」という）が公表されている（「日本ビ
クター、ディジタル・オーディオ信号も記録できるＶＴ
Ｒを試作」、日経エレクトロニクス、１９９０年１月２
２日号、Ｎｏ．４９１、Ｐ．９３）。

【０００５】記録フォーマットとは、音声信号再生時に
おける互換性を確保するための規格であり、図４にＮＴ
ＳＣ方式における仕様を示す。図中、４８ｋＨｚ−２チ
ャネル−モード（以下、「４８ｋ−モード」という）は
Ｂモードの衛星放送（以下、「ＢＳ」という）やＤＡＴ
の標準モードに対応するものであり、３２ｋＨｚ−４チ
ャネル−モードは欧州のＭＡＣ方式衛星放送や日本の衛
星放送Ａモード、ＤＡＴのオプション３モードに対応す
るものである。また、各モードについて、ＮＴＳＣ方式
以外の方式に対する仕様も示されているが省略する。

【０００６】図５は、図４におけるトラックパターンを
ＮＴＳＣ方式の場合について示す図である。図５（Ａ）
にはアナログ音声信号とサンプリングによって得られる
ディジタル音声信号との関係が１ＴＶフレームについて
示されている。また、図５（Ｂ）には、ビデオトラック
に深層記録されるディジタル音声信号のトラックパター
ンが示されている。

【０００７】図６は、同じくＮＴＳＣ方式の各ビデオト
ラックにおけるブロックフォーマットを示す図である。
１トラックはプリアンブル（４ブロック）、データブロ
ック（１５０ブロック＝５サブフレーム）およびポスト
アンブル（２ブロック）の合計１５６ブロックで構成さ
れる。更に、各データブロックは、データ（３１シンボ
ル、但し１シンボルは８ビット）、同期コードＳＹＮＣ
（４ＥＨ）、サブコードＷ１（８ビット）、Ｗ２（８ビ
ット）およびパリティコードＰ（８ビット）の計３５シ
ンボル（２８０ビット）で構成されることが示されてい
る。

【０００８】このようなフォーマットに準拠して磁気テ
ープ上に記録されたＰＣＭ音声信号は再生系において再
生・復号される。復号を行うには、まず再生信号からＰ
ＬＬ（フェーズロックループ）回路等によってビットク
ロックＢＣＫ（上述フォーマットの例では２．６２ＭH
z）の生成を行い、次にこのビットクロック等に基づい
て各データブロックの頭に置かれた同期信号パターンＳ
ＹＮＣを同期検出回路によって検出して同期パルスを生
成する。従って、上述フォーマットの場合、データブロ
ック数に対応して１トラック当たり１５０個の同期パル
ス列が生成される筈である。

【０００９】何らかの原因、例えば、ドロップアウト等
（ＤＯ）等により同期パルスの一部が欠落した場合に備
え、欠落した同期パルスを補償するものに同期補償回路
がある。

【００１０】図７は、従来の同期補償回路の一例を示す
ブロック図、図８は同回路のタイミング図であり、図８
に斜線で示すように、第３番目の同期パルスが欠落した
場合について説明する。

【００１１】図７において、２４１，２４６，２４７は
入力する信号を１データブロック期間だけ遅延して出力
する遅延回路である。２４２は入力する信号をデータブ
ロック期間の２倍だけ遅延して出力する２遅延回路であ
る。２４３は入力する信号をデータブロック期間の３倍
だけ遅延して出力する３遅延回路である。

【００１２】入力する再生同期パルス列は直接、および
遅延回路２４１〜２４３を介してデータセット回路２４
４に入力し、データセットパルスによりラッチされる。
データセットパルスは図８に示すように、４同期パルス
期間毎に１パルスのラッチ信号であるので、欠落した第
３番目の再生同期パルスに対応して、データセット回路
２４４のＱ3はローレベル、他（Ｑ1，Ｑ2，Ｑ4）はそれ
ぞれハイレベルとなる（図８参照）。

【００１３】多数決判断回路２４５は、４入力Ｑ1〜Ｑ4
のうち３つがハイレベルなので、３番目の同期パルスが
欠落したものと判断し、ゲートパルスＧ（図８参照）を
ＡＮＤゲート２４９に出力すると共に、インバータ２５
０を介してゲートパルスＧの反転信号をＡＮＤゲート２
５１に出力する。

【００１４】入力信号は、３遅延回路２４３と遅延回路
２４６を介して、遅延回路２４７とＯＲゲート２４８と
ＡＮＤゲート２５１とに入力する。従って、ＡＮＤゲー
ト２５１からは図８に示すように、３番目の同期パルス
が欠落したままの同期パルスＧＢが出力される。一方、
遅延回路２４７の出力はＯＲゲート２４８に入力し、Ｏ
Ｒゲートの出力はＡＮＤゲート２４９に入力するので、
図８に示すように３番目の同期パルスのみが２番目の同
期パルスを用いて生成されて、ＡＮＤゲート２４９から
出力される。ＡＮＤゲート２４９，２５１の出力ＧＡ，
ＧＢはＯＲゲート２５２に入力し、ＯＲゲート２５２の
出力は欠落した同期パルス（この例では３番目の同期パ
ルス）の補償された同期信号となる。

【００１５】

【発明が解決しようとする課題】上述した従来回路にお
いて、補償の信頼性を高めるためには多数決判断回路へ
パラレルに入力するデータの数を増加しなければならな
い。これに伴って入出力信号間の時間差が増大し、ま
た、回路規模も大きくなってしまうという課題があっ
た。

【００１６】更に、多数決判断回路における判断基準、
例えば上例において２番目と３番目の同期パルスが連続
して欠落している場合に欠落と見なすか否かの判断基準
によっては誤った補償をしてしまうという課題があっ
た。

【００１７】そこで、この発明は、再生同期信号におい
て各トラックの先頭同期パルスを検出し、この先頭同期
パルスに基づいて所定周期の同期信号を発生して、再生
同期信号との論理和をとることにより、同期パルスの欠
落を補償する同期補償回路を提案するものである。

【００１８】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、順次入力する再生同期パルス
列のうち、任意トラックの先頭の再生同期パルスを検出
するパルス検出回路と、検出回路の出力信号に基づい
て、所定周期の同期パルス列を生成するパルス生成回路
と、入力する再生同期パルス列とパルス生成回路から出
力される同期パルス列の論理和パルス列を出力するゲー
ト回路と、ゲート回路から出力される論理和パルス列に
おける余剰パルスをトラック毎に除去する余剰パルス除
去回路とを有するものである。

【００１９】

【作用】この発明に係る同期補償回路２８Ｂの一実施例
を示す図１において、第１同期パルス検出回路２２１
は、アンブルエリア信号ＡＡの反転信号に基づいて、再
生されて入力する同期信号ＳＳのうち、各トラックにお
ける先頭の同期パルスをそれぞれ検出する。この検出信
号はゲート信号としてＡＮＤゲート２２２に供給される
と共に、余剰パルス除去回路２２５に供給される。

【００２０】ＡＮＤゲート２２２は、このゲート信号に
より入力する同期信号ＳＳのうち各フレームの先頭同期
パルス以外の同期パルス列を、ＯＲゲート２２４と計数
回路２２３に供給する。

【００２１】計数回路２２３は、ＡＮＤゲート２２２か
ら供給されるリセット信号によってリセットされ、ビッ
トクロックＢＣＫをクロック信号とする２８０進カウン
タである。従って、計数回路２２３は、同期信号ＳＳの
各同期パルスに同期したパルス列を生成すると共に、再
生同期パルスの欠落した期間には、正規の同期パルスの
周期に相当する２８０ビットクロック毎にパルスを生成
する。即ち、計数回路２２３は、欠落のない連続した同
期パルス列を生成する同期パルス生成回路である。

【００２２】ＯＲゲート２２４は、ＡＮＤゲート２２２
を介して入力する同期信号ＳＳと、計数回路２２３で生
成された同期パルス列の論理和信号を余剰パルス除去回
路２２５に出力する。

【００２３】余剰パルス除去回路２２５において、アン
ブルエリア信号ＡＡの反転信号でリセットされるＤ−Ｆ
Ｆ２２６は第１同期パルス検出回路２２１からの検出信
号によってセットされて、論理“１”をＡＮＤゲート２
２９に出力する。即ち、Ｄ−ＦＦ２２６の出力Ｑは、各
トラックにおける同期パルス列の開始位置を示す信号で
ある。

【００２４】計数回路２２７は、第１同期パルス検出回
路２２１の検出信号によってリセットされ、ＯＲゲート
２２４から供給される同期パルスを計数する１５０進カ
ウンタである。即ち、計数回路２２７は、欠落のない連
続した同期パルス列のうち、リセット信号によって示さ
れる各トラックでの先頭同期パルス以降、１５０個の同
期パルスを計数後、キャリィ信号をＤ−ＦＦ２２８にク
ロック信号として出力する。ここで、キャリィ信号は各
トラックにおける同期パルス列の終了位置を示す信号で
ある。

【００２５】アンブルエリア信号ＡＡの反転信号でリセ
ットされるＤ−ＦＦ２２８は、計数回路２２７からのキ
ャリィ信号でセットされるので、Ｄ−ＦＦ２２８の反転
出力バーＱはトラック当たり１５０個のパルス列が出力
された後ローレベルとなり、ポストアンブル領域の前端
でリセットされてハイレベルになる。

【００２６】従って、Ｄ−ＦＦ２２６，２２８の両出力
を入力とするＡＮＤゲート２２９は、各トラックの同期
パルス列の開始から終了までの期間ハイレベルとなるゲ
ート信号をＡＮＤゲート２３０に出力する。

【００２７】ＡＮＤゲート２３０は、このゲート信号に
基づいてＯＲゲート２２４から供給される連続した同期
パルス列のうち、各フレームの先頭同期パルスから１５
０個の同期パルスを出力同期信号ＳＳとして出力し、他
の余分な同期パルスを除去する。

【００２８】

【実施例】続いて、この発明の実施例について、図面を
参照して詳細に説明する。

【００２９】図１は、この発明に係る同期補償回路２８
Ｂの実施例を示すブロック図、図２は同実施例各部の波
形図、また図３は同実施例が適用されるＳ−ＶＨＳ Ｖ
ＴＲ用ＰＣＭ音声記録再生装置のブロック図である。

【００３０】まず、図３に示すＰＣＭ音声記録再生装置
の動作を［１］記録系と［２］再生系に分けて簡単に説
明する。

【００３１】［１］記録系 図３において、１はＬおよびＲディジタル音声信号の入
力端であり、例えばＢＳチューナーのディジタル出力端
に接続される。入力したディジタル音声信号は入力セレ
クタ６を介して誤り訂正符号（ＥＣＣ）付加回路７に供
給される。

【００３２】２はＬおよびＲアナログ音声信号の入力端
である。入力したアナログ音声信号は再生時のエリアシ
ングを防止するため、ローパスフィルタ（ＬＰＦ）３を
介してアナログ−ディジタル（Ａ／Ｄ）コンバータ５に
供給される。なお、ＬＰＦ３は例えば３次のＬＣフィル
タとディジタルフィルタとを組み合わせたもの、もしく
は９次のアクティブフィルタ等で構成される。

【００３３】４はタイミング発生回路である。タイミン
グ発生回路４は、５２．４１６ＭＨｚ（または２６．２
０８ＭＨｚ）のクロック信号からサンプリングクロッ
ク、ビットクロックＢＣＫ等を生成して、これらをＡ／
Ｄコンバータ５および図示はしないが各回路ブロックに
供給する。

【００３４】５はＡ／Ｄコンバータである。Ａ／Ｄコン
バータは、タイミング発生回路４から供給されるサンプ
リング周波数ｆｓ、チャネルクロックおよびビットクロ
ックＢＣＫ等に基づいて、入力するアナログ音声信号を
１６ビットの直線量子化によりディジタル音声信号に変
換する。なお、Ａ／Ｄコンバータ５として１ビット型Ａ
／Ｄコンバータあるいは１６ビット積分型Ａ／Ｄコンバ
ータ等が採用される。

【００３５】６は入力セレクタである。入力セレクタ６
は、入力端１を介して入力するディジタル信号と、入力
端２を介して入力したアナログ信号をＡ／Ｄ変換するＡ
／Ｄコンバータ４の出力するディジタル信号とのいずれ
か一方を選択して、誤り訂正符号（ＥＣＣ）付加回路７
に供給する。

【００３６】ＥＣＣ付加回路７に入力したディジタル信
号は、図６に示したように６４８シンボル（＝２７シン
ボル×２４データブロック）を１ブロックとして各チャ
ネル当り５ブロック（＝３２４０シンボル）、即ち１Ｔ
Ｖフレームずつランダムアクセスメモリ（ＲＡＭ）に格
納される。格納されたデータに対してＥＣＣ付加回路７
は各ブロック当り２８２シンボルのパリティ符号、即ち
誤り訂正・検出のための２重化リード・ソロモン符号Ｃ
１（３１，２７，５）、Ｃ２（３０，２４，７）を生成
し、付加する。従って、１ブロックは９３０シンボル
（＝６４８＋２８２シンボル）となる。

【００３７】８はインターリーブ回路である。インター
リーブ回路８は、ＥＣＣ付加回路７によりパリティ符号
を付加された１ＴＶフレーム分、９３００シンボル（＝
９３０シンボル×５ブロック×２チャネル）に対してイ
ンターリーブを施す。インターリーブとは、テープの欠
陥部分等におけるデータの集中的な消失、即ちバースト
エラーに対処するための周知の手法である。即ち、シン
ボルおよびブロックの順序を入れ替えてテープに記録
し、再生時インターリーブを戻す（デ・インターリーブ
を施す）ことにより、バーストエラーを実質的にランダ
ムエラーに変換して、データの訂正や補正を容易にしよ
うとするものである。

【００３８】図３においては、パリティ符号Ｃ１，Ｃ２
の計算と同時に、ブロック内インターリーブにより両チ
ャネルのブロックから図５（Ａ）に示されるフレームＯ
00とＥ00、Ｏ01とＥ01、・・・、Ｏ04とＥ04がＲＡＭ上
に形成され、１ＴＶフレームに対応する５つのフレーム
が形成される。また、各サブフレームＥ00〜Ｅ04、Ｏ00
〜Ｏ04等はブロック間インターリーブにより図５（Ｂ）
に示したトラックパターンのように並べ換えられる。更
に、図６に示されるように、ブロックにはブロックの開
始を示す同期コードＳｙｎｃ、サブフレームおよびブロ
ックアドレスを示すアドレスサブコードＷ１、モード等
を示すＩＤサブコードＷ２、並びにサブコードＷ１，Ｗ
２のパリティコードＰａｒｉｔｙの４つのシンボルが付
加される。

【００３９】９はミラースケアド（Ｍ²）変換回路であ
る。Ｍ²変換回路９は、インターリーブ回路８から入力
するデータ、Ｃ１パリティ、Ｃ２パリティをサブコード
Ｗ１を初期値としてＭ²変換して、Ｍ²符号に変換する。
Ｍ²変換は磁気記録系の微分型伝達特性との整合のため
に、記録符号におけるランレングスを制限し、直流平衡
のとれた記録符号に変換し、シリアルデータとして出力
するものである。

【００４０】１０はプリおよびポストアンブル付加回路
である。プリおよびポストアンブル付加回路は、Ｍ²変
換回路９から出力される各トラックデータ（図６参照）
の前後にプリアンブルパターン（９０Ｈ）を４ブロッ
ク、並びにポストアンブルパターン（９０Ｈ）を２ブロ
ック付加したシリアルデータを次のＱＤＰＳＫ回路１１
に出力する。

【００４１】ＱＤＰＳＫ（４相差分位相変調）回路１１
は変調単点前を基準位相として４相位相変調を行なう。

【００４２】１２はバンドパスフィルタ（ＢＰＦ）であ
る。ＱＤＰＳＫ変調回路１１でディジタル信号をアナロ
グ位相変調し、出力されるＰＣＭ音声信号は、このＢＰ
Ｆ１２により３ＭＨｚ±６６５ＫＨｚとされ、他の信号
帯域、特に次段において多重化が行なわれるＶＨＳ−Ｈ
ｉＦｉのＦＭ音声信号帯域に影響を与えないようにされ
る。

【００４３】１３はＦＭ音声回路であり、従来のＶＨＳ
−ＨｉＦｉ方式との互換性のために設けられるものであ
る。入力端２に入力したアナログ音声信号はＬＰＦ３を
介してＡ／Ｄコンバータ５に供給されると共に、このＦ
Ｍ音声回路１３に供給される。ＦＭ音声回路１３におい
て、入力音声信号は所定の増幅を施された後、１．３Ｍ
Ｈｚ（Ｌチャネル）および１．７ＭＨｚ（Ｒチャネル）
のキャリアをそれぞれ±１５０ＫＨｚの帯域幅でＦＭ変
調し、ＦＭ変調信号として出力される。

【００４４】１４は音声信号の多重化回路である。多重
化回路１４は、交流バイアス発振器（図示しない）の出
力する１１ＭＨｚ交流バイアス信号に、ＱＤＰＳＫ回路
１１からＢＰＦ１２を介して入力するＳ−ＶＨＳ方式Ｐ
ＣＭ音声信号とＦＭ音声回路１３から入力するＶＨＳ
ＨｉＦｉ方式ＦＭ音声信号を多重化して、多重化音声信
号として出力する。交流バイアス信号は、周知のように
磁気記録における電磁変換系の非直線特性に対応して加
えられるものである。また、交流バイアス信号は記録周
波数の３倍以上の周波数、即ち９ＭＨｚ（＝３ＭＨｚ×
３）より高い１１ＭＨｚの周波数とされる。

【００４５】１５は記録増幅回路、１６は２ヘッドの音
声記録用回転ヘッド、１７は磁気テープである。多重化
回路１４から出力される多重化音声信号は、記録増幅回
路１５による高域成分に対するプリエンファシスの後、
電流信号として音声用回転ヘッド１６に供給され、磁気
テープ１７に深層記録される。次に、映像信号が映像用
回転ヘッド（図示しない）によって磁気テープ１７に表
層記録される。

【００４６】以上、図３に示すＰＣＭ音声記録再生装置
の記録系について説明した。次に、同装置の再生系につ
いて説明する。

【００４７】［２］再生系 図３において、２１はＰＣＭおよびＦＭ音声信号が多重
化記録されたビデオテープ、あるいはＦＭ音声信号が記
録されたビデオテープである。２２は±３０度アジマス
の音声用再生回転ヘッドであり、音声用記録ヘッド１６
と兼用してもよい。再生ヘッド２２は、ビデオテープ２
１に深層記録された音声磁気記録を電磁変換し、再生信
号として出力する。

【００４８】２３はヘッドアンプであり、再生信号の帯
域に対応した周波数特性とされる。

【００４９】２４はイコライザ（等化器）である。イコ
ライザ２４はヘッドアンプ２３から入力する再生信号の
符号間干渉を抑圧するために設けられる。ヘッドアンプ
２３から入力する再生信号を、バッファアンプ（図示せ
ず）を介して、並列に接続されたＰＣＭ用イコライザと
ＦＭＨｉＦｉ用イコライザにそれぞれ供給し、ＰＣＭ用
イコライザはＰＣＭ再生信号を、ＦＭ用イコライザはＦ
Ｍ再生信号を出力するようにイコライザ２４を構成す
る。また、１．３ＭＨｚと１．７ＭＨｚのピーキング定
数を有するＦＭ用イコライザと、３ＭＨｚのピーキング
定数を有するＰＣＭ用イコライザを直列に接続してもよ
い。

【００５０】２５はバンドパスフィルタ（ＢＰＦ）であ
る。ＢＰＦ２５は、交流バイアス信号（１１ＭＨｚ）、
ＦＭＨｉＦｉキャリヤ（１．３ＭＨｚと１．７ＭＨｚ）
等の影響を除去するために設けられ、イコライザ２４よ
り入力する再生信号のうちＰＣＭ再生信号のみを出力す
る。また、ＢＰＦ２５は帯域３ＭＨｚ±６６５ｋＨｚの
チェビシェフ・フィルタ、パッシブ・フィルタまたはバ
ターワース・フィルタ等で構成される。

【００５１】２６はＱＤＰＳＫ（４相差分位相キーイン
グ）復調回路であり、前述の記録系におけるＱＤＰＳＫ
回路１１とは反対に、ＢＰＦ２５から入力するＰＣＭ再
生信号（アナログ信号）の位相復調を行い、シリアル２
値信号（ディジタル信号）として出力する。

【００５２】即ち、ＱＤＰＳＫ復調回路２６は、３ＭＨ
ｚのＰＣＭアナログ再生信号を平衡回路（図示せず）に
より順次２ビット（ダイビット）のディジタルデータに
復調し、伝送レート２．６２Ｍｂｐｓのシリアル２値系
列（以下、シリアルデータという）として出力する。

【００５３】２７はＰＬＬ（位相同期ループ）回路であ
る。ＰＬＬ回路２７は、ＱＤＰＳＫ復調回路２６からの
シリアルデータを入力とし、これと位相同期したビット
クロックＢＣＫ（２．６２ＭＨｚ）を出力する回路であ
る。なお、ＰＬＬ回路２７は位相比較器と電圧制御発振
器とを組み合せ、周波数に関する積分制御形の負帰還ル
ープを用いて、入力と位相同期した出力を得るように構
成される周知の回路である。

【００５４】２８は同期検出回路である。前述の説明か
ら明らかなように、この装置の記録系において、音声信
号の１６ビット標本は２つのデータシンボル（各８ビッ
ト）とされ、これらデータシンボルとパリティシンボル
は、ミラースケアド（Ｍ²）変換回路によってＭ²変換さ
れ、各々８ビットのシリアルビットデータとして出力さ
れる。つまり、いわゆる８−８変調方式で出力される。

【００５５】一方、Ｍ²変換されずに、Ｍ²変換回路９か
ら出力されるシンクコード（４ＥＨ）Ｓｙｎｃ（以下、
「Ｓ」と略記する）、サブコードＷ１，Ｗ２、パリティ
コードＰａｒｉｔｙ（以下、「Ｐ」と略記する）も同様
に各８ビットのシリアルビットデータである。

【００５６】更に、プリ／ポストアンブル付加回路１０
において付加されるプリアンブル（４ブロック）とポス
トアンブル（２ブロック）も同様に８ビット（９０Ｈ）
のシリアルビットパターンである。

【００５７】従って、再生系における同期再生のため
に、ＰＣＭ再生信号の中から、ビットパターン（４Ｅ
Ｈ）を検出したとしても、必ずしもシンクコードＳを検
出したことにはならない。

【００５８】つまり、ビットパターン（４ＥＨ）のう
ち、Ｍ²変換されたデータシンボルおよびパリティシン
ボルに対応するもの（以下、疑似シンクパターンとい
う）を排除し、シンクコードＳに正しく対応したビット
パターン（４ＥＨ）のみを検出しなければならない。

【００５９】そこで、同期検出回路２８は次のように２
段階で同期検出を行なう。第１にＱＤＰＳＫ復調回路２
６から２．６２Ｍｂｐｓで入力するシリアル２値信号の
うち、トラック間境界の前後６ブロックに亘って付加さ
れたポストアンブルパターンおよびプリアンブルパター
ン（以下、アンブルパターンという）を、ヘッド切換パ
ルスＳＷＰとビットクロックＢＣＫに基づいて検出し
て、アンブル同期信号を生成する。

【００６０】第２に、このようにして検出されたアンブ
ル同期信号とビットクロックＢＣＫに基づいて、シリア
ル２値信号のうちシンクパターン（４ＥＨ）を検出し、
同期信号を生成する。

【００６１】これで、上述のような条件下においても、
同一のビットパターン（４ＥＨ）を示す疑似シンクパタ
ーンをシンクコードＳと誤認することなく、図６に示さ
れた各ブロックの開始点、つまりシンクコードＳを安定
かつ確実に検出することが可能となる。

【００６２】同期検出回路２８から出力される同期信号
ＳＳとアンブルエリア信号ＡＡの反転信号（バーＡＡ）
は、図３に示さないが、この発明に係る同期補償回路２
８Ｂ（図１）を介して出力される。

【００６３】２９はサブコード（Ｗ１）復号回路であ
る。図６の「記録フォーマット」に示されるように、１
ブロックは、シンクコードＳ、アドレスサブコード（Ａ
ＤＲ）Ｗ１、ＩＤサブコード（ＩＤ）Ｗ２およびサブコ
ードのパリティＰ（以上、４シンボル）と、３１シンボ
ルのデータシンボルおよびパリティシンボルＤ0〜Ｄ30
から構成される。

【００６４】サブコード（Ｗ１）復号回路２９は、ビッ
トクロックＢＣＫと同期検出回路２８から同期補償回路
２８Ｂを介して供給される同期信号に基づいて、ＱＤＰ
ＳＫ復調回路２６から入力するシリアル２値信号を８ビ
ットずつシリアル／パラレル変換を行なって、アドレス
サブコードＷ１、ＩＤサブコードＷ２、サブコードパリ
ティＰとする。

【００６５】次に、アドレスサブコードＷ１の誤りの有
無をＩＤサブコードＷ２とサブコードパリティＰを用い
てチェックを行なう。アドレスサブコードＷ１は誤りが
検出されなかった場合は、そのまま、また誤りが検出さ
れた場合には適当な判断基準に基づいて訂正した後、逆
ミラースケアド（Ｍ²）変換のための初期値として出力
される。

【００６６】３０は逆ミラースケアド（逆Ｍ²）変換回
路である。ＱＤＰＳＫ復調回路２６から入力するシリア
ル２値信号ＳＢＤは、逆Ｍ²変換回路３０によってブロ
ック当り３１個のデータシンボルＤ0〜Ｄ30領域（２４
８ビット）に対して逆Ｍ²変換されて出力される。ここ
で、サブコード復号回路２９から供給されるサブコード
Ｗ１は、この逆変換の初期値として用いられ、データエ
リア信号は逆Ｍ²変換されるデータ領域（２４８ビッ
ト）を示すのに用いられる。この逆変換は、記録系にお
いて既述のＭ²変換回路９の説明と実質的に同一であ
る。

【００６７】３１はデ・インターリーブ回路である。デ
・インターリーブ回路３１において、逆Ｍ²変換回路３
０から入力するシリアル２値信号ＳＢＤは、順次８ビッ
トシンボルに復号され、１ＴＶフレーム分９３００シン
ボル（＝１０サブフレーム×３０ブロック×３１シンボ
ル）を単位としてＲＡＭに格納されると同時に、サブフ
レーム単位でのブロック間デ・インターリーブが施さ
れ、次に、ブロック内デ・インターリーブが実行され
る。上述のブロック間およびブロック内デ・インターリ
ーブは、記録系において既述のインターリーブ回路８に
おけるブロック間およびブロック内インターリーブを元
に戻すために行なう逆処理である。デ・インターリーブ
の施されたシンボルは、各サブフレーム（９３０シンボ
ル）Ｅ00，Ｏ00，Ｅ01，・・・を単位として出力され、
次段におけるエラー訂正・補正処理が施される。

【００６８】３２はエラー訂正・補正（ＥＣＣ）回路で
ある。デ・インターリーブ回路３１から順次入力する各
サブフレームＥ00，Ｏ00，Ｅ01，Ｏ01，・・・は、それ
ぞれ６４８データシンボルと２８２パリティシンボルの
合計９３０シンボルで構成されている（図７参照）。Ｅ
ＣＣ回路３２は、このサブフレームを１ブロックとして
ＲＡＭ（図示せず）に格納し、６４８データシンボルに
対してαⁿ係数ＲＯＭ、誤り位置用ＲＯＭ（共に図示せ
ず）を用いて誤りの検出を行なう。

【００６９】誤りの検出されたデータシンボルに対し
て、訂正可能な場合には訂正を施し、訂正不可能な場合
には、例えばそのシンボルにフラグを立てて誤りを示
す、いわゆるイレージャ訂正を施す。即ち、Ｃ１系列の
シンドロームを計算し、誤りの有無を判断して、誤り
「有り」の場合、誤り訂正能力の範囲内なら訂正し、誤
り訂正能力の範囲外ならイレージャフラグを立てる。

【００７０】次に、Ｃ２系列のシンドロームを計算し、
イレージャフラグの立てられたデータシンボルを訂正す
る。ここでＣ２の誤り訂正能力を超えた場合には、再生
音声における異音の発生を抑圧するため、例えば平均値
補間、または前値補間による補正処理が行なわれる。

【００７１】このように誤り訂正・補正の施された各デ
ータシンボルは、ディジタル出力端子３９を介して、例
えばディジタルオーディオテープレコーダ（ＤＡＴ）の
ディジタル入力端子にディジタル音声信号として供給さ
れる。

【００７２】３３はディジタル／アナログ（Ｄ／Ａ）コ
ンバータ、３４はローパスフィルタ（ＬＰＦ）、３８は
出力セレクタである。ＥＣＣ回路３２から順次入力する
データシンボルは、アッパー（ｕ）とロワー（ｌ）の２
つのシンボルを１組として１６ビットのディジタルデー
タとされ、タイミング発生回路４からのビットクロック
ＢＣＫ等を用いてＤ／Ａコンバータ３３によりＳ−ＶＨ
Ｓ ＰＣＭ方式のアナログ音声信号に変換される。この
ＰＣＭアナログ音声信号は、サンブリング周波数ｆｓ等
の不要成分を抑圧するＬＰＦ３４を介して出力セレクタ
３８に供給される。

【００７３】３５は、イコライザ２４の出力する多重化
再生信号から、従来のＳ−ＶＨＳＦＭＨｉＦｉ方式にお
けるＦＭキャリヤ（１．３および１．７ＭＨｚ）を抽出
するためのローパスフィルタ（ＬＰＦ）であり、例えば
９次のバターワースフィルタ等が用いられる。また、３
６は、ＬＰＦ３５を介して入力するＦＭ信号を復調して
Ｓ−ＶＨＳ ＦＭ方式のアナログ音声信号を出力セレク
タ３８に出力するＦＭ音声復調回路である。

【００７４】３７はビデオテープ２１における音声信号
の深層記録がＰＣＭおよびＦＭの多重化方式か、あるい
は従来のＦＭ方式かに対応して、出力セレクタ３８を制
御するＦＭ／ＰＣＭ検出回路である。

【００７５】出力セレクタ３８には、ＰＣＭおよびＦＭ
の両アナログ音声信号が入力し、いずれか一方が選択さ
れて、アナログ出力端子４０に出力される。この選択
は、手動モードの場合には任意に、また自動モードの場
合にはＦＭ／ＰＣＭ検出回路３７からのセレクタ制御信
号によって行なわれるように構成される。

【００７６】次に、この発明に係る同期補償回路２８Ｂ
の動作を図１のブロック図と図２の波形図とを参照して
説明する。

【００７７】同期補償回路２８Ｂは、前述のように同期
検出回路２８とサブコード復号回路２９との間に設けら
れ、ドロップアウト等により同期信号ＳＳ中の同期パル
スが欠落した場合にその補償を行う回路である。

【００７８】図１において、同期検出回路２８で再生さ
れた同期信号ＳＳ（図２（ｂ）参照）は、第１同期パル
ス検出回路２２１とＡＮＤゲート２２２に供給される。

【００７９】第１同期パルス検出回路２２１は、同期検
出回路２８から供給されるアンブルエリア信号ＡＡの反
転信号（図２（ａ）参照）に基づいて、同期信号ＳＳの
うち各トラックにおける先頭の同期パルスを検出し、図
２（ｃ）に示すような検出信号をＡＮＤゲート２２２と
余剰パルス除去回路２２５に供給する。

【００８０】ＡＮＤゲート２２２は、第１同期パルス検
出回路２２１から供給される検出信号をゲート信号とし
て、同期信号ＳＳの同期パルス列のうち先頭同期パルス
以外の同期パルス列を計数回路２２３とＯＲゲート２２
４に供給する（図２（ｄ）参照）。

【００８１】ＡＮＤゲート２２２から供給される同期パ
ルス列をリセット信号とする計数回路２２３は、ビット
クロックＢＣＫをクロック信号とする２８０進カウンタ
であり、同期信号ＳＳの各同期パルスに同期したパルス
列を生成すると共に、同期信号ＳＳ中で同期パルスが欠
落している場合には、正しい同期パルスの周期に相当す
る２８０ビットクロック毎にパルスを生成する（図２
（ｅ）参照）。即ち、計数回路２２３は、同期信号ＳＳ
中の欠落同期パルスを補充して連続な同期パルス列を生
成し、これをＯＲゲート２２４に供給する同期パルス生
成回路である。

【００８２】ＯＲゲート２２４は、ＡＮＤゲート２２２
を介して供給される同期信号ＳＳと、計数回路２２３に
よって生成された同期パルス列との論理和信号を余剰パ
ルス除去回路２２５に出力する（図２（ｆ）参照）。

【００８３】余剰パルス除去回路２２５において、ディ
レイフリップフロップ（以下、Ｄ−ＦＦという）２２６
は、アンブルエリア信号ＡＡの反転信号でリセットさ
れ、第１同期パルス検出回路２２１から供給される検出
信号でセットされる。即ち、Ｄ−ＦＦ２２６の出力Ｑ
は、各トラックにおける先頭同期パルスに同期して論理
レベル“１”となり、同期パルス列の開始位置を示す開
始信号である（図２（ｇ）参照）。

【００８４】計数回路２２７は、第１同期パルス検出回
路２２１から供給される検出信号によってリセットさ
れ、ＯＲゲートから供給される同期パルスを計数する１
５０進カウンタである。従って、計数回路２２７は、欠
落の補充された連続な同期パルス列のうち、リセット信
号で示される各トラックの先頭同期パルス以降１５０個
の同期パルスを計数後、キャリィ信号を生成し、これを
Ｄ−ＦＦ２２８にクロック信号として出力する。即ち、
キャリィ信号は各トラックにおける同期パルス列の終了
位置を示す信号である（図２（ｈ）参照）。

【００８５】Ｄ−ＦＦ２２８は、アンブルエリア信号Ａ
Ａの反転信号でリセットされ、計数回路２２７から供給
されるキャリィ信号でセットされる。即ち、Ｄ−ＦＦ２
２８の反転出力バーＱは、１トラック当たり１５０個の
同期パルスが連続して出力された後にローレベルにセッ
トされ、ポストアンブル領域の前端（アンブルエリア信
号ＡＡの反転信号の立下り）でハイレベルにリセットさ
れる（図２（ｉ）参照）。

【００８６】従って、Ｄ−ＦＦ２２６，２２８の両出力
を入力とするＡＮＤゲート２２９は、各トラックについ
て同期パルス列の開始から終了までの期間ハイレベルと
なるゲート信号（図２（ｊ）参照）をＡＮＤゲート２３
０に供給する。

【００８７】ＡＮＤゲート２３０は、ＡＮＤゲート２２
９から供給されるゲート信号に基づいて、ＯＲゲート２
２４から入力する欠落の補償された同期パルス列のう
ち、余分な同期パルスを除去し、各フレームについて先
頭同期パルスから１５０個の同期パルスを出力同期信号
ＳＳとして出力する（図２（ｋ）参照）。

【００８８】なお、上述の実施例では、Ｓ−ＶＨＳ Ｖ
ＴＲのＰＣＭ音声信号を再生する場合の同期補償に限定
して説明したが、他方式のＰＣＭ音声信号の再生系に適
用してもよく、またＰＣＭ音声信号以外のディジタル信
号の再生系に適用してもよい。

【００８９】

【発明の効果】上述のように、この発明においては、各
フレームの先頭の同期パルスをパルス検出回路で検出
し、この検出信号に基づいて同期パルスをパルス生成回
路で生成して欠落パルスを補償すると共に、余分な同期
パルスを余剰パルス除去回路で除去するので、小規模な
回路でありながら、入出力信号間の時間差がなく、かつ
安定した同期補償が可能となる。

【図面の簡単な説明】

【図１】この発明に係る同期補償回路２８Ｂの一実施例
を示すブロック図である。

【図２】同実施例の動作を示すタイミング図である。

【図３】同実施例が適用されるＰＣＭ音声記録再生装置
を示すブロック図である。

【図４】同装置の記録仕様を示す図である。

【図５】同装置のトラックパターンを示す図である。

【図６】同装置の信号フォーマットを示す図である。

【図７】従来の同期補償回路の一例を示すブロック図で
ある。

【図８】同従来例の動作を示すタイミング図である。

【符号の説明】

バーＡＡ アンブル信号ＡＡの反転信号 ＳＳ 同期信号 ＢＣＫ ビットクロック ２８ 同期検出回路 ２８Ｂ この発明に係る同期補償回路 ２２１ 第１同期パルス検出回路 ２２２，２２９，２３０ ＡＮＤゲート ２２３ 計数回路（２８０進） ２２４ ＯＲゲート ２２５ 余剰パルス除去回路 ２２６，２２８ ディレイフリップフロップ（Ｄ−Ｆ
Ｆ） ２２７ 計数回路（１５０進）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 順次入力する再生同期パルス列のうち、
   任意トラックの先頭の再生同期パルスを検出するパルス
   検出回路と、 上記検出回路の出力信号に基づいて、所定周期の同期パ
   ルス列を生成するパルス生成回路と、 入力する上記再生同期パルス列とパルス生成回路から出
   力される同期パルス列の論理和パルス列を出力するゲー
   ト回路と、 上記ゲート回路から出力される論理和パルス列における
   余剰パルスをトラック毎に除去する余剰パルス除去回路
   とを有することを特徴とする同期補償回路。