JP3043829B2

JP3043829B2 - Ｐｃｍ音声記録再生装置

Info

Publication number: JP3043829B2
Application number: JP3106086A
Authority: JP
Inventors: 公明石橋
Original assignee: アイワ株式会社
Priority date: 1991-05-10
Filing date: 1991-05-10
Publication date: 2000-05-22
Anticipated expiration: 2015-05-22
Also published as: JPH04335265A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル音声記録
再生装置、特にスーパーＶＨＳ（登録商標）（Ｓ−ＶＨ
Ｓ）方式ビデオテープレコーダ（ＶＴＲ）等に適用し
て、音声信号をパルス符号変調（ＰＣＭ）方式で記録す
るＰＣＭ音声記録再生装置に関する。

【０００２】

【従来の技術】従来のＶＴＲにおいて、当初、固定ヘッ
ド方式で始まった音声信号の記録再生は、長時間録画モ
ードによるテープ速度の低速化とテレビ放送の音声多重
化に対応するため、ヘリカルスキャンによるＦＭ方式の
録音再生、いわゆるハイファイ（ＨｉＦｉ）音声方式へ
と移行してきた。例えば、ＶＨＳ−ＨｉＦｉ方式におい
ては、１．３ＭＨｚと１．７ＭＨｚの各キャリアをステ
レオ音声信号によってＦＭ変調し、この音声ＦＭ信号を
±３０度アジマスの回転ヘッドにより深層記録する方法
が採用された。

【０００３】

【発明が解決しようとする課題】上述した従来のＶＴＲ
のＨｉＦｉ音声方式において、再生ＦＭ信号は、ヘッド
切換信号により２つのヘッドの再生信号を継ぎ合わせた
ものであるため、完全に連続とはならない。このため、
再生音声信号がヘッド切換信号に対応して３０Ｈｚ毎に
歪んでしまうという問題点があった。

【０００４】更に、Ｂモード（ＰＣＭ）衛星放送等のデ
ィジタル音声ソースの充実に伴い、コンパクトディスク
（ＣＤ）およびディジタルオーディオテープレコーダ
（ＤＡＴ）方式と同等の音質が得られるＶＴＲの音声信
号記録再生装置が切望されていた。

【０００５】そこで、この発明は、上述の課題を解決す
るために、ＰＣＭ音声信号と従来のＦＭ音声信号とを多
重化して磁気記録し、新たな記録再生ヘッドを加えるこ
となく従来装置との上位互換が確保できるＰＣＭ音声記
録再生装置の提供を目的とする。

【０００６】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、再生信号から復調された、ア
ドレスサブコードを含むサブコード信号と音声のデータ
信号を有するシリアル２値信号を入力とし、音声のデー
タ信号の逆ミラースケアド変換で用いる疑似乱数系列を
生成するための初期値であるアドレスサブコードを出力
するサブコード復号回路を有し、サブコード復号回路で
は、アドレスサブコードを除くサブコード信号に基づい
てアドレスサブコードの誤りを検出し訂正して出力する
ものである。

【０００７】この発明に係るＰＣＭ音声記録再生装置の
サブコード復号回路２９の一例を示す図２２において、
再生信号から復調されたシリアル２値信号ＳＢＤはシリ
アル／パラレルコンバータ１３１により８ビット符号に
変換され、ラッチパルス生成回路の出力する各ラッチパ
ルスにより、オクタルＤ−ラッチ１３３，１３４，１３
５にはコード信号であるアドレスサブコードＷ１，ＩＤ
サブコードＷ２，サブコードパリティＰがラッチされる
と共に、オクタルＤ−ラッチ１３６には前ブロックのア
ドレスサブコードＷ１（−１）がラッチされる。

【０００８】排他的論理和（ＸＯＲ）回路１３８，１４
０とインバータ回路１３９によるサブコードＷ１，Ｗ２
およびサブコードパリティＰのパリティチェック結果は
コンパレータ１４５に送られ、パリティチェック結果が
零に等しい場合、つまり誤りが検出されなかった場合、
アドレスサブコードＷ１をそのまま論理積（ＡＮＤ）回
路１５２、論理和（ＯＲ）回路１５６を介して出力す
る。

【０００９】パリティチェック結果が零でない場合、即
ちサブコードＷ１，Ｗ２，Ｐに誤りが検出された場合、
アドレスサブコードＷ１は次のように状況別の誤り訂正
が施された後、出力される。

【００１０】まず、第１ブロックのサブコードＷ１か否
かが、最初のＷ１エリア信号をゲート信号とするＡＮＤ
回路１４４とコンパレータ１４６によってチェックさ
れ、第１ブロックのサブコードＷ１の場合にはサブコー
ドＷ１の下位５ビットを零にリセットしたサブコードＦ
Ｗ１をＡＮＤ回路１５３、ＯＲ回路１５６を介して出力
する。

【００１１】第１ブロックのサブコードではない場合に
は、更にサブコードＷ１の最下位ビット（ＬＳＢ）がコ
ンパレータ１４７によってチェックされる。ＬＳＢ＝０
の場合、オクタルＤ−ラッチ１３６にラッチされている
前ブロックのサブコードＷ１（−１）の下位５ビットに
加算回路１３７により「１」を加えたサブコード「Ｗ１
（−１）＋１」をＡＮＤ回路１５４、ＯＲ回路１５６を
介して出力する。

【００１２】ＬＳＢ＝１の場合には、更にサブコードＷ
２がコンパレータ１４８によってチェックされ、Ｗ２＝
０なら、インバータ回路１４２とＸＯＲ回路１４３によ
ってサブコードＷ２およびサブコードパリティＰからア
ドレスサブコードＷ１を計算し、これを訂正後のアドレ
スサブコードＷ１としてＡＮＤ回路１５５、ＯＲ回路１
５６を介して出力する。

【００１３】このようにして、ＰＣＭシンボルとそのパ
リティシンボルの復号の信頼性を左右するアドレスサブ
コードＷ１が確実に復号されて出力される。

【００１４】

【実施例】続いて、この発明に係るＰＣＭ音声記録再生
装置の一実施例につき、図面を参照して詳細に説明す
る。

【００１５】前述の要望に応えるため、Ｓ−ＶＨＳＶ
ＴＲ用ＰＣＭ音声記録に関するフォーマット（以下、
「記録フォーマット」という）が公表されている（「日
本ビクター、ディジタル・オーディオ信号も記録できる
ＶＴＲを試作」、日経エレクトロニクス、１９９０年１
月２２日号、Ｎｏ．４９１、Ｐ．９３）。

【００１６】記録フォーマットとは、音声信号再生時に
おける互換性を確保するための規格であり、図１にＮＴ
ＳＣ方式における仕様を示す。図中、４８ｋＨｚ−２チ
ャネル−モード（以下、「４８ｋ−モード」という）は
Ｂモードの衛星放送（以下、「ＢＳ」という）やＤＡＴ
の標準モードに対応するものであり、３２ｋＨｚ−４チ
ャネル−モードは欧州のＭＡＣ方式衛星放送や日本の衛
星放送Ａモード、ＤＡＴのオプション３モードに対応す
るものである。また、各モードについて、ＮＴＳＣ方式
以外の方式に対する仕様も示されているが省略する。

【００１７】図２は、図１におけるトラックパターンを
ＮＴＳＣ方式の場合について示す図である。図２（Ａ）
にはアナログ音声信号とサンプリングによって得られる
ディジタル音声信号との関係が１ＴＶフレームについて
示されている。また、図２（Ｂ）には、ビデオトラック
に深層記録されるディジタル音声信号のトラックパター
ンが示されている。

【００１８】図３は、同じくＮＴＳＣ方式の各ビデオト
ラックにおけるブロックフォーマットを示す図である。
１トラックはプリアンブル（４ブロック）、データブロ
ック（１５０ブロック＝５サブフレーム）およびポスト
アンブル（２ブロック）の合計１５６ブロックで構成さ
れる。更に、各データブロックは、データ（３１シンボ
ル、但し１シンボルは８ビット）、同期コードＳＹＮＣ
（４ＥＨ）、アドレスサブコードＷ１（８ビット）、Ｉ
ＤサブコードＷ２（８ビット）およびサブコードパリテ
ィＰ（８ビット）の計３５シンボル（２８０ビット）で
構成されることが示されている。

【００１９】図４は、この発明に係るＰＣＭ音声記録再
生装置をＳ−ＶＨＳＶＴＲに適用した一例を示すブロ
ック図である。以下、このブロック図に基づき、［Ｉ］
記録系（図４の上段に示す）と［ＩＩ］再生系（図４の
下段に示す）に２分し、４８ｋ−モードを例として説明
する。なお、チャネル１（Ｌ）とチャネル２（Ｒ）の各
信号に対する回路構成および処理内容の説明が類似する
場合には、チャネル１（Ｌ）についてのみ示し、チャネ
ル２（Ｒ）についての重複する回路構成および説明を省
略する。

【００２０】［Ｉ］記録系図４において、１はＬおよびＲディジタル音声信号の入
力端であり、例えばＢＳチューナーのディジタル出力端
に接続される。入力したディジタル音声信号は入力セレ
クタ６を介して誤り訂正符号（ＥＣＣ）付加回路７に供
給される。

【００２１】２はＬおよびＲアナログ音声信号の入力端
である。入力したアナログ音声信号は再生時のエリアシ
ングを防止するため、ローパスフィルタ（ＬＰＦ）３を
介してアナログ−ディジタル（Ａ／Ｄ）コンバータ５に
供給される。なお、ＬＰＦ３は例えば３次のＬＣフィル
タとディジタルフィルタとを組み合わせたもの、もしく
は９次のアクティブフィルタ等で構成される。

【００２２】４はタイミング発生回路である。タイミン
グ発生回路４は、５２．４１６ＭＨｚ（または２６．２
０８ＭＨｚ）のクロック信号からサンプリングクロッ
ク、ビットクロックＢＣＫ等を生成して、これらをＡ／
Ｄコンバータ５および図示はしないが各回路ブロックに
供給する。

【００２３】５はＡ／Ｄコンバータである。Ａ／Ｄコン
バータは、タイミング発生回路４から供給されるサンプ
リング周波数ｆｓ、チャネルクロックおよびビットクロ
ックＢＣＫ等に基づいて、入力するアナログ音声信号を
１６ビットの直線量子化によりディジタル音声信号に変
換する。なお、Ａ／Ｄコンバータ５として１ビット型Ａ
／Ｄコンバータあるいは１６ビット積分型Ａ／Ｄコンバ
ータ等が採用される。

【００２４】６は入力セレクタである。入力セレクタ６
は、入力端１を介して入力するディジタル信号と、入力
端２を介して入力したアナログ信号をＡ／Ｄ変換するＡ
／Ｄコンバータ４の出力するディジタル信号とのいずれ
か一方を選択して、誤り訂正符号（ＥＣＣ）付加回路７
に供給する。

【００２５】７はＥＣＣ付加回路である。ＥＣＣ付加回
路７に入力したディジタル信号は、図３に示したように
６４８シンボル（＝２７シンボル×２４データブロッ
ク）を１ブロックとして各チャネル当り５ブロック（＝
３２４０シンボル）、即ち１ＴＶフレームずつランダム
アクセスメモリ（ＲＡＭ）に格納される。格納されたデ
ータに対してＥＣＣ付加回路７は各ブロック当り２８２
シンボルのパリティ符号、即ち誤り訂正・検出のための
２重化リード・ソロモン符号Ｃ１（３１，２７，５）、
Ｃ２（３０，２４，７）を生成し、付加する。従って、
１ブロックは９３０シンボル（＝６４８＋２８２シンボ
ル）となる。

【００２６】なお、このＥＣＣ付加回路７については、
後に詳しく説明する。

【００２７】８はインターリーブ回路である。インター
リーブ回路８は、ＥＣＣ付加回路７によりパリティ符号
を付加された１ＴＶフレーム分、９３００シンボル（＝
９３０シンボル×５ブロック×２チャネル）に対してイ
ンターリーブを施す。インターリーブとは、テープの欠
陥部分等におけるデータの集中的な消失、即ちバースト
エラーに対処するための周知の手法である。即ち、シン
ボルおよびブロックの順序を入れ替えてテープに記録
し、再生時インターリーブを戻す（デ・インターリーブ
を施す）ことにより、バーストエラーを実質的にランダ
ムエラーに変換して、データの訂正や補正を容易にしよ
うとするものである。

【００２８】この実施例においては、パリティ符号Ｃ
１，Ｃ２の計算と同時に、ブロック内インターリーブに
より両チャネルのブロックから図２（Ａ）に示されるフ
レームＯ00とＥ00、Ｏ01とＥ01、・・・、Ｏ04とＥ04が
ＲＡＭ上に形成され、１ＴＶフレームに対応する５つの
フレームが形成される。また、各サブフレームＥ00〜Ｅ
04、Ｏ00〜Ｏ04等はブロック間インターリーブにより図
２（Ｂ）に示したトラックパターンのように並べ換えら
れる。更に、図３に示されるように、ブロックにはブロ
ックの開始を示す同期コードＳｙｎｃ、サブフレームお
よびブロックアドレスを示すアドレスサブコードＷ１、
モード等を示すＩＤサブコードＷ２、並びにサブコード
Ｗ１，Ｗ２のパリティコードＰａｒｉｔｙの４つのシン
ボルが付加される。

【００２９】なお、このインターリーブ回路８について
は、後に詳しく説明する。

【００３０】９はミラースケアド（Ｍ²）変換回路であ
る。Ｍ²変換回路９は、インターリーブ回路８から入力
するデータ、Ｃ１パリティ、Ｃ２パリティをサブコード
Ｗ１を初期値としてＭ²変換して、Ｍ²符号に変換する。
Ｍ²変換は磁気記録系の微分型伝達特性との整合のため
に、記録符号におけるランレングスを制限し、直流平衡
のとれた記録符号に変換し、シリアルデータとして出力
するものである。

【００３１】なお、Ｍ²変換回路９については、後に詳
しく説明する。

【００３２】１０はプリおよびポストアンブル付加回路
である。プリおよびポストアンブル付加回路は、Ｍ²変
換回路９から出力される各トラックデータ（図３参照）
の前後にプリアンブルパターン（９０Ｈ）を４ブロッ
ク、並びにポストアンブルパターン（９０Ｈ）を２ブロ
ック付加したシリアルデータを次のＱＤＰＳＫ回路１１
に出力する。

【００３３】１１はＱＤＰＳＫ（４相差分位相変調）回
路である。ＱＤＰＳＫ回路１１は変調単点前を基準位相
として４相位相変調を行なう。

【００３４】図５は、ＱＤＰＳＫ回路１１の一例を示す
ブロック図である。

【００３５】図５において、シリアル／パラレル変換器
６２は、プリおよびポストアンブル付加回路１０から供
給されるシリアルデータ６１を２ビットずつ取り込ん
で、並列２ビット（ダイビット）に変換する。差分変換
回路６３は直前のダイビットを基準として現在のダイビ
ットから２つのビット系列を生成し、一方を平衡変調回
路６５に、他方を平衡変調回路６６に供給する。平衡変
調回路６５，６６は、キャリア発振器６４から供給され
る位相がπ／２だけ異なる３ＭＨｚキャリアを、差分変
換回路６３から入力するビット系列に基づいてそれぞれ
２相位相変調を行い、合成回路６７に出力する。合成回
路６７は平衡変調回路６５，６６の両出力の代数和をと
り、ＱＤＰＳＫ出力６８、即ちＰＣＭ音声信号として出
力する。

【００３６】１２はバンドパスフィルタ（ＢＰＦ）であ
る。ＱＤＰＳＫ変調回路１１でディジタル信号をアナロ
グ位相変調し、出力されるＰＣＭ音声信号６８は、この
ＢＰＦ１２により３ＭＨｚ±６６５ＫＨｚとされ、他の
信号帯域、特に次段において多重化が行なわれるＶＨＳ
−ＨｉＦｉのＦＭ音声信号帯域に影響を与えないように
される。

【００３７】１３はＦＭ音声回路であり、従来のＶＨＳ
−ＨｉＦｉ方式との互換性のために設けられるものであ
る。入力端２に入力したアナログ音声信号はＬＰＦ３を
介してＡ／Ｄコンバータ５に供給されると共に、このＦ
Ｍ音声回路１３に供給される。ＦＭ音声回路１３におい
て、入力音声信号は所定の増幅を施された後、１．３Ｍ
Ｈｚ（Ｌチャネル）および１．７ＭＨｚ（Ｒチャネル）
のキャリアをそれぞれ±１５０ＫＨｚの帯域幅でＦＭ変
調し、ＦＭ変調信号として出力される。なお、ＶＨＳ−
ＨｉＦｉ用ＦＭ音声回路１３は従来技術として周知であ
るので、回路構成とその詳細な説明は省略する。

【００３８】１４は音声信号の多重化回路である。多重
化回路１４は、交流バイアス発振器（図示しない）の出
力する１１ＭＨｚ交流バイアス信号に、ＱＤＰＳＫ回路
１１からＢＰＦ１２を介して入力するＳ−ＶＨＳ方式Ｐ
ＣＭ音声信号とＦＭ音声回路１３から入力するＶＨＳ
ＨｉＦｉ方式ＦＭ音声信号を多重化して、多重化音声信
号として出力する。交流バイアス信号は、周知のように
磁気記録における電磁変換系の非直線特性に対応して加
えられるものである。また、交流バイアス信号は記録周
波数の３倍以上の周波数、即ち９ＭＨｚ（＝３ＭＨｚ×
３）より高い１１ＭＨｚの周波数とされる。

【００３９】１５は記録増幅回路、１６は２ヘッドの音
声記録用回転ヘッド、１７は磁気テープである。多重化
回路１４から出力される多重化音声信号は、記録増幅回
路１５による高域成分に対するプリエンファシスの後、
電流信号として音声用回転ヘッド１６に供給され、磁気
テープ１７に深層記録される。次に、映像信号が映像用
回転ヘッド（図示しない）によって磁気テープ１７に表
層記録される。

【００４０】次に、図４中の誤り訂正符号（ＥＣＣ）付
加回路７について説明する。前述のように、ＥＣＣ付加
回路７は、各サブフレーム（図３）に相当する。６４８
シンボルのデータブロック単位で２重化リード・ソロモ
ン符号Ｃ１（３１，２７，５）、Ｃ２（３０，２４，
７）を計算し付加するものである。更に、各データブロ
ックへのＣ１およびＣ２符号の付加が完了する毎に、ブ
ロック内インターリーブを行なうものである。

【００４１】記録フォーマットにおいて、パリティ符号
Ｃ１およびＣ２の生成多項式Ｇｐ（ｘ）およびＧｑ
（ｘ）はそれぞれ次のように定義されている。

【００４２】

【数１】

【００４３】図６はＥＣＣ付加回路７の詳細ブロック図
である。

【００４４】入力セレクタ６（図４）を介して供給され
るＬおよびＲチャネルのディジタル音声信号は、１ＴＶ
フレーム期間毎にセレクタＳ７１Ｌ，Ｓ７１Ｒを介して
リードライトメモリ（ＲＡＭ）７１Ｌ，７１Ｒまたは７
２Ｌ，７２Ｒに交互に書き込まれる。

【００４５】１ＴＶフレーム期間に入力するディジタル
音声信号は、各チャネル１６２０サンプル（１６ビッ
ト）であり、各サンプルは上位８ビット（ｕ）と下位８
ビット（ｌ）の２つのシンボルとして書き込まれる。つ
まり、１ＴＶフレーム分６４８０シンボルが、６４８シ
ンボル単位のブロックＤ０，Ｄ１，・・・，Ｄ９にブロ
ック化され、ＲＡＭ７１Ｌ，７１Ｒまたは７２Ｌ，７２
ＲにはＬおよびＲチャネルの５つのブロックがそれぞれ
格納されることになる。

【００４６】この両チャネル合計１０ブロックのうち、
Ｌチャネルの１ブロック、即ちＲＡＭ７１Ｌまたは７２
Ｌに格納された１ブロック分６４８シンボルの配置を図
７に示す。

【００４７】ＥＣＣ付加回路７は、ＬおよびＲチャネル
各５ブロックに対してブロック単位で１６２シンボルの
Ｃ２パリティ（Ｑ）と１２０シンボルのＣ１パリティ
（Ｐ）を計算し、図７のように付加するものである。こ
れらの計算と付加処理はＬおよびＲチャネルについて共
通かつ並列に行なわれるので、以下、説明はＬチャネル
の１ブロックに対する処理について説明する。

【００４８】まず、Ｃ２パリティの計算と付加を行な
う。図６において、例えばＲＡＭ７１ＬからセレクタＳ
７３Ｌを介して２４シンボル、例えばＬ０００ｕ，Ｌ０
００ｌ，Ｌ００１ｕ，・・・，Ｌ０１１ｌ（図７参照）
を順次読み出す。ここで、この読み出しは書き込み時の
６倍の速度で行なわれる。各シンボル（例えばＬ００２
ｕ）はデータ／αデータ変換ＲＯＭ７３Ｌにより、べき
乗表現の指数に変換されて加算器７５Ｌに供給される。

【００４９】この各シンボル（Ｌ００２ｕ）に対するそ
れぞれ６シンボルのＣ２行列係数は、α係数ＲＯＭ７４
から加算器７５Ｌに順次供給される。従って、α係数Ｒ
ＯＭ７４からのＣ２行列係数の読み出しは、各シンボル
（Ｌ００２ｕ）を読み出す時の６倍の速度、つまり書き
込み時の３６倍の速度で行なわれる。

【００５０】各シンボル（Ｌ００２ｕ）に対するそれぞ
れ６シンボルの加算結果は、加算器７５Ｌからα係数／
データ変換ＲＯＭ７６Ｌに供給され、６シンボルの乗算
結果として排他的論理和（ＸＯＲ）回路７７Ｌに出力さ
れる。即ち、上述のデータ／α係数変換ＲＯＭ７３Ｌ、
α係数ＲＯＭ７４Ｌ、α係数／データ変換ＲＯＭ７６Ｌ
による乗算は、例えば次のように行なわれる。例えばデ
ータシンボル「α⁶⁴」に対してデータ／αデータ変換Ｒ
ＯＭ７３Ｌは「６４」を出力する。α係数ＲＯＭ７４Ｌ
は、例えばＣ２行列係数「α³」に対して「３」を出力
する。加算器７５Ｌは「６４」と「３」とを加算し、加
算結果「６７」を出力する。α係数／データ変換ＲＯＭ
７６Ｌは、加算結果「６７」を乗算結果「α⁶⁷」に変換
してＸＯＲ回路７７Ｌに出力する。

【００５１】ＸＯＲ回路７７Ｌは、６シンボルの乗算結
果（この例ではシンボルＬ００２ｕに対する６シンボル
の乗算結果）の各シンボルと、直前のシンボル（この例
ではシンボルＬ００１ｌ）に対する６シンボルの乗算結
果の対応シンボルとのＸＯＲをとり、６シンボルのＸＯ
Ｒ結果をＣ00〜Ｃ05として出力する。

【００５２】上述のような演算を２４シンボルＬ０００
ｕ，Ｌ０００ｌ，・・・，Ｌ０１１ｌの各々について順
次繰り返し、最後に得られたＣ00〜Ｃ05を６シンボルの
Ｃ２パリティＬＱ０００，ＬＱ００１，・・・，ＬＱ０
０５（図７参照）とし、セレクタＳ７２Ｌを介してＲＡ
Ｍ７１Ｌの所定領域（図７参照）に書き込む。

【００５３】上述の演算と書き込み処理を２７組（１組
＝２４シンボル）についてそれぞれ繰り返すことにより
１ブロックに対する１６２（＝６×２７）シンボルのＣ
２パリティの付加が完了する。

【００５４】次に、Ｃ１パリティの計算と付加を行な
う。

【００５５】例えば、ＲＡＭ７１Ｌから、セレクタＳ７
３Ｌを介して２７シンボル、例えばＬ０００ｕ，Ｌ０１
２ｕ，・・・，Ｌ３１２ｕ（図７参照）を順次読み出
す。各シンボルＬ０００ｕ，Ｌ０１２ｕ，・・・または
Ｌ３１２ｕに対するデータ／αデータ変換ＲＯＭ７３
Ｌ、α係数ＲＯＭ７４、加算器７５Ｌ、α係数／データ
変換ＲＯＭ７６Ｌ、ＸＯＲ回路７７Ｌによる演算は、α
係数ＲＯＭ７４からは６シンボルのＣ１行列係数が出力
されること以外、Ｃ２パリティの場合と全く同様であ
る。このような演算を、２７シンボルＬ０００ｕ，Ｌ０
１２ｕ，・・・，Ｌ３１２ｕの各々について順次繰り返
し、最後に得られた６シンボルのＸＯＲ結果Ｃ00〜Ｃ05
のうち、Ｃ00〜Ｃ03をＣ１パリティＬＰ０００，ＬＰ１
００，ＬＰ２００，ＬＰ３００（図７参照）として、セ
レクタＳ７２Ｌを介してＲＡＭ７１Ｌの所定領域に書き
込む。

【００５６】ここで、４シンボルのＣ１パリティＣ00〜
Ｃ03を求めるために、Ｃ２パリティの場合と同様、６シ
ンボルのＸＯＲ結果Ｃ00〜Ｃ05を求め、２シンボルＣ0
4，Ｃ05を捨てるのは、Ｃ２パリティと共通の回路構成
および共通のタイミング（クロック）でＣ１パリティの
演算を可能とすることにより、ＥＣＣ付加回路７の回路
規模を大幅に縮小できるためである。

【００５７】上述の演算と書き込み処理をＣ２パリティ
領域を含めて３０組（１組＝２７シンボル）について、
それぞれ繰り返すことにより１ブロックに対する１２０
（＝４×３０）シンボルのＣ１パリティの付加が完了す
る。

【００５８】上記、Ｃ１およびＣ２パリティの付加は、
ＲＡＭ７１Ｒに格納された対応ブロックについても、Ｒ
ＡＭ７１Ｌの場合と同様、同時に並行して行なわれる。

【００５９】このようなＥＣＣ付加回路７による各チャ
ネル６４８シンボルの１ブロックに対するＣ１およびＣ
２パリティの付加が完了するたびに、両チャネルの各１
ブロック、つまり２チャネル×９３０シンボル（但し、
９３０＝６４８＋１６２＋１２０）に対してインターリ
ーブ回路８（図４参照）によりブロック内インターリー
ブ処理が行なわれる。ブロック内インターリーブ処理に
ついては後述する。

【００６０】以上のような両チャネル各１ブロックに対
するＣ１，Ｃ２付加およびブロック内インターリーブ処
理を、各チャネルの５ブロックについて順次繰り返すこ
とにより、ＲＡＭ７１Ｌ，７１Ｒに格納された１ＴＶフ
レーム分、各チャネル３２４０シンボルに対する処理が
完了し、次の１ＴＶフレーム期間においては、ＲＡＭ７
２Ｌ，７２Ｒに格納された１ＴＶフレーム分、各チャネ
ル３２４０シンボルに対する処理が行なわれる。

【００６１】図８（Ａ）に、上述したＲＡＭ７１Ｌ，７
１Ｒ、または７２Ｌ，７２Ｒのディジタル音声信号の読
み出し／書き込みの期間と、読み出し期間における５つ
のブロックに対するＣ１，Ｃ２パリティ付加およびブロ
ック内インターリーブ期間の関係を示す。また、図８
（Ｂ）に上述したブロック単位でのＣ１，Ｃ２パリティ
付加およびブロック内インターリーブのタイミングを示
す。更に、図９に上述したＣ１，Ｃ２パリティ計算タイ
ミングを示す。

【００６２】次に、図４中のインターリーブ回路８につ
いて説明する。図１０はインターリーブ回路８のブロッ
ク図、図１１はＥＣＣ付加回路７とインターリーブ回路
８に跨るタイミング図である。

【００６３】前述のように、ＥＣＣ付加回路７により
Ｌ，Ｒ両チャネル各１ブロックに対するＣ１，Ｃ２パリ
ティの付加が完了する毎に、ＥＣＣ付加回路７のＲＡＭ
７１Ｌ，７１Ｒ、または７２Ｌ，７２Ｒから、図１０に
示すセレクタＳ８１Ｅ，Ｓ８１Ｏ、またはＳ８２Ｅ，Ｓ
８２Ｏを介してＲＡＭ８１Ｅ，８１Ｏまたは８２Ｅ，８
２Ｏに各ブロック（図７に示すような９３０シンボル）
が転送され格納される。つまり、ＬおよびＲチャネルの
各１ブロックのシンボルはセレクタＳ８１Ｅ，Ｓ８１Ｏ
またはＳ８２Ｅ，Ｓ８２Ｏにより偶数番号と奇数番号の
シンボルに分類され、ＲＡＭ８１Ｅ，８１Ｏまたは８２
Ｅ，８２Ｏに図に示すような偶数／奇数サブフレームＥ
00〜Ｅ04、Ｏ00〜Ｏ04として格納される。

【００６４】従って、図１１に示す各時刻ｔ0〜ｔ3にお
いて、ＲＡＭ８１Ｅ，８１Ｏまたは８２Ｅ，８２Ｏに格
納された９３０シンボルの各サブフレームＥ00〜Ｅ34、
Ｏ00〜Ｏ34の配置は図１３のようになる。

【００６５】次に、ブロック間インターリーブについて
説明する。ブロック間インターリーブとは、ブロック内
インターリーブの結果、図１３のように配置された各サ
ブフレームＥ00，Ｏ00，Ｅ01，・・・，Ｏ34，・・・
を、図２（Ｂ）に示すトラックパターンに対応してサブ
フレーム単位でインターリーブすることである。つま
り、ＲＡＭ８１または８２に図１３の配置に格納された
各サブフレームを、ブロック間アドレス変換回路８３を
介して転送することにより、補助ＲＡＭ８４およびＲＡ
Ｍ８５または８６上にトラックパターン対応のサブフレ
ーム配列を得るものである。

【００６６】図２（Ｂ）に示したトラックパターン、例
えば１ＴＶフレーム分１０サブフレームの出力パターン
Ｅ01，Ｏ00，Ｅ02，Ｏ01，Ｅ03，Ｏ02，Ｅ04，Ｏ03，Ｅ
10，Ｏ04から明らかなように、奇数サブフレームＯ00〜
Ｏ04が偶数サブフレームＥ01〜Ｅ10に対して遅延して出
力されるため、次のＴＶフレームに属する偶数サブフレ
ームＥ10が混入している。従来、このような２つのＴＶ
フレームに跨るサブフレームのインターリーブ、つまり
ブロック間インターリーブには、２つのＴＶフレーム分
のサブフレームを格納するため、ＲＡＭ８５および８６
それぞれ２０サブフレーム分、計４０フレーム分のメモ
リ容量が必要であった。

【００６７】そこで、この発明においては、図１０に示
すようにブロック間アドレス変換回路８３と１サブフレ
ーム分の補助ＲＡＭ８４を設けたことにより、計１９サ
ブフレーム分のメモリ容量、即ち、この実施例では半分
以下（１９／４０）のメモリ容量でブロック間インター
リーブを可能とした。

【００６８】図１５は、ブロック間アドレス変換回路８
３によりＲＡＭ８１，８２に格納されたサブフレームＥ
00〜Ｅ04、Ｏ00〜Ｏ04等が補助ＲＡＭ８４、ＲＡＭ８
５，８６のどの領域に転送され、どのように読み出され
て図２（Ｂ）に示すトラックパターンに準じた順序で出
力されるかを説明するタイミング図である。

【００６９】まず、ＲＡＭ８５のライトサイクル期間ｔ
0〜ｔ1において、ＲＡＭ８１に格納された１０サブフレ
ームＥ00，Ｏ00，Ｅ01，Ｏ01，・・・，Ｅ04，Ｏ04はこ
の順序で読み出される。ブロック間アドレス変換回路８
３は、出力された各サブブロックの格納先を次のように
制御する。

【００７０】図１５に示すように、時刻ｔ0〜ｔ01間
に、ＲＡＭ８１から読み出されたサブフレームＥ00は領
域９としての補助ＲＡＭ８４に書き込まれる。時刻ｔ01
〜ｔ02間に、サブフレームＯ00はＲＡＭ８５の領域２に
書き込まれる。以下、図示のようにＲＡＭ８５にサブフ
レームＯ01，Ｅ02，・・・，Ｏ04が書き込まれ、時刻ｔ
1でＲＡＭ８５はリード（Ｒｅａｄ）サイクルに入る。

【００７１】ＲＡＭ８５のリードサイクル期間ｔ1〜ｔ2
において、ＲＡＭ８５と補助ＲＡＭ８４に格納された１
０サブフレームは領域番号順に順次読み出され、セレク
タＳ８３を介して同期／サブコード付加回路８７に出力
される。出力されるサブフレームの順序は、図示のよう
にトラックパターンに準じたものとなる。

【００７２】一方、ＲＡＭ８５のリードサイクル期間ｔ
1〜ｔ2において、ライト（Ｗｒｉｔｅ）サイクルとなる
ＲＡＭ８６、および補助ＲＡＭ８０には、ＲＡＭ８２に
格納された１ＴＶフレーム分の１０サブフレームＥ10，
Ｏ10，Ｅ11，・・・，Ｏ14が、図示のように書き込ま
れ、時刻ｔ2でＲＡＭ８６はリードサイクルに入る。

【００７３】ＲＡＭ８６のリードサイクル期間ｔ2〜ｔ3
において、トラックパターンに準拠した順序で１０サブ
フレームＥ11，Ｏ10，Ｅ12，・・・，Ｅ20，Ｏ14がセレ
クタＳ８３を介して同期／サブコード付加回路８７に出
力される。

【００７４】ここで、補助ＲＡＭ８４へのサブフレーム
の書き込み、例えばサブフレームＥ10の書き込みは期間
ｔ1〜ｔ01に行なわれ、読み出しは期間ｔ18〜ｔ19に行
なわれる。図示のように、次の書き込み、つまりサブフ
レームＥ20の書き込みは期間ｔ2〜ｔ21に行なわれるの
で、何ら不都合は生じない。

【００７５】次に、図４中のミラースケアド（Ｍ²）変
換回路９について説明する。図１６はＭ²変換回路９を
示すブロック図、図１７はその動作を示すブロック図で
ある。以下、図１７を参照して図１６について説明す
る。

【００７６】図１６において、ラッチパルスＳｕｂＦ
Ｄ、ＢＬＡＤ、３ビットのサブフレームアドレスＳｕｂ
Ｆ２、ＳｕｂＦ１、ＳｕｂＦ０、並びに５ビットのブロ
ックアドレスＢｌｏｃｋＡｄｄ４、ＢｌｏｃｋＡｄ
ｄ３、ＢｌｏｃｋＡｄｄ２、ＢｌｏｃｋＡｄｄ１、
ＢｌｏｃｋＡｄｄ０は、図示しないカウンタによって
ビットクロックＢＣＫを分周して生成される信号であ
る。

【００７７】レジスタ９１には３ビットのサブフレーム
アドレス（０〜４）ＳｕｂＦ２、ＳｕｂＦ１、ＳｕｂＦ
０が入力し、ラッチパルスＳｕｂＦＤによって取り込ま
れ、論理和（ＯＲ）回路９３に出力される。また、レジ
スタ９２には５ビットのブロックアドレス（０〜２９）
ＢｌｏｃｋＡｄｄ４〜ＢｌｏｃｋＡｄｄ０が入力
し、ラッチパルスＢＬＡＤによって取り込まれ、ＯＲ回
路９３に出力される。従って、ＯＲ回路９３の８ビット
出力は、インターリーブ回路８から入力する各ブロック
（図３に示される３５シンボル（２８０ビット）からな
る各ブロック）のアドレスサブコードＷ１に対応したも
のとなる。

【００７８】この８ビット出力Ｗ１０〜Ｗ１７と、論理
レベル「１」の２ビットが初期値としてデータセレクタ
９４の入力Ａに供給される。また、Ｄフリップフロップ
（ＤＦＦ）Ｄ９１〜Ｄ１００からなるＭ系列発生回路９
５のＤＦＦＤ９７の出力とＤＦＦＤ１００の出力と
の排他的論理和（ＸＯＲ）と、ＤＦＦＤ９１〜Ｄ９９
の出力、つまり１０ビットデータがデータセレクタ９４
の入力Ｂに供給される。

【００７９】従って、入力Ａを選択するようにデータセ
レクタ９４を制御すれば、初期値Ｗ１に対応したＭ²デ
ータ出力がＭ系列発生回路９５から出力される。また、
入力Ｂを選択するようにデータセレクタ９４を制御すれ
ば、Ｍ系列発生回路９５からはＭ系列信号、つまり疑似
乱数系列がＭ²データ出力としてＸＯＲ回路９６に供給
される。

【００８０】このようなデータセレクタ９４の制御は、
制御信号ＳＥＬＡ，ＳＥＬＢによって行なわれ、図１７
に示すように、先頭データシンボルＤ０に対しては初期
値Ｗ１によるＭ²変換が、その他の３０データシンボル
Ｄ１〜Ｄ３０に対してはＭ系列信号によるＭ²変換が行
なわれる。ここで、Ｍ²変換出力は、インターリーブ回
路８（図４）から入力する信号とＭ²データ出力とを入
力とするＸＯＲ回路９６の出力である。

【００８１】上述の制御信号ＳＥＬＡはビットクロック
ＢＣＫをカウンタＣ９１で分周することによって生成さ
れ、制御信号ＳＥＬＢはビットクロックＢＣＫをカウン
タＣ９２で分周することによって生成される。また、ビ
ットクロックＢＣＫをカウンタＣ９４で分周した信号Ｉ
ＳＨＩ１をゲート信号とするアンドゲートＡ９２の出力
は、データシンボルＤ０〜Ｄ３０の入力する期間のみＭ
系列発生回路９５にビットクロックＢＣＫを供給する。
即ち、各ブロック３５シンボルのうち、同期コードＳ、
サブコードＷ１，Ｗ２、パリティコードＰはＭ²変換さ
れず、残りの３１シンボルＤ０〜Ｄ３０のみがＭ²変換
されて、ＸＯＲ回路９６から出力される。ビットクロッ
クＢＣＫをカウンタＣ９３で分周して得られる信号ＩＳ
ＨＩ４はアンドゲートＡ９１を介してＤＦＦＤ９１〜
Ｄ１００の各リセット端子に与えられ、各ブロックの先
頭シンボルである同期シンボルＳの入力期間にＤＦＦ
Ｄ９１〜Ｄ１００を初期化する。これは、各ブロック毎
に初期値Ｗ１０〜Ｗ１７をＭ系列発生回路９５に正しく
設定するためである。

【００８２】以上、この発明に係るＰＣＭ音声記録再生
装置の記録系について説明した。次に、同装置の再生系
について、図４を参照して説明する。

【００８３】［ＩＩ］再生系図４において、２１はＰＣＭおよびＦＭ音声信号が多重
化記録されたビデオテープ、あるいはＦＭ音声信号が記
録されたビデオテープである。２２は±３０度アジマス
の音声用再生回転ヘッドであり、音声用記録ヘッド１６
と兼用してもよい。再生ヘッド２２は、ビデオテープ２
１に深層記録された音声磁気記録を電磁変換し、再生信
号として出力する。

【００８４】再生ヘッド２２は、ＰＣＭ音声信号（３Ｍ
Ｈｚキャリヤ）と従来のＦＭＨｉＦｉ信号（１．３ＭＨ
ｚおよび１．７ＭＨｚキャリヤ）の相異により、ヘッド
ギャップ等は適宜ＰＣＭ記録再生用に変更がなされる。

【００８５】２３はヘッドアンプであり、再生信号の帯
域に対応した周波数特性とされる。

【００８６】２４はイコライザ（等化器）である。イコ
ライザ２４はヘッドアンプ２３から入力する再生信号の
符号間干渉を抑圧するために設けられる。ヘッドアンプ
２３から入力する再生信号を、バッファアンプ（図示せ
ず）を介して、並列に接続されたＰＣＭ用イコライザと
ＦＭＨｉＦｉ用イコライザにそれぞれ供給し、ＰＣＭ用
イコライザはＰＣＭ再生信号を、ＦＭ用イコライザはＦ
Ｍ再生信号を出力するようにイコライザ２４を構成す
る。また、１．３ＭＨｚと１．７ＭＨｚのピーキング定
数を有するＦＭ用イコライザと、３ＭＨｚのピーキング
定数を有するＰＣＭ用イコライザを直列に接続してもよ
い。

【００８７】２５はバンドパスフィルタ（ＢＰＦ）であ
る。ＢＰＦ２５は、交流バイアス信号（１１ＭＨｚ）、
ＦＭＨｉＦｉキャリヤ（１．３ＭＨｚと１．７ＭＨｚ）
等の影響を除去するために設けられ、イコライザ２４よ
り入力する再生信号のうちＰＣＭ再生信号のみを出力す
る。また、ＢＰＦ２５は帯域３ＭＨｚ±６６５ｋＨｚの
チェビシェフ・フィルタ、パッシブ・フィルタまたはバ
ターワース・フィルタ等で構成される。

【００８８】２６はＱＤＰＳＫ（４相差分位相キーイン
グ）復調回路であり、前述の記録系におけるＱＤＰＳＫ
回路１１とは反対に、ＢＰＦ２５から入力するＰＣＭ再
生信号（アナログ信号）の位相復調を行い、シリアル２
値信号（ディジタル信号）として出力する。

【００８９】即ち、ＱＤＰＳＫ復調回路２６は、３ＭＨ
ｚのＰＣＭアナログ再生信号を平衡回路（図示せず）に
より順次２ビット（ダイビット）のディジタルデータに
復調し、伝送レート２．６２Ｍｂｐｓのシリアル２値系
列（以下、シリアルデータという）として出力する。な
お、ＱＤＰＳＫ復調回路２６は、ＢＳ（衛星放送）チュ
ーナ等において周知であるので、説明を省略する。

【００９０】２７はＰＬＬ（位相同期ループ）回路であ
る。ＰＬＬ回路２７は、ＱＤＰＳＫ復調回路２６からの
シリアルデータを入力とし、これと位相同期したビット
クロックＢＣＫ（２．６２ＭＨｚ）を出力する回路であ
る。なお、ＰＬＬ回路２７は位相比較器と電圧制御発振
器とを組み合せ、周波数に関する積分制御形の負帰還ル
ープを用いて、入力と位相同期した出力を得るように構
成される周知の回路であるので、その説明は省略する。

【００９１】２８は同期検出回路である。前述の説明か
ら明らかなように、この実施例の記録系において、音声
信号の１６ビット標本は２つのデータシンボル（各８ビ
ット）とされ、これらデータシンボルとパリティシンボ
ルは、ミラースケアド（Ｍ²）変換回路によってＭ²変換
され、各々８ビットのシリアルビットデータとして出力
される。つまり、いわゆる８−８変調方式で出力され
る。

【００９２】一方、Ｍ２変換されずに、Ｍ２変換回路９
から出力されるシンクコード（４ＥＨ）Ｓｙｎｃ（以
下、「シンクコードＳ」と略記する）、アドレスサブコ
ードＷ１，ＩＤサブコードＷ２、サブコードパリティＰ
ａｒｉｔｙ（以下、「サブコードＰ」と略記する）も同
様に各８ビットのシリアルビットデータである。

【００９３】更に、プリ／ポストアンブル付加回路１０
において付加されるプリアンブル（４ブロック）とポス
トアンブル（２ブロック）も同様に８ビット（９０Ｈ）
のシリアルビットパターンである。

【００９４】従って、再生系における同期再生のため
に、ＰＣＭ再生信号の中から、ビットパターン（４Ｅ
Ｈ）を検出したとしても、必ずしもシンクコードＳを検
出したことにはならないという課題が発生する。

【００９５】つまり、ビットパターン（４ＥＨ）のう
ち、Ｍ²変換されたデータシンボルおよびパリティシン
ボルに対応するもの（以下、疑似シンクパターンとい
う）を排除し、シンクコードＳに正しく対応したビット
パターン（４ＥＨ）のみを検出しなければならない。

【００９６】そこで、この実施例の同期検出回路２８は
次のように２段階で同期検出を行なう。第１にＱＤＰＳ
Ｋ復調回路２６から２．６２Ｍｂｐｓで入力するシリア
ル２値信号のうち、トラック間境界の前後６ブロックに
亘って付加されたポストアンブルパターンおよびプリア
ンブルパターン（以下、アンブルパターンという）を、
ヘッド切換パルスＳＷＰとビットクロックＢＣＫに基づ
いて検出して、アンブル同期信号を生成する。

【００９７】第２に、このようにして検出されたアンブ
ル同期信号とビットクロックＢＣＫに基づいて、シリア
ル２値信号のうちシンクパターン（４ＥＨ）を検出し、
同期信号を生成する。

【００９８】これで、上述のような条件下においても、
同一のビットパターン（４ＥＨ）を示す疑似シンクパタ
ーンをシンクコードＳと誤認することなく、図３に示さ
れた各ブロックの開始点、つまりシンクコードＳを安定
かつ確実に検出することが可能となる。

【００９９】なお、この同期検出回路２８については、
後に詳しく説明する。

【０１００】２９はサブコード（Ｗ１）復号回路であ
る。図３の「記録フォーマット」に示されるように、１
ブロックは、シンクコードＳ、アドレスサブコード（Ａ
ＤＲ）Ｗ１、ＩＤサブコード（ＩＤ）Ｗ２およびサブコ
ードのパリティＰ（以上、４シンボル）と、３１シンボ
ルのデータシンボルおよびパリティシンボルＤ0〜Ｄ30
から構成される。

【０１０１】サブコード（Ｗ１）復号回路２９は、ビッ
トクロックＢＣＫと同期検出回路２８から供給される同
期信号に基づいて、ＱＤＰＳＫ復調回路２６から入力す
るシリアル２値信号を８ビットずつシリアル／パラレル
変換を行なって、アドレスサブコードＷ１、ＩＤサブコ
ードＷ２、サブコードパリティＰとする。

【０１０２】次に、アドレスサブコードＷ１の誤りの有
無をＩＤサブコードＷ２とサブコードパリティＰを用い
てチェックを行なう。アドレスサブコードＷ１は誤りが
検出されなかった場合は、そのまま、また誤りが検出さ
れた場合には適当な判断基準に基づいて訂正した後、逆
ミラースケアド（Ｍ²）変換のための初期値として出力
される。

【０１０３】なお、このサブコード（Ｗ１）復号回路２
９については、後に詳しく説明する。

【０１０４】３０は逆ミラースケアド（逆Ｍ²）変換回
路である。ＱＤＰＳＫ復調回路２６から入力するシリア
ル２値信号ＳＢＤは、逆Ｍ²変換回路３０によってブロ
ック当り３１個のデータシンボルＤ0〜Ｄ30領域（２４
８ビット）に対して逆Ｍ²変換されて出力される。ここ
で、サブコード復号回路２９から供給されるサブコード
Ｗ１は、この逆変換の初期値として用いられ、データエ
リア信号は逆Ｍ²変換されるデータ領域（２４８ビッ
ト）を示すのに用いられる。この逆変換は、記録系にお
いて既述のＭ²変換回路９の説明と実質的に同一である
ので、その説明を省略する。

【０１０５】３１はデ・インターリーブ回路である。デ
・インターリーブ回路３１において、逆Ｍ²変換回路３
０から入力するシリアル２値信号ＳＢＤは、順次８ビッ
トシンボルに復号され、１ＴＶフレーム分９３００シン
ボル（＝１０サブフレーム×３０ブロック×３１シンボ
ル）を単位としてＲＡＭに格納されると同時に、サブフ
レーム単位でのブロック間デ・インターリーブが施さ
れ、次に、ブロック内デ・インターリーブが実行され
る。上述のブロック間およびブロック内デ・インターリ
ーブは、記録系において既述のインターリーブ回路８に
おけるブロック間およびブロック内インターリーブを元
に戻すために行なう逆処理である。デ・インターリーブ
の施されたシンボルは、各サブフレーム（９３０シンボ
ル）Ｅ00，Ｏ00，Ｅ01，・・・を単位として出力され、
次段におけるエラー訂正・補正処理が施される。

【０１０６】なお、このデ・インターリーブ回路３１に
ついては、後に詳しく説明する。

【０１０７】３２はエラー訂正・補正（ＥＣＣ）回路で
ある。デ・インターリーブ回路３１から順次入力する各
サブフレームＥ00，Ｏ00，Ｅ01，Ｏ01，・・・は、それ
ぞれ６４８データシンボルと２８２パリティシンボルの
合計９３０シンボルで構成されている（図７参照）。Ｅ
ＣＣ回路３２は、このサブフレームを１ブロックとして
ＲＡＭ（図示せず）に格納し、６４８データシンボルに
対してαⁿ係数ＲＯＭ、誤り位置用ＲＯＭ（共に図示せ
ず）を用いて誤りの検出を行なう。

【０１０８】誤りの検出されたデータシンボルに対し
て、訂正可能な場合には訂正を施し、訂正不可能な場合
には、例えばそのシンボルにフラグを立てて誤りを示
す、いわゆるイレージャ訂正を施す。即ち、Ｃ１系列の
シンドロームを計算し、誤りの有無を判断して、誤り
「有り」の場合、誤り訂正能力の範囲内なら訂正し、誤
り訂正能力の範囲外ならイレージャフラグを立てる。

【０１０９】次に、Ｃ２系列のシンドロームを計算し、
イレージャフラグの立てられたデータシンボルを訂正す
る。ここでＣ２の誤り訂正能力を超えた場合には、再生
音声における異音の発生を抑圧するため、例えば平均値
補間、または前値補間による補正処理が行なわれる。

【０１１０】このように誤り訂正・補正の施された各デ
ータシンボルは、ディジタル出力端子３９を介して、例
えばディジタルオーディオテープレコーダ（ＤＡＴ）の
ディジタル入力端子にディジタル音声信号として供給さ
れる。

【０１１１】３３はディジタル／アナログ（Ｄ／Ａ）コ
ンバータ、３４はローパスフィルタ（ＬＰＦ）、３８は
出力セレクタである。ＥＣＣ回路３２から順次入力する
データシンボルは、アッパー（ｕ）とロワー（ｌ）の２
つのシンボルを１組として１６ビットのディジタルデー
タとされ、タイミング発生回路４からのビットクロック
ＢＣＫ等を用いてＤ／Ａコンバータ３３によりＳ−ＶＨ
ＳＰＣＭ方式のアナログ音声信号に変換される。この
ＰＣＭアナログ音声信号は、サンブリング周波数ｆｓ等
の不要成分を抑圧するＬＰＦ３４を介して出力セレクタ
３８に供給される。

【０１１２】３５は、イコライザ２４の出力する多重化
再生信号から、従来のＳ−ＶＨＳＦＭＨｉＦｉ方式にお
けるＦＭキャリヤ（１．３および１．７ＭＨｚ）を抽出
するためのローパスフィルタ（ＬＰＦ）であり、例えば
９次のバターワースフィルタ等が用いられる。また、３
６は、ＬＰＦ３５を介して入力するＦＭ信号を復調して
Ｓ−ＶＨＳＦＭ方式のアナログ音声信号を出力セレク
タ３８に出力するＦＭ音声復調回路である。上記、ＬＰ
Ｆ３５およびＦＭ音声復調回路３６は、共に周知の従来
技術であるので、詳しい説明は省略する。

【０１１３】３７はビデオテープ２１における音声信号
の深層記録がＰＣＭおよびＦＭの多重化方式か、あるい
は従来のＦＭ方式かに対応して、出力セレクタ３８を制
御するＦＭ／ＰＣＭ検出回路である。

【０１１４】図１８は、ＦＭ／ＰＣＭ検出回路３７の一
例を示すブロック図である。図４に示すイコライザ２４
から入力する再生信号は、バッファアンプ１０１を介し
て中心周波数３ＭＨｚのＢＰＦ１０２に入力する。再生
信号のうちＰＣＭ再生信号成分（キャリヤ３ＭＨｚ）
は、ＢＰＦ１０２によって抽出され、周波数／電圧（ｆ
／Ｖ）変換回路１０４によってｆ／Ｖ変換されて電圧信
号として出力される。この出力電圧は電圧比較器１０５
によって基準電圧と比較され、ＰＣＭ再生信号の有無が
判断される。この比較出力は積分回路１０６を介して出
力セレクタ３８（図４）にセレクタ制御信号として出力
される。

【０１１５】出力セレクタ３８には、上述のようにＰＣ
ＭおよびＦＭの両アナログ音声信号が入力し、いずれか
一方が選択されて、アナログ出力端子４０に出力され
る。この選択は、手動モードの場合には任意に、また自
動モードの場合にはＦＭ／ＰＣＭ検出回路３７からのセ
レクタ制御信号によって行なわれるように構成される。

【０１１６】次に、同期検出回路２８について説明す
る。図１９は同期検出回路２８の一例を示すブロック
図、図２０はその動作タイミングを示す波形図である。

【０１１７】シリアル／パラレル（Ｓ／Ｐ）コンバータ
１１１は、ＱＤＰＳＫ復調回路２６から入力するシリア
ル２値信号（以下、シリアルデータという）ＳＢＤを、
ＰＬＬ回路５から供給されるビットクロックＢＣＫに同
期してシリアル／パラレル変換し、８ビットパラレルデ
ータをコンパレータ１１２，１２２に出力する。

【０１１８】コンパレータ１１２には、基準値として８
ビットのアンブルパターン「９０Ｈ」が与えられている
ので、シリアルデータＳＢＤにビットパターン「９０
Ｈ」が出現するたびに、コンパレータ１１２はアンブル
パターン一致信号ＡＣをナンド（ＮＡＮＤ）ゲート１１
３に出力する。このビットパターン「９０Ｈ」は、各ト
ラックデータの前後に付加された４ブロックのプリアン
ブルと２ブロックのポストアンブルの領域にアンブルパ
ターンとして出現する以外に、ミラースケアド（Ｍ²）
変換されたＰＣＭデータとパリティの領域にも疑似アン
ブルパターンとして存在し得ることについては前述の通
りである。

【０１１９】一方、コンパレータ１２２には基準値とし
て８ビットのシンクコードパターン「４ＥＨ」が与えら
れているので、シリアルデータＳＢＤにビットパターン
「４ＥＨ」が出現するたびに、コンパレータ１２２はシ
ンクパターン一致信号ＳＣをＮＡＮＤゲート１２３に出
力する。このビットパターン「４ＥＨ」は、各ブロック
の先頭に付加されたシンクパターンとして出現する以外
に、ＰＣＭデータとパリティの領域にも疑似シンクパタ
ーンとして同様に存在し得る。つまり、このシンクパタ
ーン一致信号ＳＣはそのままでは、ＰＣＭ復号処理の成
否を左右するシンク同期信号ＳＳとして採用することは
できない。図２０に上述の様子を示す。

【０１２０】そこで、この発明においては、まずＮＡＮ
Ｄゲート１１３にゲート信号としてアンブルエリア信号
ＡＡを与えて、上記の疑似アンブルパターンによるアン
ブルパターン一致信号ＡＣを除去することにより、ＮＡ
ＮＤゲート１１３は安定なアンブル同期信号ＡＳを出力
する。

【０１２１】次に、このアンブル同期信号ＡＳに基づい
て生成されたシンクマクス信号ＳＭをゲート信号として
ＮＡＮＤゲート１２３に与えて、上記の疑似シンクパタ
ーンによるシンクパターン一致信号ＳＣを除去すること
により、ＮＡＮＤゲート１２３は安定な同期信号ＳＳを
次段のサブコード復号回路２９に供給する。

【０１２２】上記のアンブルエリア信号ＡＡは、次のよ
うに生成される。

【０１２３】Ｄフリップフロップからなる遅延回路１１
４は、入力する３０Ｈｚのヘッド切換信号ＳＷＰをｄ
（≧２）ビットクロック期間遅延させて負論理出力の排
他的論理和（ＮＸＯＲ）ゲート１１５に出力する。ＮＸ
ＯＲゲート１１５にはヘッド切換信号ＳＷＰが直接供給
されているので、ＮＸＯＲゲート１１５は、ビットクロ
ックＢＣＫとヘッド切換信号に同期したリセット信号Ｒ
を分周回路１１６とＤフリップフロップ１１７に出力す
る。ここで、リセット信号Ｒのパルス幅はｄビットクロ
ックＢＣＫである（図２０参照）。

【０１２４】リセット信号Ｒでリセットされる分周回路
１１６は、ビットクロックＢＣＫをｎ分周（但し、７≦
ｎ≦１１２０−ｄ）し、アンブルマスク信号ＡＭとして
Ｄフリップフロップ１１７に出力する。リセット信号Ｒ
でリセットされるＤフリップフロップ１１７は、論理レ
ベル「１」を入力とし、アンブルマスク信号ＡＭをクロ
ックとして、アンブルエリア信号ＡＡとバーＡＡをＮＡ
ＮＤゲート１１３と次段のサブコード復号回路２９に出
力する。

【０１２５】ＮＡＮＤゲート１１３は、アンブルエリア
信号ＡＡをゲート信号としてアンブルパターン一致信号
ＡＣのうち、疑似アンブルパターンに対応する一致信号
ＡＣを除去してアンブル同期信号ＡＳを分周回路１２６
に出力する（図２０参照）。ここで、コンパレータ１１
２〜Ｄフリップフロップ１１７は、アンブルパターン検
出回路１１０を構成する。

【０１２６】アンブル同期信号ＡＳでリセットされる分
周回路１２６は、ＡＮＤゲート１２４ａ，ｂ，ｃ、Ｄフ
リップフロップ１２５ａ，ｂ，ｃ，ｄ、８分周器１２７
ａ、２８０分周回路１２７ｂ、インバータ１２８ａ，
ｂ、およびＯＲゲート１２９で構成され、アンブルパタ
ーン検出後、そのトラックの最初のシンクパターンを検
出するまではビットクロックを８分周し、それ以降は２
８０分周するようになされる。ここで２８０分周は、各
データブロック（３５シンボル）が２８０ビットで構成
されていることによる。この分周回路１２６の動作は、
従来技術として周知であるので、図２０に波形を示し、
詳細説明を省略する。このようにして分周回１２６はシ
ンクマスク信号ＳＭをＮＡＮＤゲート１２３に出力す
る。

【０１２７】ＮＡＮＤゲート１２３は、シンクマスク信
号ＳＭをゲート信号としてシンクパターン一致信号ＳＣ
のうち疑似シンクパターンに対応する一致信号ＳＣを除
去して、同期信号ＳＳを次段のサブコード復号回路２９
に出力する。ここで、コンパレータ１２２〜分周回路１
２６は、シンクパターン検出回路１２０を構成する。

【０１２８】なお、図２０は遅延時間ｄ＝２ＢＣＫにお
ける波形を示し、分周比ｎ＝７の場合を点線で、ｎ＝１
１１８（＝１１２０−ｄ）の場合を実線で示す。

【０１２９】このようにして、まず、アンブルパターン
検出回路によって疑似アンブルパターンを除去したアン
ブル同期信号ＡＳを生成し、次にこのアンブル同期信号
ＡＳに基づいてシンクパターン検出回路が疑似シンクパ
ターンを除去することにより、復号の成否を左右する同
期信号ＳＳを安定かつ確実なものとすることができる。

【０１３０】次に、サブコード（Ｗ１）復号回路２９に
ついて説明する。図３に示すトラックのデータ構成から
明らかなように、１トラック（１／２ＴＶフレーム）分
の再生信号を復調して得られるシリアル２値信号ＳＢＤ
は、４ブロック（＝１１２０ビット）のプリアンブル領
域と、５サブフレーム（＝１５０ブロック）のデータ領
域と、２ブロック（＝５６０ビット）のポストアンブル
領域とで構成される。ここで、データ領域の各ブロック
は、３５個の８ビットシンボルに相当する２８０ビット
のシリアル２値信号ＳＢＤとしてＱＤＰＳＫ復調回路２
６からそれぞれ出力される。

【０１３１】また、前述の同期検出回路２８により、シ
リアル２値信号ＳＢＤのうち、各ブロックの先頭シンボ
ル、つまりシンクシンボルＳの位置は、同期信号ＳＳに
よって既知であるので、これに続くアドレスサブコード
Ｗ１、ＩＤサブコードＷ２、パリティコードＰ、Ｄ0シ
ンボル、Ｄ1シンボル、・・・Ｄ30シンボルは、同期信
号ＳＳ以降、８ビットクロックＢＣＫ毎に、シリアル２
値信号ＳＢＤをシリアル／パラレル変換し、ラッチする
ことにより復号化が行なわれる。

【０１３２】復号されたサブコードＷ１，Ｗ２、Ｐのう
ち、アドレスサブコードＷ１は、サブフレームアドレス
を示す上位３ビット（２進数（０００）₂〜（１０
０）₂）と、ブロックアドレスを示す下位５ビット（０
００００）₂〜（１１１０１）₂からなり、逆ミラースケ
アド（Ｍ²）変換回路３０における逆Ｍ²変換の初期値と
して用いられる。

【０１３３】つまり、逆Ｍ²変換の成否は、この初期値
の信頼性に依存するので、この発明に係るサブコード
（Ｗ１）復号回路２９においては、復号されたアドレス
サブコードＷ１は、同様に復号されたＩＤサブコードＷ
２とパリティコードＰを用いて誤りの有無がチェックさ
れ、誤りが検出された場合には次のような訂正が施され
た後、初期値として次段の逆Ｍ²変換回路３０に供給さ
れる。

【０１３４】図２１は、アドレスサブコードＷ１の復
号、誤り検出および訂正手順を示すフローチャートであ
る。

【０１３５】まず、ＰＬＬ回路２７からのビットクロッ
クＢＣＫと同期信号検出回路２８からの同期信号ＳＳに
基づいて、シリアル２値信号ＳＢＤからサブコードＷ
１，Ｗ２、Ｐを復号し、ラッチする（ステップＳＴ１〜
ＳＴ３）。

【０１３６】次に、サブコードのパリティチェックを行
なう。即ち、８ビットのサブコードＷ１とＷ２の排他的
論理和の反転出力と、サブコードＰの排他的論理和が零
に等しいか否かをチェックする（ステップＳＴ４）。こ
の結果が零に等しい（ＹＥＳ）場合、サブコードＷ１に
誤りは無いと判断して、そのまま逆Ｍ²変換回路３０に
初期値として出力する（ステップＳＴ９）。

【０１３７】サブコードＷ１，Ｗ２、Ｐに何らかの誤り
が有る場合、即ちステップＳＴ４のチェック結果が「Ｎ
Ｏ」の場合、アンブルパターン検出後、最初のサブコー
ドＷ１か否かを、同期検出回路２８からの負論理のアン
ブルエリア信号バーＡＡに基づいて判定する。「ＹＥ
Ｓ」の場合、即ちそのトラックのデータ領域で最初のブ
ロックにおけるサブコードＷ１の場合、サブコードＷ１
の下位５ビットは零でなければならないので、サブコー
ドＷ１の下位５ビットを零に訂正して（ステップＳＴ１
１）、出力する（ステップＳＴ９）。

【０１３８】アンブルパターン検出後、最初のサブコー
ドＷ１ではない（ＮＯ）場合、サブコードＷ１の最下位
ビット（ＬＳＢ）が「１」か否かをチェックする（ステ
ップＳＴ６）。「ＮＯ」（ＬＳＢ＝０）の場合には、前
ブロックのサブコードＷ１（−１）をインクリメントし
て今回のサブコードＷ１とし（ステップＳＴ１０）、出
力する（ステップＳＴ９）。

【０１３９】「ＹＥＳ」（サブコードＷ１のＬＳＢ＝
１）の場合には、サブコードＷ２が零か否かをチェック
する（ステップＳＴ７）。サブコードＷ２はオプショナ
ルサブコードであり、この実施例においては零とされて
いるので、「ＮＯ」（Ｗ２≠０）の場合にはサブコード
Ｗ２に誤りが有ると判断し、サブコードＷ１をそのまま
出力する（ステップＳＴ９）。

【０１４０】「ＹＥＳ」（Ｗ２＝０）の場合、サブコー
ドＷ１に誤りが有ると判断し、サブコードＷ２とバーＰ
の排他的論理和をとってサブコードＷ１とし（ステップ
ＳＴ８）、出力する（ステップＳＴ９）。

【０１４１】従って、サブコード復号回路２９は、サブ
コードＷ１，Ｗ２、Ｐを復号してラッチすると共に、サ
ブコードＷ１の誤りを検出・訂正して次段の逆Ｍ²変換
回路３０に出力するうに構成される。

【０１４２】図２２はサブコード復号回路２９の一例を
示すブロック図である。

【０１４３】１３１は、シリアル２値信号ＳＢＤから８
ビットのサブコードＷ１，Ｗ２、Ｐに変換するシリアル
／パラレルコンバータである。

【０１４４】１３２は、ラッチパルス生成回路であり、
同期検出回路２８からの同期信号ＳＳとアンブルエリア
信号バーＡＡとを入力とし、シリアル／パラレルコンバ
ータ１３１の出力するサブコードＷ１，Ｗ２およびＰを
ラッチするためのラッチパルスと、データＤ0〜Ｄ30を
ラッチするためのデータラッチ信号と、最初のＷ１エリ
ア信号とを出力するように構成される。図２３に、ラッ
チパルス生成回路１３２の入出力信号の波形図を示す。

【０１４５】シリアル／パラレルコンバータ１３１から
出力されるアドレスサブコードＷ１はラッチパルス生成
回路１３２からのＷ１ラッチパルスにより８ビットのＤ
−ラッチ（以下、オクタルＤ−ラッチという）１３３に
ラッチされると共に、オクタルＤ−ラッチ１３３の出力
している前回のアドレスサブコードＷ１（−１）は同じ
くＷ１ラッチパルスによりオクタルＤ−ラッチ１３６に
ラッチされ、加算回路１３７によりサブコードＷ１（−
１）の下位５ビットに「１」が加算されてサブコードＷ
１（−１）＋１として出力される。また、ＩＤサブコー
ドＷ２はＷ２ラッチパルスによりオクタルＤ−ラッチ１
３４に、パリティサブコードＰはパリティ（Ｐ）ラッチ
パルスによりオクタルＤ−ラッチ１３５にそれぞれラッ
チされる。

【０１４６】以上の処理は、図２１に示したフローチャ
ート中のステップＳＴ１〜ＳＴ３に相当する。また、各
ラッチパルスのタイミングは図２３に示す通りである。

【０１４７】オクタルＤ−ラッチ１３３の出力するアド
レスサブコードＷ１とオクタルＤ−ラッチ１３４の出力
するＩＤサブコードＷ２は、排他的論理和（ＸＯＲ）回
路１３８でＸＯＲがとられ、インバータ１３９を介して
ＸＯＲ回路１４０に入力する。このＸＯＲ回路１４０に
はオクタルＤ−ラッチ１３５から出力されるサブコード
Ｐが入力として与えられるので、ＸＯＲ回路１４０は２
つの入力データのＸＯＲ結果、つまり、パリティチェッ
ク結果をマグニチュードコンパレータ１４５に出力す
る。マグニチュードコンパレータ１４５は入力Ａとして
与えられたパリティチェック結果と入力Ｂ（＝０）との
比較を行なう。

【０１４８】以上の処理は、図２１中のステップＳＴ４
に相当する。

【０１４９】パリティチェック結果が零に等しい場合、
つまり、サブコードＷ１，Ｗ２，Ｐに誤りがない場合、
マグニチュードコンパレータ１４５は一致信号Ａ＝Ｂを
ゲート信号としてアンド（ＡＮＤ）回路１５２に出力す
るので、オクタルＤ−ラッチ１３３の出力するサブコー
ドＷ１は、ＡＮＤ回路１５２とオア（ＯＲ）回路１５６
を介して、そのまま出力される。これは図２１におい
て、ステップＳＴ４でのパリティチェックが「ＹＥＳ」
の場合に相当する。

【０１５０】最初のＷ１エリア信号をゲート信号とする
ＡＮＤ回路１４４は、第１ブロックのときはサブコード
Ｗ１の下位５ビットを零にリセットしてサブコードＦＷ
１とし、第２ブロック以降のときはサブコードＷ１はそ
のままサブコードＦＷ１として、マグニチュードコンパ
レータ１４６に出力する。

【０１５１】マグニチュードコンパレータ１４６は、サ
ブコードＦＷ１（入力Ａ）の下位５ビットを入力Ｂ（＝
０）と比較し、下位５ビットが零に等しいとき一致信号
Ａ＝Ｂをゲート信号としてＡＮＤ回路１５３に出力す
る。ＡＮＤ回路１５３には、他のゲート信号としてマグ
ニチュードコンパレータ１４５の不一致信号Ａ≠Ｂと、
最初のＷ１エリア信号が供給されている。従って、パリ
ティチェック結果が零でなく（即ち、サブコードＷ１，
Ｗ２，Ｐに誤りが検出され、マグニチュードコンパレー
タ１４５は不一致信号Ａ≠Ｂ）、かつ、第１ブロックの
サブコードである（即ち、サブコードＦＷ１の下位５ビ
ットが零に等しくて、マグニチュードコンパレータ１４
６は一致信号Ａ＝Ｂ）場合、ＡＮＤ回路１５３は下位５
ビットが零にリセットされたサブコードＦＷ１を訂正後
のサブコードＷ１としてＯＲ回路１５６を介して出力す
る。ここで、サブコードＦＷ１は、ＡＮＤ回路１４４か
ら、マグニチュードコンパレータ１４６の一致出力Ａ＝
Ｂをゲート信号とするＡＮＤ回路１５１を介して、ＡＮ
Ｄ回路１５３に供給される。これは、図２１のフローチ
ャートにおけるステップＳＴ５、ＳＴ１１およびＳＴ９
の処理に相当する。

【０１５２】マグニチュードコンパレータ１４７は、オ
クタルＤ−ラッチ１３３から入力するサブコードＷ１
（入力Ａ）の最下位ビット（ＬＳＢ）を比較し、最下位
ビットが零に等しいとき、一致信号Ａ＝ＢをＡＮＤ回路
１５４にゲート信号として出力する。また、最下位ビッ
トが「１」に等しいとき、不一致信号Ａ≠ＢをＡＮＤ回
路１５５に出力する。

【０１５３】マグニチュードコンパレータ１４８は、オ
クタルＤ−ラッチ１３４から入力するサブコードＷ２
（入力Ａ）を比較し、サブコードＷ２が零に等しいと
き、一致信号Ａ＝ＢをＡＮＤ回路１５４と１５５にそれ
ぞれゲート信号として出力する。

【０１５４】ＡＮＤ回路１５４には、上記の２つ以外に
３つのゲート信号が与えられている。即ち、第１に、最
初のＷ１エリア信号がインバータ１５０を介して、第２
に、マグニチュードコンパレータ１４５の一致信号Ａ＝
Ｂがインバータ１４９を介して、第３に、マグニチュー
ドコンパレータ１４６の不一致信号Ａ≠Ｂが、ゲート信
号として与えられている。

【０１５５】従って、５つのゲート信号が全て論理
「１」の場合、つまり、「パリティチェック結果≠０」
で、「サブコードＷ１≠最初のＷ１」で、「サブコード
ＦＷ１の下位５ビット≠０」で、「サブコードＷ２＝
０」で、かつ、「サブコードＷ１のＬＳＢ＝０」である
場合、ＡＮＤ回路１５４は加算回路１３７の出力Ｗ１
（−１）＋１（直前のブロックにおけるサブコードＷ１
（−１）の下位５ビットに「１」を加算した値）をＯＲ
回路１５６を介して訂正後のサブコードＷ１として出力
する。これは図２１のフローチャートにおけるステップ
ＳＴ６、ＳＴ１０、ＳＴ９の処理に相当する。

【０１５６】ＡＮＤ回路１５５には、４つのゲート信号
が与えられている。即ち、第１に、マグニチュードコン
パレータ１４５の一致信号Ａ＝Ｂがインバータ１４９を
介して、第２に、最初のＷ１エリア信号がインバータ１
５０を介して、第３に、マグニチュードコンパレータ１
４７の不一致信号Ａ≠Ｂが、第４に、マグニチュードコ
ンパレータ１４８の一致信号Ａ＝Ｂが、ゲート信号とし
て与えられている。

【０１５７】従って、４つのゲート信号が全て論理
「１」の場合、つまり、「パリティチェック結果≠０」
で、「サブコードＷ１≠最初のＷ１」で、「サブコード
Ｗ１のＬＳＢ≠０」で、かつ、「サブコードＷ２＝０」
である場合、ＡＮＤ回路１５５はＸＯＲ回路１４３の出
力をＯＲ回路１５６を介して訂正後のサブコードＷ１と
して出力する。ここで、ＸＯＲ回路１４３には、オクタ
ルＤ−ラッチ１３４からサブコードＷ２が入力し、か
つ、オクタルＤ−ラッチ１３５からサブコードＰがイン
バータ１４２を介して入力しているので、ＸＯＲ回路１
４３の出力は、サブコードＷ２、Ｐに誤りが無いとした
場合に、サブコードＷ２とパリティコードＰとから算出
されるサブコードＷ１を意味する。これは、図２１のフ
ローチャートにおけるステップＳＴ７〜ＳＴ９の処理に
相当する。

【０１５８】上述のように、この発明におけるサブコー
ド（Ｗ１）復号回路２９においては、同期検出回路２８
から入力する安定確実な同期信号ＳＳに基づいて、シリ
アル２値信号ＳＢＤからサブコードＷ１，Ｗ２およびＰ
が復号されると共に、所定のアルゴリズムによるサブコ
ードＷ１の誤り検出および訂正がリアルタイムで行なわ
れて、次段の逆ミラースケアド（Ｍ²）変換回路３１に
初期値として出力されるので、高信頼の復号が可能とな
る。

【０１５９】次に、デ・インターリーブ回路３１につい
て説明する。

【０１６０】前述したように、記録系において、ＰＣＭ
シンボルおよびそのパリティシンボル（以下、データシ
ンボルという）は、「記録フォーマット」に従ってブロ
ック内およびブロック間のインターリーブが施された
後、磁気記録されるので、再生系においては再生信号か
ら復号されたこれらのシンボルのブロック間およびブロ
ッ内のインターリーブを戻す（デ・インターリーブ）処
理が必要となる。デ・インターリーブ回路３１は、逆Ｍ
²変換後のシリアル２値信号ＳＢＤからデータシンボル
を復号すると共に、ブロック間およびブロック内のデ・
インターリーブを行なう。

【０１６１】図２４は、この発明に係るＰＣＭ音声記録
再生装置におけるデ・インターリーブ回路３１の一例を
示すブロック図、図２５は同回路３１における入力信号
と各制御信号の関係を示すタイミング図である。

【０１６２】シリアル／パラレル（Ｓ／Ｐ）コンバータ
１６１は、逆Ｍ²変換回路３０から入力する逆Ｍ²変換後
のシリアル２値信号ＳＢＤをビットクロックＢＣＫに同
期して８ビットパラレルデータに変換し、オクタルＤ−
ラッチ１６２に出力する。図２５の上段に、入力するシ
リアル２値信号ＳＢＤをサブフレームＥ01，Ｏ00，Ｅ0
2，Ｏ01，・・・単位で示す。また、１サブフレーム分
のシリアル２値信号ＳＢＤのビット構成と、サブコード
（Ｗ１）復号回路２９から供給されるデータラッチパル
スとの関係を拡大して示す。

【０１６３】オクタルＤ−ラッチ１６２は、入力する８
ビットデータをデータラッチパルスによりラッチし、デ
ータシンボルＤ0〜Ｄ30として順次出力し、ＲＡＭ１８
１，１８２または補助ＲＡＭ１８５はこれを格納する。

【０１６４】ＲＡＭ１８１，１８２および補助ＲＡＭ１
８５の読み／書き（Ｒ／Ｗ）制御は、タイミング発生回
路４から供給される１５Ｈｚの書き込み制御（ＷＥ）パ
ルスと、補助ＲＡＭ用の読み出し制御（Ｒ）パルスおよ
びＷＥパルスによって行なわれる。これらの制御パルス
を図２５の下段に示す。１５ＨｚＷＥパルスはインバー
タ１６７を介してＲＡＭ１８２に与えられるので、ＲＡ
Ｍ１８１とＲＡＭ１８２は１ＴＶフレーム毎に交互に書
き込み状態と読み出し状態に制御される。また、補助Ｒ
ＡＭ１８５は図２５に示すように、期間ｔ01〜ｔ02，ｔ
11〜ｔ12，ｔ21〜ｔ22，・・・において書き込み状態と
され、期間ｔ09〜ｔ1，ｔ19〜ｔ2，ｔ29〜ｔ3において
読み出し状態とされ、ＲＡＭ１８１とＲＡＭ１８２に共
通の補助ＲＡＭとして動作する。

【０１６５】読み出し（Ｒ）アドレスカウンタ１６６
は、タイミング発生回路４から供給されるリードクロッ
クに基づいて読み出しアドレスを出力し、書き込み
（Ｗ）アドレス変換ＲＯＭ１６５は読み出しアドレスを
書き込みアドレスに変換して出力する。書き込みアドレ
スおよび読み出しアドレスは、アドレスセレクタ１７
１，１７２，１７５を介してＲＡＭ１８１，１８２と補
助ＲＡＭ１８５に与えられて、復号されたデータシンボ
ルＤ0〜Ｄ30が格納されるべきメモリアドレス、つま
り、ブロック間デ・インターリーブのためのメモリアド
レスを規定し、また、ブロック内デ・インターリーブの
ために行なうＲＡＭ１８１，１８２と補助ＲＡＭ１８５
に格納された各データシンボルの読み出しにおけるメモ
リアドレスを規定する。ここで、アドレスセレクタ１７
１，１７２，１７５は、１５ＨｚＷＥパルスまたはイン
バータ１６７を介しての反転ＷＥパルスにより書き込み
／読み出しアドレスの切り換えが行なわれる。

【０１６６】図２６は、上述した書き込みおよび読み出
しの制御を示すタイミング図である。期間ｔ0〜ｔ01に
入力したサブフレームＥ01に対応するシリアル２値信号
ＳＢＤは、９３０個（＝３０ブロック×３１データシン
ボル）のデータシンボルに復号され、書き込み状態のＲ
ＡＭ１８１のアドレス１に格納される。期間ｔ01〜ｔ02
には、サブフレームＯ00がアドレス１０の補助ＲＡＭ１
８５に書き込まれる。期間ｔ02〜ｔ1には、サブフレー
ムＥ02，Ｏ01，Ｅ03，Ｏ02，Ｅ04，Ｏ03，Ｅ10，Ｏ04が
順次、ＲＡＭ１８１の図示のアドレスに書き込まれる。

【０１６７】時刻ｔ1において、ＲＡＭ１８１は読み出
し状態とされ、ＲＡＭ１８２は書き込み状態とされる。

【０１６８】期間ｔ1〜ｔ2において、ＲＡＭ１８２のア
ドレス１には、サブフレームＥ11が、補助ＲＡＭ１８５
のアドレス１０にはサブフレームＯ10が、ＲＡＭ１８２
のアドレス２〜９にはサブフレームＯ11，Ｅ12，Ｏ12，
Ｅ13，Ｏ13，Ｅ14，Ｏ14，Ｅ20がそれぞれ格納される。

【０１６９】ＲＡＭ１８２への書き込みが行なわれるこ
の期間ｔ1〜ｔ2において、ＲＡＭ１８１と補助ＲＡＭ１
８５からはアドレス番号１〜１０の順序で各サブフレー
ムＥ01，Ｏ01，Ｅ02，Ｏ02，・・・，Ｅ04，Ｏ04，Ｅ1
0，Ｏ10が順次読み出され、論理和（ＯＲ）回路１９１
を介して、ブロック内デ・インターリーブのために順次
出力される。

【０１７０】上述のようなＲＡＭ１８１，１８２と共通
の補助ＲＡＭ１８５の書き込み／読み出し制御およびア
ドレス制御により、期間ｔ0〜ｔ2の２ＴＶフレーム期間
に復号された２０サブフレーム、つまり、ブロック間イ
ンターリーブの施されている２０サブフレームＥ01，Ｏ
00，Ｅ02，Ｏ01，・・・，Ｅ14，Ｏ13，Ｅ20，Ｏ14か
ら、期間ｔ1〜ｔ2においてブロック間デ・インターリー
ブの施された１ＴＶフレーム分、１０サブフレームＥ0
1，Ｏ01，Ｅ02，Ｏ02，・・・，Ｅ10，Ｏ10が順次出力
される。

【０１７１】同様に、期間ｔ1〜ｔ3の入力信号から期間
ｔ2〜ｔ3にブロック間デ・インターリーブされたサブフ
レームＥ11，Ｏ11，・・・，Ｅ20，Ｏ20が順次出力され
る。

【０１７２】従来、上述のような２ＴＶフレーム間に跨
がるサブフレーム単位のデ・インターリーブ（ブロック
間デ・インターリーブ）には、２ＴＶフレーム×２バン
クのＲＡＭ、即ち４０サブフレーム分の容量のＲＡＭを
用い、かつ、２ＴＶフレーム期間遅延して、ブロック間
のデ・インターリーブ処理を実行していた。

【０１７３】一方、この発明に係るデ・インターリーブ
回路３０においては、各９サブフレーム分のＲＡＭ１８
１，１８２とＲＡＭ１８１，１８２に共用される１サブ
フレーム分の補助ＲＡＭ１８５、計１９サブフレーム分
の容量のＲＡＭを用いて、サブフレーム単位でデータシ
ンボルを書き込み、読み出すだけで、ブロック間デ・イ
ンターリーブ処理が迅速に完了する。

【０１７４】即ち、この発明によれば、ブロック間デ・
インターリーブに要するメモリ容量は１９／４０と削減
でき、これに伴い処理時間は２ＴＶフレーム期間の遅延
から１ＴＶフレーム期間以内の遅延に高速化できる。

【０１７５】読み出し（Ｒ）アドレスカウンタ１６６か
ら供給される読み出しアドレスにより、ＲＡＭ１８１，
１８２と補助ＲＡＭ１８５から順次読み出され、出力さ
れる各データシンボルは、ＯＲ回路１９１を介してデー
タ分配器１９２に出力する。データ分配器１９２は、例
えば期間ｔ1〜ｔ2にＲＡＭ１８１と補助ＲＡＭ１８５か
ら出力されるデータシンボルをＲＡＭ２０１に、また期
間ｔ2〜ｔ3にＲＡＭ１８２と補助ＲＡＭ１８５から出力
されるデータシンボルをＲＡＭ２０２に供給する。

【０１７６】ブロック内デ・インターリーブ処理、即ち
一対の奇偶サブフレームから左（Ｌ）チャネルおよび右
（Ｒ）チャネルのサブフレームに戻す処理は、ＲＡＭ２
０１，２０２のアドレス制御によって行なわれる。

【０１７７】読み出し（Ｒ）アドレスカウンタの出力す
る読み出しアドレスは、書き込みアドレス変換ＲＯＭ１
９３によってブロック内デ・インターリーブのための書
き込みアドレスに変換され、アドレスセレクタ１９５，
１９６を介してＲＡＭ２０１，２０２の書き込みアドレ
スを制御する。このように制御されるブロック内デ・イ
ンターリーブの結果として、ＲＡＭ２０１に格納される
Ｌ／Ｒチャネルのサブフレームの様子を図２７に示す。

【０１７８】図２７は、図２６に示す期間ｔ1〜ｔ2にＲ
ＡＭ１８１と補助ＲＡＭ１８５から順次出力されるサブ
フレームＥ01，Ｏ01，・・・，Ｅ10，Ｏ10が、データ分
配器１９２を介してＲＡＭ２０１に入力し、アドレスセ
レクタ１９５を介して与えられる書き込みアドレスによ
ってブロック内デ・インターリーブが施されてＲＡＭ２
０１に格納される様子を示す説明図である。例えば、期
間ｔ1〜ｔ12においてＲＡＭ１８１から読み出されるそ
れぞれ９３０シンボルのサブフレームＥ01およびＯ01
は、同一期間ｔ1〜ｔ12においてブロック内デ・インタ
ーリーブ処理が行なわれると共に、ＲＡＭ２０１にそれ
ぞれ９３０シンボルのＬチャネルブロックＬ01およびＲ
チャネルブロックＲ01として格納される。ブロック内に
おける各シンボルの配置は、図７に示す通りである。

【０１７９】なお、図２４において、アドレスセレクタ
１９５，１９６に入力する読み出しアドレスは、読み出
し（Ｒ）アドレスカウンタ２０５から供給され、次段に
おける誤り検出・訂正処理のためにＲＡＭ２０１、また
はＲＡＭ２０２に格納されたＬ／Ｒチャネルのデータシ
ンボルをブロック単位で読み出すアドレス制御信号であ
る。但し、ＲＡＭ２０１，２０２および読み出し（Ｒ）
アドレスカウンタ２０５は、次段の誤り検出・訂正回路
３２の一部を構成する。

【０１８０】以上、この発明に係るＰＣＭ音声記録再生
装置の一実施例をＳ−ＶＨＳ方式の４８ｋ−モードにつ
いて説明したが、この発明はこれに限定されるものでは
なく、Ｓ−ＶＨＳ方式以外の、例えば８ミリビデオ方
式、また４８ｋ−モード以外の、例えば３２ｋ−モー
ド、更に、ＮＴＳＣ方式以外の、例えばＰＡＬ方式等の
ビデオテープレコーダ用ＰＣＭ音声記録再生装置や、単
体のＰＣＭ信号記録再生装置に適用できることは明らか
である。

【０１８１】

【発明の効果】上述のように、この発明に係るＰＣＭ音
声記録再生装置のサブコード復号回路によれば、同期検
出回路から供給される同期信号に基づいてシリアル２値
信号の中からサブコードＷ１，Ｗ２，Ｐを確実に復号
し、復号されたサブコードＷ１，Ｗ２，Ｐを用いて誤り
を検出し、所定のアルゴリズムにより誤りを訂正した
後、アドレスサブコードＷ１が出力されるので、このア
ドレスサブコードを初期値とするシリアル２値信号の逆
ミラースケアド変換の信頼性を高めることができる。

【図面の簡単な説明】

【図１】Ｓ−ＶＨＳのＰＣＭ音声記録フォーマットの仕
様を示す図である。

【図２】Ｓ−ＶＨＳのＰＣＭ音声記録フォーマットにお
けるトラックパターンを示す図である。

【図３】同フォーマットにおけるデータ構成を示す図で
ある。

【図４】この発明の一実施例を示すブロック図である。

【図５】図４における４相差分位相変調（ＱＤＰＳＫ）
回路を示すブロック図である。

【図６】図４における誤り訂正符号（ＥＣＣ）付加回路
を示すブロック図である。

【図７】同フォーマットにおける各ブロックのシンボル
配置図である。

【図８】ＥＣＣ付加とブロック内インターリーブのタイ
ミング図である。

【図９】ＥＣＣ計算のタイミング図である。

【図１０】図４におけるインターリーブ回路を示すブロ
ック図である。

【図１１】ＥＣＣ付加とインターリーブのタイミング図
である。

【図１２】ＥＣＣ付加とインターリーブのフォーマット
におけるサブフレーム構成図である。

【図１３】テレビフレーム毎のサブフレーム配列図であ
る。

【図１４】ブロック間インターリーブのタイミング図で
ある。

【図１５】ブロック間インターリーブの詳細タイミング
図である。

【図１６】図４におけるミラースケアド（Ｍ²）変換回
路を示すブロック図である。

【図１７】図４におけるミラースケアド（Ｍ²）変換回
路のタイミング図である。

【図１８】図４におけるＦＭ／ＰＣＭ検出回路３７の一
例を示すブロック図である。

【図１９】図４における同期検出回路２８の一例を示す
ブロック図である。

【図２０】図４における同期検出回路２８のタイミング
図である。

【図２１】図４に示すサブコード復号回路２９における
アドレスサブコードの誤り検出および訂正のフローチャ
ートである。

【図２２】図４におけるサブコード復号回路２９の一例
を示すブロック図である。

【図２３】図４におけるサブコード復号回路２９におけ
るラッチパルス生成回路１３２のタイミング図である。

【図２４】図４におけるデ・インターリーブ回路３１の
一例を示すブロック図である。

【図２５】図４におけるデ・インターリーブ回路３１の
タイミング図である。

【図２６】図４におけるデ・インターリーブ回路３１の
ブロック間デ・インターリーブのタイミング図である。

【図２７】図４におけるデ・インターリーブ回路３１の
ブロック内デ・インターリーブを示す説明図である。

【符号の説明】

７誤り訂正符号（ＥＣＣ）付加回路８インターリーブ回路９ミラースケアド（Ｍ²）変換回路１０プリ・ポストアンブル付加回路１１４相差分位相変調（ＱＤＰＳＫ）回路１３ＦＭ音声回路１４多重化回路６２シリアル／パラレル変換回路６３差分変換回路６４キャリア発振器６５，６６平衡変調回路６７合成回路Ｓ７１Ｌ，Ｓ７１Ｒ，Ｓ７２Ｌ，Ｓ７２Ｒ，Ｓ７３Ｌ，
Ｓ７３Ｒセレクタ７１Ｌ，７１Ｒ，７２Ｌ，７２ＲＲＡＭ７３Ｌ，７３Ｒデータ／αデータ変換ＲＯＭ７４ α係数ＲＯＭ７５Ｌ，７５Ｒ加算器７６Ｌ，７６Ｒ α係数／データ変換ＲＯＭ７７Ｌ，７７Ｒ排他的論理和（ＸＯＲ）回路Ｓ８１Ｏ，Ｓ８１Ｅ，Ｓ８２Ｏ，Ｓ８２Ｅ，Ｓ８３セ
レクタ８１，８１Ｏ，８１Ｅ，８２，８２Ｏ，８２Ｅ，８５，
８６ＲＡＭ８３ブロック間アドレス変換回路８４補助ＲＡＭ８７同期／サブコード付加回路Ａ９１，Ａ９２アンドゲートＣ９１〜Ｃ９４カウンタＤ９１〜Ｄ１００Ｄフリップフロップ９１，９２レジスタ９３ＯＲ回路９４データセレクタ９５Ｍ系列発生回路９６排他的論理和（ＸＯＲ）ゲート１１０アンブルパターン検出回路１１１シリアル／パラレルコンバータ１１２，１２２コンパレータ１１３，１２３ナンド（ＮＡＮＤ）ゲート１１４遅延回路１１５負論理出力の排他的論理和（ＮＸＯＲ）ゲート１１６，１２６，１２７ａ，１２７ｂ分周回路１１７，１２５ａ〜１２５ｄＤフリップフロップ１２０シンクパターン検出回路１２４ａ，１２４ｂアンド（ＡＮＤ）ゲート１２８ａ，１２８ｂインバータ１２９オア（ＯＲ）ゲート１３１シリアル／パラレルコンバータ１３２ラッチパルス生成回路１３３〜１３６オクタルＤ−ラッチ１３７加算器１３８，１４０，１４３排他的論理和（ＸＯＲ）回路１３９，１４２インバータ回路１４４，１５２〜１５５アンド（ＡＮＤ）回路１４５〜１４８マグニチュードコンパレータ１４９，１５０インバータ１５１アンド（ＡＮＤ）ゲート１５６オア（ＯＲ）回路１６１シリアル／パラレルコンバータ１６２オクタルＤ−ラッチ１６５，１９３書き込みアドレス変換ＲＯＭ１６６，２０５読み出しアドレスカウンタ１７１，１７２，１７５，１９５，１９６アドレスセ
レクタ１８１，１８２，２０１，２０２ＲＡＭ１８５補助ＲＡＭ１９１オア（ＯＲ）回路１９２データ分配器

Claims

(57)【特許請求の範囲】

【請求項１】音声信号をＰＣＭ方式で磁気記録し再生
するＰＣＭ音声記録再生装置において、再生信号から復調された、アドレスサブコードを含むサ
ブコード信号と音声のデータ信号を有するシリアル２値
信号を入力とし、上記音声のデータ信号の逆ミラースケ
アド変換で用いる疑似乱数系列を生成するための初期値
である上記アドレスサブコードを出力するサブコード復
号回路を有し、上記サブコード復号回路では、上記アドレスサブコード
を除く上記サブコード信号に基づいて上記アドレスサブ
コードの誤りを検出し訂正して出力することを特徴とす
るＰＣＭ音声記録再生装置。