JPS6330026A

JPS6330026A - Ｐｃｍデ−タ再生装置

Info

Publication number: JPS6330026A
Application number: JP17152186A
Authority: JP
Inventors: Kouji Shikaba; 耕治鹿庭; Shigeyuki Ito; 滋行伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-23
Filing date: 1986-07-23
Publication date: 1988-02-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はｐｃＭデータ再生装置に係り、特にバイ・フェ
ーズ・マーク変調音声信号の再生装置において、符号誤
りの低減をはかることのできるＰＣＭデータ再生装置に
関する。

〔従来の技術〕

最近、ヘリカルスキャン方式Ｖ’ｌ’Ｒでは、再生音声
の高品位化をはかる目的で、音声信号のＰＣＩＪ記録が
行なわれている。このような音声信号のＰＣＭ記録を行
なうＶＴＲ（音声ＰＣＭ記録Ｖ’ｒＲ）の−例としては
、テレビジョン学会技術報告、ＶＯＬ、９．Ｎ１１４．
１頁から６頁［８ミリビデ、ｔＰＣＭマルチトラゾクシ
ステム」に記載の８ミリビデオがある。

この８ミリビデオは、ステレオ信号などの２チャンネル
音声信号を、それぞれ、ビデオ信号における水平同期信
号周波数ｆヨの２倍の周波数（３１，５ＫＨｚ）でサン
プリングし、１＠直同期信号周期分（１／６０秒）ずつ
を１単位として時間軸圧縮し、た後、バイ・フェーズ・
マーク変調信号に変換して記録するものである。

パイ・７エーズ・マーク変調（以下、Ｂｉ−φＭａｒｋ
変調と記す。）とは、第３図（１）　、　（２）から明
らかなように、データビットの境界で常に反転し、デー
タが“１″の場合はデータビットの中間点で、さらに反
転する変調方式である。このＢｉ−φＭａｒｋ変調は、
最大反転間隔が、１ビツト周期と小さく、データ判別用
のクロックを容易に得られるという特長を有している。

ところで、上記のような音声ＰＣＭ記録ＶＴＲでは、ド
ロップアウト及びドロップインなどにより発生する符号
誤り（以下、単にエラーと記す。）に対処するために、
ディジタル音声信号は、エラー訂正可能な符号構成とさ
れる。

上記エラー訂正可能な符号構成としては、例えば特開昭
５８−１９９４０９号公報に記載されているように音声
データを（ｎシンボル×ｍブロック）のマドＩＪクス構
成としたものが知られている。第２図は、上記の（ｎシ
ンボルＸ１ｉｌブロツク）の具体的な構成例である。

第２図において、縦列はシンボルを横列はブロックを表
わしている。ＱｏからＱ、３．は、下記式（１）に従っ
て生成されるパリティを表わし、ＰｏからＰｌ、１は、
下記式（２）に従って生成されるパリティを表わし、て
いる。また、ＩＤ。からより５は識別信号を表わし、Ｒ
及びＬは音声データを表わしている。同、Ｒ及びＬの添
字である０から５２４は、記録時のサンプリング順序を
あられす。また、ＣＲＣコード（Ｃｙｃｌｉｃ　Ｒｅｄ
ｕｎｄａｎｃ７　Ｃｈｅｃｋコード）は、各ブロック単
位でのエラー検出用データを表わしている。

Ｑ（１）＝Ｗｏ　（ｔ＋＋２）■ＷＩ（ｉ＋２ａ）■Ｗ
２（１＋５６）■Ｗ３（ｉ＋４８）■Ｐ（１＋６８）■
Ｗ４（ｉ＋７２）■Ｗ５（１＋８４）■Ｗ６（ｓ＋９６
）■”７（ｌ−＋−＋　ｏａ）　　　　　−・・−（ｉ
）壓）＝Ｗ。（１）■ＷＩ（１＋１５）■Ｗ２（１＋５
゜）■Ｗ５（ｔ＋４４）■Ｗ４（ｉ＋７４）■Ｗ５（ｉ
＋８８）■Ｗ４（１＋＋０５）■Ｗ７（１＋Ｎ８）　　
”””（２）ここで、ｉ二〇≦ｉ≦１３１゜ ■：イクスクルーシプオア上記データ構成におけるエラー訂正は、ＣＲＣコードに
よって、ブロック単位（第２図に示す１０４ビツト隊位
）でエラー検出を行ない、エラーの検出されたブロック
のデータを、Ｐパリティ及びＱパリティを用いて訂正す
ることによって行なわれる。Ｌ　Ｐ及びＱパリティを用
いてのエラー訂正は、上記式（１）及び式（２）に示し
た各パリティ生成系列に２シンボル以上のエラーが存在
する場合は、エラー訂正できないが、Ｐパリティによる
訂正とＱパリティによる訂正とを交互に繰り返して行な
うことにより、ある程度連続したブロックにわたるエラ
ーも訂正可能としている。

〔発明が解決しようとする問題点〕しかしながら、上記従来技術は、エラー検出を複数のビ
ットから成るブロック単位、すなわち前記従来例で言え
ば１ブロック１０４ピット単位で行なうために、各ブロ
ックの１ピツトでもエラーになると、そのブロックを構
成するすべてのビットをエラーとみなすことになる。例
えば、第２図に示したｌ＠４５のブロックを構成する※
印データＲ６□８の中の１ビツトがエラーになると％ｌ
＠４５ブロックの全体、即ち、ブロックアドレス＋　Ｑ
４５　＋ＩＤ５．・・・Ｒ４６ｏのすべてのデータがエ
ラーとみなされてしまう。従って、上記従来技術では、
磁気テープのキズやゴミの付着による連続したバースト
エラーと、再生時の種々の雑音により発生する散発的な
ランダムエラーとが発生した場合には、エラー訂正可能
なデータ数が著しく低減してし１い、この結果、良好な
音声信号を再生することができないという問題点があっ
た。

本発明の目的は、散発的に発生する１ピツト長程度のエ
ラーに対して、新たにＰ−Ｑパリティ及びＣＲＣコード
等の冗長データを付加することなく該エラーの検出・訂
正を行ない、バーストエラーが発生した場合にもエラー
訂正不能データ数が低減され、良好な音声信号を再生す
ることができるＰＣＭデータ再生装置を提供することに
ある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、上記第３図で説
明したＢ１−φＭａｒｋ変調信号の変調法則に着目して
、ビット単位のエラー検出・訂正を行なうものである。

問題点を解決するだめの手段に言及する前に、ここで、
本発明の基本原理について説明する。

Ｂ１−φＭａｒｋ変調信号は、先に述べたように、各ビ
ットの境界で常に反転する信号であるため、例えば、ビ
ットの前半部または後半部で、誤って反転が生じると、
その誤った反転部に隣接するビットの境界は反転されて
いない状態となる。言い換えれば、第４図（１）に示す
ようにビットの境界（ｂとＣの境界）で反転されていな
いＢｉ−φＭａｒｋ変調信号は必ずビットエラーを生じ
ている。尚、第４図では、ａ及びす、ｃ及びｄでそれぞ
れ１ピツトを表わしており、ａ、ｃを前半部、ｂ、ｄを
後半部と呼んでいる。

従って、第４図（１）のエラー波形に対しては、反転し
ていないビット境界に隣接する後半部す、または前半部
Ｃを反転した波形である同図（２）または（３）のいず
れか一方は、正しい波形に訂正されているわけである。

以下、上記のように１／２ビット期間の誤りに起因する
ビットエラーをノ・−フと、・Ｉトエラーと記す。

また、第５図の（１）に示すように、連続した２カ所の
ビットの境界（ｂとＣの境界及びｄと８の境界）で反転
が行なわれていない場合には、ｂまたはＣ及び、ｄまた
はｅのそれぞれ一方に、誤った反転が生じていることに
々る。従って、第５図（１）の波形に対しては、同図（
２）から（５）に示す４つの波形の中の一つが正しい波
形ということになる。この場合、誤った反転として、ｂ
及びｄ、ｃ及びｅ。

そしてｂ及びｅのように相離れた部分の誤反転の発生確
率に比べＣ及びｄのように隣接した部分の誤反転の発生
確率が高い。このために、本発明では、Ｃ及びｄを反転
した第５図（５）の訂正波形を採用する。以下、上記の
ように１ピツト期間全体の誤りに起因するビットエラー
をフルビットエラーと記す。

次に、上記目的を達成するための手段について説明する
。

本発明では、再生されるＢ１−φＭａｒｋ’ＪＩＪＪ信
号におけるビット境界の無反転検出回路と、この無反転
検出回路の検出出力に従って、無反転ビット境界が連続
して生じた場合は、その無反転ビット境界にはさまれた
１ピツト部分を反転する１ピツト反転回路と、無反転ビ
ット境界が離散的に生じた場合は、その無反転ビット境
界に隣接したビットの前半部または１および後半部を反
転する１／２ビット反転回路とを設け、ビット単位のエ
ラー検出・訂正を行なうようにする。なお、上記の前半
部用１７２ビツト反転回路と後半部用１／２ビツト反転
回路の両方を設けた場合においては、２系統の、Ｂｉ−
φＭａｒｋ復調回路及びブロックエラー検出回路を設け
るようにし、ハーフビットエラーに対して、正しく訂正
が成された方のデータを有効データとして用いる構成と
する。

〔作用〕

ビット境界の無反転検出回路は、再生Ｂ１−φＭａｒｋ
変調信号において、離散的に生じるノ・−フビットエラ
ー、及びフルビットエラーを検出し、検出信号を出力す
る。前記検出信号に応じて、１ピツト反転回路は、フル
ビットエラーを訂正し、また、１／２ピット反転回路は
ノ・−フピノトエラーを１／２の確率で訂正する。

従って、１ブロツクのデータにおいてＮ個のハーフビッ
トエラーが生じる場合には、１つの１／２ピット反転回
路でＨ（１／２　）Ｎの確率で該ハーフビットエラーの
訂正を行なう。この故に、ハーフビットエラーの訂正を
、ビットの前半部訂正用と後半部訂正用の２系列を設け
て行うようにすれば、ハーフビットエラーの訂正確率は
（１／２）Ｎ−１に高められる。

以上のことから明らかなように、本発明によれば、上記
のビット単位のエラー検出・訂正により散発的に発生す
るランダムエラーを低減できるので、バーストエラーが
発生した場合にもエラー訂正不能データ数を減少でき、
良好な音声信号の再生が可能となる。

〔実施例〕

以下、本発明を図面を用いて説明する。

第１図は本発明のＰＣＭデータ再生装置の一実施例を示
すブロック図である。

第１図において、１は磁、気テープ、２は磁気ヘッド、
３は波形整形回路、４はクロック再生回路、５はブロッ
ク同期信号検出回路、６はビットエラー検出・訂正回路
、７はビット境界無反転検出回路、８は１ビツト反転回
路、９は１／２ピット反転回路、１０はＢｉ−φＭａｒ
ｋ復調回路、１１はＣＲＣＣブロックエラー検出回路、
１２はデコーダ、１３はディジタル・アナログ変換回路
（Ｄ／Ａコンバータ）、１４は出力端子である。尚、上
記ビットエラー検出・訂正回路６は、ピット境界無反転
検出回路７．１ビツト及び１／２ビット反転回路８及び
９により構成されている。以下、信号の流れに従い本実
施例の動作を説明する。

第１図において、磁気テープ１から磁気ヘッド２によっ
て再生されたＢ１−φＭａｒｋ変調信号は、波形整形回
路３へ供給される。波形整形回路３に入力された再生Ｂ
１−φＭａｒｋ変調信号は、波形等化によりテープ・ヘ
ッド系の帯域制限特性等による符号量干渉が抑圧される
とともに、ディジタル処理が可能な矩形波に波形整形さ
れる。そして、この波形整形されたＢ１−φＭａｒｋ変
調信号ＢＳは、クロック再生回路４、ピット境界無反転
検出回路７（以下、単に無反転検出回路７と記す。）及
びブロック同期信号検出回路５に供給される。

クロック再生回路４は、入力されたＢ１−φＭａｒｋ変
調信号ＢＳのエツジ成分より位相情報を検出し、ビット
同期したクロックＰＣＫを発生する。無反転検出回路７
は、入力されるＢ１−φＭａｒｋ変調信号ＢＳより、上
記クロックＰＣＫ及びブロック同期信号検出回路５よシ
供給されるブロック同期検出信号Ｓ１を用いて、ビット
境界の無反転を検出し、この無反転が連続する場合は検
出信号（制御信号）Ｆを１ビツト反転回路８へ供給し、
無反転が散発的だ検出される場合は、制御信号Ｈを１／
２ビット反転回路９へ供給する。尚、上記ブロック同期
信号検出回路５は、再生Ｂｉ−φＭａｒｋ変調信号ＢＳ
からブロック同期信号を検出し、ブロック同期検出信号
Ｓ１を発生する。この同期検出信号Ｓ１は、シリアルに
伝送されて来る再生信号から、各ブロックの境界及びビ
ットの境界を識別するだめの信号である。

１ビツト反転回路８は、上記制御信号Ｆに従い、再生Ｂ
１−φＭａｒｋ変調信号Ｑ５の１ビツト期間の状態を反
転する。伺上記Ｂ１−φＭａｒｋ変調信号Ｑ３は、上記
無反転検出回路７へ入力される再生Ｂｉ−φＭａｒｋ変
調信号ＢＳを予定時間遅延した信号である。

１／２ビット反転回路９ｔｉ、上記制御信号Ｈに従い、
上記１ビツト反転回路８の出力であるＢｉ−φＭａｒｋ
変調信号変調信号及７ビット境界に隣接する前のビット
の後半１／２ビット期間の状態を反転する。上記１ビツ
ト及び１／２ビット反転回路８及び９により、ビット単
位で訂正されたＢ１−φＭａｒｋ変調信号Ｑ８は、次段
のＢｉ−φＭａｒｋ復調回路１０へ供給されＮ　ＲＺ　
（Ｎｏｎ　Ｒｅｔｕｒｎ　Ｚｅｒｏ）信号に復調される
。

ここで、上記の無反転検出回路７と、１ビツト及び１／
２ビット反転回路８及び９より構成されるビットエラー
検出・訂正回路６について第６図及び第７図を用いてさ
らに詳細に説明する。

第６図は、上記ビットエラー検出・訂正回路６の一具体
例を回路図である。

第６図において、１５は第１図に示したブロック同期信
号検出回路５より供給されるブロック同期検出信号Ｓ１
の入力端子、１６は波形整形回路３より供給される再生
Ｂｉ−φＭａｒｋ変調信号ＢＳの入力端子、１７はクロ
ック再生回路４より供給されるクロックＰＣＫの入力端
子である。また、２１から２９はＤタイプフリップ・フ
ロップ回路（以下、ＤＦＦと記す。）、３０から３４は
イクスクルーシプ・ノア回路（以下、　ＥＸ−ＮＯＲと
記す。）、３５から３８はアンド回路（以下、ＡＮＤと
記す）、３９及び４０はオア回路（以下、ＯＲと記す。

）、４１．４２　及□ａ　３はイクスクルーシプ・オア
回路（以下、ＥＸ−ＯＲと記す。）であり、４４はイン
バータ回路である。また４５はビットエラー検出・訂正
回路６から出力されるＢ１−φＭａｒｋ　ｖ調信号（ビ
ットエラー訂正信号Ｑ８の出力端子である。このうち、
ＥＸ−ＯＲ４１とＤＦ’Ｆ２７とで１ピット反転回路８
を構成しており、ＥＸ−ＯＲ４５とＤＦ’Ｆ２８とで１
／２ビット反転回路９を構成している。したがって、残
りの部分がビット境界の無反転検出回路７を構成する。

また、第７図は、第６図の動作を説明する為の波形図（
タイミングチャート）であり、再生Ｂｉ−φＭａｒｋ変
調信号ＢＳが第７図（１）に示すようなデータ列の場合
に、第６図の各部に発生する信号波形を示している。

すなわち、同図の（２）は入力端子１７より供給される
再生クロックＰＣＫ、（３）は入力端子１６よ）供給さ
れる再生Ｂｉ−φＭａｒｋ変調信号ＢＳを上記再生クロ
ックＰＣＫでラッチしたＤＦＦ’２１の出力信号Ｑ＋　
、　（４）から（８）は上記ラッチした出力信号Ｑ、を
ＤＦ’Ｆ２２からＤＦＦ２６でそれぞれ１７２ビット周
期ずつ遅延した信号Ｑ２　＋　Ｑ５　ｒ・・・Ｑ６であ
る。また、（９）はＤＦＦ２９で再生クロックＰＣＫを
２分周したクロックＨＣＫ、ＱＯｆｄ１ビット反転回路
８に供給される１ピット反転用制御信号Ｆ、（２）は前
記制御信号Ｆにより１ピット期間の反転を行なった後の
１ピット反転回路８の出力であるＢ１−φＭａｒｋ変調
信号Ｑ７である。また、＠は１／２ビット反転回路９に
供給される１／２ビット反転用制御信号Ｈであり、α］
は前記制御信号Ｈによシ１／２ビット期間の反転を行な
ったビットエラー検出・訂正回路乙の最終的な出力であ
るＢ１−φＭａｒｋ変調信号Ｑ８である。

第６図において、再生Ｂｉ−φＭａｒｋ変調信号ＢＳを
再生クロックＰＣＫでラッチしたＤＦＦ２１の出力信号
Ｑ、は、次段のシフトレジスタ構成のＤＦ’Ｆ’２２か
らＤＦＦ２６によｆ）１／２ビット周期ずつ遅延され、
Ｑ２．　Ｑ、・・・Ｑ６となる。上記遅延Ｂｉ−φＭａ
ｒｋ変調信号ｑ、、ｑ２１・・・Ｑ６はそれぞれ、隣り
合う１／２ビット周期遅延信号と対をなしてＥＸ−ＮＯ
Ｒ３０からＥＸ−ＮＯＲ３４へ供給される。ただし、Ｑ
６はＱ５と対をなしてＥＸ−ＮＯＲ３４へ供給されるの
みである。

従ッテ、ＥＸ−ＮＯＲ５０からＥＸ−ＮＯＲ３４ノ出力
信号は、再生Ｂｉ−φＭａｒｋ変調信号の１／２ビット
周期ごとの無反転を検出することになる。この無反転検
出のうち、ここで着目しているのはビットの境界におけ
る無反転だけであり、データが“０″の場合のビットの
中央における無反転検出を削除するため、第６図に示す
ように、２分周クロックＨＣＫまたはその反転クロック
ＨＣＫとアンドをとっている。

ここでＡＮＤ３５にＥＸ−ＮＯＲ３０とＥＸ−ＮＯＲ５
２の出力を入力し、またＡＮＤ３６にＥＸ−ＮＯＲ３１
とＢＸ−ＮＯＲ３３の出力を入力しているのは、ビット
境界の無反転が連続する場合を検出するためである。こ
れにより上記ＡＮＤ！＋５とＡＮＤ３６の出力が入力さ
れている０Ｒ３９は、ビット境界の無反転が連続した場
合に、その連続した無反転境界にはさまれた１ピット期
間の状態を反転するための制御信号Ｆを発生する。従っ
て第７図（３）に示すＢ１−φＭａｒｋ変調信号Ｑ１で
は、破線の円の部分で境界反転していないため、０Ｒ３
９の出力信号である上記１ピット反転制御信号Ｆは第７
図００のように発生される。

この制御信号ＰとＤＦ’Ｆ２３の遅延Ｂｉ−φＭａｒｋ
変調信号Ｑ、の供給されるＥＸ−ＯＲ４１は制御信号Ｆ
が慎ハイレベル１の期間だけ、上記遅延Ｂｉ−φＭａｒ
ｋ変調信号Ｑ、を反転しＤＦＦ２７へ供給する。Ｄ　Ｆ
　Ｆ　２７はクロックＰＣＫの反転クロックＰＣＫを用
いて上記ＥＸ−ＯＲ４１の出力をラッチし、第７図αわ
に示すＢ１−φＭａｒｋ　＊調信号（１ピット反転信号
）Ｑ７を出力する。第７図αυの内部は１ピット反転訂
正された部分である。

一方、ＥＸ−ＮＯＲ３１の出力と２分周クロックＨＣＫ
が入力されるＡＮＤ３８の出力はすべてのビット境界無
反転検出信号であり、この検出信号はＥＸ−ＯＲ４２に
供給され、ここで、０Ｒ−４０から供給される連続無反
転検出信号とイクスクルーシプ・オアがとられる。この
結果、ＥＸ−ＯＲ４２は散発的に発生する無反転境界の
検出信号、すなわち１／２ビット反転制御信号Ｈを発生
し、これをＥＸ−ＯＲ４３へ供給する。第７図（６）に
示した制御信号Ｈと上記１ビツト反転信号Ｑ、とが供給
されるＥＸ−ＯＲ４３は、上記制御信号Ｈが゛ハイレベ
ル“の期間だけ信号Ｑ７を反転し、ＤＦＦ２８へ供給す
る。ＤＦＦ２８は反転クロックＰＣＫを用いて上記ＥＸ
−ＯＲ４３の出力をラッチし、第７図ａ３に示すピット
エラー訂正信号Ｑ８を出力端子４５を介して第１図に示
すＢｉ−φＭａｒｋ復調回路１０へ供給する。

第１図の８１−φＭａｒｋ復調回路１０では、前述した
ように、ビットエラー訂正信号Ｑ８をＮＲＺ信号に復調
する。この復調された信号、すなわち再生ディジタル信
号ＤＥは、ＣＲＣＣブロックエラー検出回路１１及びデ
コーダ１２へ供給される。ＣＲＣＣブロックエラー検出
回路１１は、ＣＲＣコードによりブロック単位でエラー
検出を行ない、エラーが検出されるとブロックエラー検
出信号Ｅをデコーダ１２へ供給する。デコーダ１２はま
ずシリアルに伝送されてくる再生ディジタル信号ＤＥを
ブロック同期検出信号Ｓ１を用いて１シンボル（本実施
例では８ビツト）ずつのパラレル信号に変換する。そし
て、上記ブロックエラー検出信号Ｅと冗長データのＰパ
リティ及びＱパリティを用いてエラー訂正を行なった後
、再生ディジタルデータヲＤ／Ａコンバータ１３へ供給
スる。Ｄ／Ａコ／バータ１３に入力された再生ディジタ
ルデータはアナログ信号に変換され、出力端子１４を介
して出力される。

以上説明したように、本実施例によれば、再生Ｂｉ−φ
Ｍａｒｋ変調信号の、１ビツト期間の状態反転に起因す
るビットエラーを訂正でき、また１／２ピット期間の状
態反転に起因するピットエラーを１／２の確率で訂正で
きる。このため、１ブロック当り１ビツト工ラー程度の
ランダムエラーによるブロックエラーの数を約１／２に
低減可能である。

この結果、ドロップアウト等によるバーストエラーが発
生した場合にも、パリティ等によるエラー訂正不能デー
タの数が大幅例低減され、良好な再生音声信号を得るこ
とができる。

尚、上記実施例においては、１／２ビット反転訂正はビ
ット境界無反転部に隣接した前ビットの後半１／２ピッ
ト期間の反転（第４図における（２）の反転方式）とし
ているが、この１／２ビット反転訂正をビット境界無反
転部に隣接した後ビットの前半１／２ピット期間の反転
（第４図における（３）の反転方式）としても同様の効
果があることは容易に理解できるであろう。

第８図は本発明のＰＣＭデータ再生装置のもう一つの実
施例を示すブロック図である。第８図に示す実施例が先
に説明した第１図に示す実施例（第１の実施例）と最も
異なるのは、第１図の単一の１／２ビット反転回路９に
対して、前半１／２ビット反転回路９ａと後半１／２ビ
ット反転回路９ｂとの２系統の１／２ビット反転回路を
設けた点である。

第８図において、ブロック同期検出信号Ｓ１、再生Ｂ１
−φＭａｒｋ変調信号ＢＳ及び再生クロックＰＣＫの入
力されている無反転検出回路７′は、ビット境界の無反
転が連続する場合には、その連続する無反転境界にはさ
まれた１ビツト期間を反転するための制御信号Ｆを発生
する。また、無反転検出回路７′は、ビット境界の無反
転が散発的に発生する場合には、その散発的無反転境界
に隣接する前半１／２ビット期間を反転するだめの制御
信号Ｈａ　と後半１／２ビット期間を反転するための制
御信号Ｈｂ　とを発生する。

１ビツト反転回路８は、上記１ビツト反転制御信号Ｆに
従い、連続した無反転境界にはさまれた１ビツト期間の
状態を反転する。また、前半１／２ビット反転回路９ａ
及び後半１／２ビット反転回路９ｂは、上記前半ビット
反転制御信号Ｈａ及び後半ビニＩト反転制御信号Ｈｂに
従い、散発的に発生する無反転境界に隣接する前半１／
２ピット期間及び後半１／２ビット期間の状態を反転す
る。

ここで、上記無反転検出回路７′と１ビット反転回路８
、前半１／２ビット反転回路９ａ及び後半１Ａビット反
転回路９ｂより構成されると７トエラー検出・訂正回路
６′について第９図及び第１０図を用いて説明する。

第９図は上記ピットエラー検出・訂正回路６′の−具体
例を示す回路図であり、第１０図は第９図の動作を説明
する為の波形図（タイミングチャート）である。

第９図において、１ｉｉＸ−ＯＲ４１とＤＦＦ２７ｉ１
ビット反転回路８を構成し、ＥＸ−ＯＲ４３とＤＦ’Ｆ
２８は後半１／２ビット反転回路９ｂを構成している。

またＥＸ−ＯＲ４８とＤＦＦ４７は前半１／２ビ、ト反
転回路９ａを構成し、ている。したがって、上記以外の
部分は無反転検出回路７′を構成する。尚、ＥＸ−ＯＲ
４８とＤＦＦ　４７より構成される前半１／２ビット反
転回路９ａ及びＤＦＦ４６を除く構成は、先の第６図の
構成と同じであり、同様の動作をなすものである。以下
、第１０図を用いて第９図の動作を説明する。

第９図において、入力端子１６よシ入力された再生Ｂｉ
−φＭａｒｋ変調信号ＢＳは、ＤＦＦ２１により、再生
クロックＰＣＫ（第１０図の（２）参照）でラッチされ
、第１０図（３）に示す遅延Ｂ１−φＭａｒｋ変調信号
Ｑ１となる。この信号Ｑ１は、その後、次段のＤＦＦ２
２からＤＦＦ’２６により構成されるシフトレジスタに
よって１／２ビツトずつ遅延される。上記遅延されたＢ
１−φＭａｒｋ変調信号Ｑ、’　ｒ　Ｑ２　＊・・・Ｑ
６からは、Ｅｘ−ＮＯＲ３０から３４　、Ｅｘ−ＯＲ４
２，ＡＮＤ３５から３８及び０Ｒ３９，４０の回路構成
によって、先の第６図で説明した場合と同様に、第１０
図（５）に示す１ビット反転制御信号Ｆ及び第１０図（
７）に示す後半１／２ビット反転制御信号Ｈｂが生成さ
れる。

上記１ビット反転制御信号Ｆは、１ビット反転回路８へ
供給される。１ビット反転回路８では、制御信号？に従
い、第１０図（４）九示す遅延Ｂｉ−φＭａｒｋ変調信
号Ｑ５の連続無反転境界にはさまれた１ビット期間の状
態を反転する。第１０図（６）は期間１ビツトの反転が
行なわれたＢｉ−φＭａｒｋ変調信号Ｑ７である。この
Ｂ１−φＭａｒｋ変調信号Ｑ７は、後半１／２ビット反
転回路９ｂ及び前半１／２ビット反転回路９ａを構成す
るＥｘ−ＯＲ４３及びＥｘ−ＯＲ４８へ供給される。な
お、Ｅｘ−ＯＲ４３には、上記後半１／２ビット反転制
御信号Ｈｂが供給されており、また、Ｅｘ−０’Ｒ４８
には、後半１７２ビット反転制御信号ＨｂをＤＦ’Ｆ４
６で１／２ビツト周期遅延した第１０図（８）に示す前
半１／２ビット反転制御信号Ｈａが入力されている。従
って、上記後半１／２ビット反転回路９ｂＶｉ、後半１
／２ビット反転制御信号Ｈｂに従って、Ｂｉ−φＭａｒ
ｋ変調信号Ｑ７の状態を反転し、第１０図（９）に示す
Ｂｉ−φＭａｒｋ変調信号（後半１／２ビット反転信号
）Ｑ８を出力する。また上記前半１／２ビット反転回路
９ａは、前半１／２ピント反転制御信号Ｈａに従って、
Ｂｉ−φＭａｒｋ変調信号Ｑ７の状態を反転し、第１０
図αＱに示すＢｉ−φＭａｒｋ変調信朕前半１／２ビッ
ト反転信号）Ｑ９を出力する。

上記のように１ビット反転訂正と、後半１／２ビット反
転訂正または前半１／２ビット反転訂正の行なわれた２
つの再生Ｂ１−φＭａｒｋ変調信号Ｑ８及びＱ。

は、それぞれ、第８図の８１−φＭａｒｋ復調回路１０
ｂ及び１０ａに供給され復調される。復調された再生デ
ィジタル信号ＤＥｉｂ及びＤｇａは、それぞれ、ＣＲＣ
Ｃブロックエラー検出回路１１ｂ及び１１ａと、スイッ
チ１８のＢ側及びＡ側入力端子に供給される。ＣＲＣＣ
ブロックエラー検出回路１１ａ、１１４）ではＣＲＣコ
ードによりブロック単位でエラー検出を行ない、エラー
が検出されるとブロックエラー検出信号Ｅａ及びｇｂを
アンド回路１９へ供給する。

アンド回路１９は供給されるブロックエラー検出信号Ｐ
ａ及びＥｂが共にエラー状態である時にのみ、ブロック
エラー検出信号Ｅをデコーダ１２へ供給する。

上記の２つの再生ディジタル信号Ｄｇａ及びＤｇｂの供
給されているスイッチ１Ｂは、一方のブロックエラー検
出信号Ｅｂにより切り換えられ、該エラー検出信号Ｅｂ
がエラー情報を表わす場合にＡ側に閉じられ、エラー検
出信号Ｅｂがエラー情報を表わさない場合にはＢ　ｊｌ
ｕＱに閉じられる。従って、スイッチ１８の出力信号Ｄ
Ｂは、２つの再生ディジタル信号ＤＥａ及びＤＥｂのう
ち少なくともどちらか一方が正解の場合（エラーがない
場合）は、その正解再生ディジタル信号となる。尚、上
記Ｂｉ−φＭａｒｋ復調回路１０ａ及び１０ｂは、ＣＲ
ＣＣブロックエラー検出が終了するまでの時間、スイッ
チ１８へ再生ディジタル信号の伝送を持たねばならない
ため、１ブロック伝送分の遅延回路を有している。

デコーダ１２は、第１図に関して説明したように、まず
スイッチ１８からシリアルに伝送されてくる再生ディジ
タル信号ＤＥをパラレル信号に変換する。そして、上記
ＡＮＤ回路１９の出力であるブロックエラー検出信号Ｅ
と冗長データのＰ　ハリティ及びＱパリティを用いてエ
ラー訂正を行なった後、再生ディジタルデータをＤ／Ａ
コンバータ１３へ出力する。Ｄ／Ａコンバータ１３へ入
力すれた再生ディジタルデータは、ここでアナロフグ信
号に変換された後、出力端子１４を介して、アナログ再
生信号として出力される。

以上説明したように、本実施例によれば、再生Ｂｉ−φ
Ｍａｒｋ変調信号の、１ビット期間の状態反転に起因す
るビットエラーを訂正でき、また、１／２ビット期間の
状態反転九起因するビットエラーに関しては、前半１７
２ビット反転訂正及び後半１／２ビット反転訂正の両方
の訂正を可能として、高い確率でエラー訂正できるよう
にしている。このために、散発的に発生するランダムエ
ラーに起因するブロックエラーをほぼなくすることがで
きる。

この結果、ドロップアウト等によるバーストエラーが発
生した場合にも、パリティ等によるエラー訂正不能デー
タの数が上記第１の実施例よりも大幅に低減されるので
、より一層良好な再生音声を得ることができる。

〔発明の効果〕

本発明によれば、バイ・フェーズ・マーク変調音声信号
の再生装置において、信号フォーマットや冗長度を何ら
変化することなく、バイ・フェーズ・マーク変調法則に
反するようなどットエラーを検出・訂正できる。この結
果、本発明によれば、ランダムエラー６発生確率が低減
され、ドロップアウト等により生じるバーストエラーが
発生した場合にも、パリティ等によるエラー訂正が不能
となるデータ数が大幅に低減されるので、再生状態の悪
い場合にも良好な再生音声信号を得ることができる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のエラー訂正処理を行なうための（ｎシンボル×ｍ
ブロック）の符号構成の一例を示す図、第３図はＢｉ−
φＭａｒｋ変調信号を説明するだめの波形図、第４図及
び第５図はＢｉ−φＭａｒｋ変調信号にビットエラーが
生じた場合の訂正列を示す波形図、第６図及び第７図は
第１図に示したとｌトエラー検出・訂正回路の一具体例
を示す回路図及びその動作説明用のタイミングチャート
、第８図は本発明の他の実施例を示すブロック図、第９
図及び第１０図は第８図に示したビットエラー検出・訂
正回路の一具体例を示す回路図及びその動作説明用のタ
イミングチャートである。６．６・・・ビットエラー検出・訂正回路７．７′・・
・ビット境界無反転検出回路８・・・１ビット反転回路９．９ａ、９ｂ・・・１／２ビット反転回路１０　、１
０ａ　、　１０ｂ・・・バイ・フェーズ・マーク復調回
路１１．１１ａ、１１ｂ・　ＣＲＣＣブロックエラー検出
回路１８・・・スイッチ１９・・・アンド回路２１〜２９，４６．４７・・・Ｄタイプフリップフロラ
プ回路３０〜３４・・・イクスクルーシブ・ノア回路３５〜３
日・・・アンド回路３９．４０・・・オア回路４１〜４３．４８・・・イクスクルーシプ・オア回路。

Claims

【特許請求の範囲】１、被変調ディジタルデータ信号が各ビットの境界でレ
ベルを反転し、データが“１”の場合は、さらに１ビッ
ト期間の中央においてもレベルを反転するバイ・フェー
ズ・マーク変調信号を再生するＰＣＭデータ再生装置に
おいて、無反転ビット境界が連続して発生している場合および無
反転ビット境界が離散的に発生している場合にこれらに
応じた２種以上の検出信号を出力するビット境界の無反
転検出手段と、前記無反転検出手段の第１の検出信号に従って、無反転
ビット境界が連続して発生している場合に、該連続する
無反転ビット境界にはさまれた１ビット期間のレベルを
反転する１ビット反転手段と、前記無反転検出手段の第２の検出信号に従って、無反転
ビット境界が離散的に発生している場合に、該無反転ビ
ット境界に隣接する先行ビットの１／２後半期間および
後行ビットの１／２前半期間のいずれか一方のレベルを
反転する１／２ビット反転手段とを具備したことを特徴
とするＰＣＭデータ再生装置。２、前記１／２ビット反転手段が無反転ビット境界に隣
接する先行ビットの１／２後半期間のレベルを反転する
後半１／２ビット反転手段である場合において、前記無
反転検出手段の第３の検出信号に従って、無反転ビット
境界に隣接する後行ビットの１／２前半期間のレベルを
反転する前半１／２ビット反転手段と、前記二つの１／
２ビット反転手段の出力信号のいずれか一方のエラーを
検出するエラー検出手段と、前記エラー検出手段の検出
出力に従って、前記二つの１／２ビット反転手段の出力
信号のうち、エラーの少ない方を選択・出力するスイッ
チ手段とを設けたことを特徴とする前記特許請求の範囲
第１項記載のＰＣＭデータ再生装置。