JPH04301201A - Ｐｃｍ音声記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル音声記録
装置、特にスーパーＶＨＳ（Ｓ−ＶＨＳ）方式ビデオテ
ープレコーダ（ＶＴＲ）等に適用して、音声信号をパル
ス符号変調（ＰＣＭ）方式で記録するＰＣＭ音声記録装
置に関する。

【０００２】

【従来の技術】従来のＶＴＲにおいて、当初、固定ヘッ
ド方式で始まった音声信号の記録再生は、長時間録画モ
ードによるテープ速度の低速化とテレビ放送の音声多重
化に対応するため、ヘリカルスキャンによるＦＭ方式の
録音再生、いわゆるハイファイ（ＨｉＦｉ）音声方式へ
と移行してきた。例えば、ＶＨＳ−ＨｉＦｉ方式におい
ては、１．３ＭＨｚと１．７ＭＨｚの各キャリアをステ
レオ音声信号によってＦＭ変調し、この音声ＦＭ信号を
±３０度アジマスの回転ヘッドにより深層記録する方法
が採用された。

【０００３】

【発明が解決しようとする課題】上述した従来のＶＴＲ
のＨｉＦｉ音声方式において、再生ＦＭ信号は、ヘッド
切換信号により２つのヘッドの再生信号を継ぎ合わせた
ものであるため、完全に連続とはならない。このため、
再生音声信号がヘッド切換信号に対応して３０Ｈｚ毎に
歪んでしまうという問題点があった。

【０００４】更に、Ｂモード（ＰＣＭ）衛星放送等のデ
ィジタル音声ソースの充実に伴い、コンパクトディスク
（ＣＤ）およびディジタルオーディオテープレコーダ（
ＤＡＴ）方式と同等の音質が得られるＶＴＲの音声信号
記録再生装置が切望されていた。

【０００５】そこで、この発明は、上述の課題を解決す
るために、ＰＣＭ音声信号と従来のＦＭ音声信号とを多
重化して磁気記録し、新たな記録ヘッドを加えることな
く従来装置との上位互換が確保できるＰＣＭ音声記録装
置の提供を目的とするものである。

【０００６】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、音声信号をＰＣＭ方式で磁気
記録するＰＣＭ音声記録装置において、入力ディジタル
信号中のサブコードに基づいて、入力ディジタル信号の
ミラースケアド変換を行なうミラースケアド変換回路と
、このミラースケアド変換回路からプリアンブル及びポ
ストアンブル付加回路を介して入力するディジタル信号
の差分位相変調を行なう４相差分位相変調回路と、この
４相差分位相変調回路の出力するＰＣＭ音声信号及びＦ
Ｍ音声信号を交流バイアス信号に多重化して磁気記録信
号として出力する多重化回路とを備えたことを特徴とす
るものである。

【０００７】

【作用】この発明に係るＰＣＭ音声記録装置の一実施例
を示す図４において、ディジタル音声信号は、誤り訂正
符号回路６によるパリティ符号の付加と、インターリー
ブ回路８によるインターリーブ処理および同期コード、
サブコードの付加とを施された後、ミラースケアド（Ｍ
２）変換回路９に供給される。

【０００８】ミラースケアド変換回路９は、入力ディジ
タル信号のうちアドレスサブコードを初期値としてＭ系
列信号を生成して、入力ディジタル信号のミラースケア
ド変換を行い、プリアンブルおよびポストアンブル付加
回路１０を介して４相差分位相変調（ＱＤＰＳＫ）回路
１１にディジタル信号を供給する。

【０００９】４相差分位相変調回路１１は、入力するデ
ィジタル信号の４相差分位相変調を行い、バンドパスフ
ィルタ１２を介して多重化回路１４にＰＣＭ音声信号を
供給する。

【００１０】一方、ＦＭ音声回路１３は、アナログ音声
信号をＦＭ変調し、多重化回路１４にＦＭ音声信号を供
給する。

【００１１】多重化回路１４は、入力するＰＣＭ音声信
号とＦＭ音声信号とを１１ＭＨｚの交流バイアス信号に
重畳して、ＰＣＭおよびＦＭ音声信号を出力する。この
ＰＣＭおよびＦＭ音声信号は、記録（ＲＥＣ）アンプ１
５と回転ヘッド１６を介して磁気テープに記録される。

【００１２】これで、新たな記録ヘッドを追加すること
なく、従来装置とのＦＭ音声記録の互換性を確保すると
共に、高品質のＰＣＭ音声記録が可能となる。

【００１３】

【実施例】続いて、この発明に係るＰＣＭ音声記録装置
の一実施例につき、図面を参照して詳細に説明する。

【００１４】前述の要望に応えるため、Ｓ−ＶＨＳ　　
ＶＴＲ用ＰＣＭ音声記録に関するフォーマット（以下、
「記録フォーマット」という）が公表されている（「日
本ビクター、ディジタル・オーディオ信号も記録できる
ＶＴＲを試作」、日経エレクトロニクス、１９９０年１
月２２日号、Ｎｏ．４９１、Ｐ．９３）。

【００１５】記録フォーマットとは、音声信号再生時に
おける互換性を確保するための規格であり、図１にＮＴ
ＳＣ方式における仕様を示す。図中、４８ｋＨｚ−２チ
ャネル−モード（以下、「４８ｋ−モード」という）は
Ｂモードの衛星放送（以下、「ＢＳ」という）やＤＡＴ
の標準モードに対応するものであり、３２ｋＨｚ−４チ
ャネル−モードは欧州のＭＡＣ方式衛星放送や日本の衛
星放送Ａモード、ＤＡＴのオプション３モードに対応す
るものである。また、各モードについて、ＮＴＳＣ方式
以外の方式に対する仕様も示されているが省略する。

【００１６】図２は、図１におけるトラックパターンを
ＮＴＳＣ方式の場合について示す図である。図２（Ａ）
にはアナログ音声信号とサンプリングによって得られる
ディジタル音声信号との関係が１ＴＶフレームについて
示されている。また、図２（Ｂ）には、ビデオトラック
に深層記録されるディジタル音声信号のトラックパター
ンが示されている。

【００１７】図３は、同じくＮＴＳＣ方式の各ビデオト
ラックにおけるブロックフォーマットを示す図である。 １トラックはプリアンブル（４ブロック）、データブロ
ック（１５０ブロック＝５サブフレーム）およびポスト
アンブル（２ブロック）の合計１５６ブロックで構成さ
れる。更に、各データブロックは、データ（３１シンボ
ル、但し１シンボルは８ビット）、同期コードＳＹＮＣ
（４ＥＨ）、サブコードＷ１（８ビット）、Ｗ２（８ビ
ット）およびパリティコードＰ（８ビット）の計３５シ
ンボル（２８０ビット）で構成されることが示されてい
る。

【００１８】図４は、この発明に係るＰＣＭ音声記録装
置をＳ−ＶＨＳ　　ＶＴＲに適用した一例を示すブロッ
ク図である。以下、４８ｋ−モードについて説明を行な
うが、チャネル１（Ｌ）とチャネル２（Ｒ）の各信号に
対する回路構成および処理内容の説明が類似する場合に
は、チャネル１（Ｌ）についてのみ示し、チャネル２（
Ｒ）についての重複する回路構成および説明を省略する
。

【００１９】図４において、１はＬおよびＲディジタル
音声信号の入力端であり、例えばＢＳチューナーのディ
ジタル出力端に接続される。入力したディジタル音声信
号は入力セレクタ６を介して誤り訂正符号（ＥＣＣ）付
加回路７に供給される。

【００２０】２はＬおよびＲアナログ音声信号の入力端
である。入力したアナログ音声信号は再生時のエリアシ
ングを防止するため、ローパスフィルタ（ＬＰＦ）３を
介してアナログ−ディジタル（Ａ／Ｄ）コンバータ５に
供給される。なお、ＬＰＦ３は例えば３次のＬＣフィル
タとディジタルフィルタとを組み合わせたもの、もしく
は９次のアクティブフィルタ等で構成される。

【００２１】４はタイミング発生回路である。タイミン
グ発生回路４は、５２．４１６ＭＨｚ（または２６．２
０８ＭＨｚ）のクロック信号からサンプリングクロック
、ビットクロックＢＣＫ等を生成して、これらをＡ／Ｄ
コンバータ５および図示はしないが各回路ブロックに供
給する。

【００２２】５はＡ／Ｄコンバータである。Ａ／Ｄコン
バータは、タイミング発生回路４から供給されるサンプ
リング周波数ｆｓ、チャネルクロックおよびビットクロ
ックＢＣＫ等に基づいて、入力するアナログ音声信号を
１６ビットの直線量子化によりディジタル音声信号に変
換する。なお、Ａ／Ｄコンバータ５として１ビット型Ａ
／Ｄコンバータあるいは１６ビット積分型Ａ／Ｄコンバ
ータ等が採用される。

【００２３】６は入力セレクタである。入力セレクタ６
は、入力端１を介して入力するディジタル信号と、入力
端２を介して入力したアナログ信号をＡ／Ｄ変換するＡ
／Ｄコンバータ４の出力するディジタル信号とのいずれ
か一方を選択して、誤り訂正符号（ＥＣＣ）付加回路７
に供給する。

【００２４】７はＥＣＣ付加回路である。ＥＣＣ付加回
路７に入力したディジタル信号は、図３に示したように
６４８シンボル（＝２７シンボル×２４データブロック
）を１ブロックとして各チャネル当り５ブロック（＝３
２４０シンボル）、即ち１ＴＶフレームずつランダムア
クセスメモリ（ＲＡＭ）に格納される。格納されたデー
タに対してＥＣＣ付加回路７は各ブロック当り２８２シ
ンボルのパリティ符号、即ち誤り訂正・検出のための２
重化リード・ソロモン符号Ｃ１（３１，２７，５）、Ｃ
２（３０，２４，７）を生成し、付加する。従って、１
ブロックは９３０シンボル（＝６４８＋２８２シンボル
）となる。

【００２５】なお、このＥＣＣ付加回路７については、
後に詳しく説明する。

【００２６】８はインターリーブ回路である。インター
リーブ回路８は、ＥＣＣ付加回路７によりパリティ符号
を付加された１ＴＶフレーム分、９３００シンボル（＝
９３０シンボル×５ブロック×２チャネル）に対してイ
ンターリーブを施す。インターリーブとは、テープの欠
陥部分等におけるデータの集中的な消失、即ちバースト
エラーに対処するための周知の手法である。即ち、シン
ボルおよびブロックの順序を入れ替えてテープに記録し
、再生時インターリーブを戻す（デ・インターリーブを
施す）ことにより、バーストエラーを実質的にランダム
エラーに変換して、データの訂正や補正を容易にしよう
とするものである。

【００２７】この実施例においては、パリティ符号Ｃ１
，Ｃ２の計算と同時に、ブロック内インターリーブによ
り両チャネルのブロックから図２（Ａ）に示されるフレ
ームＯ００とＥ００、Ｏ０１とＥ０１、・・・、Ｏ０４
とＥ０４がＲＡＭ上に形成され、１ＴＶフレームに対応
する５つのフレームが形成される。また、各サブフレー
ムＥ００〜Ｅ０４、Ｏ００〜Ｏ０４等はブロック間イン
ターリーブにより図２（Ｂ）に示したトラックパターン
のように並べ換えられる。更に、図３に示されるように
、ブロックにはブロックの開始を示す同期コードＳｙｎ
ｃ、サブフレームおよびブロックアドレスを示すアドレ
スサブコードＷ１、モード等を示すＩＤサブコードＷ２
、並びにサブコードＷ１，Ｗ２のパリティコードＰａｒ
ｉｔｙの４つのシンボルが付加される。

【００２８】なお、このインターリーブ回路８について
は、後に詳しく説明する。

【００２９】９はミラースケアド（Ｍ２）変換回路であ
る。Ｍ２変換回路９は、インターリーブ回路８から入力
するデータ、Ｃ１パリティ、Ｃ２パリティをサブコード
Ｗ１を初期値としてＭ２変換して、Ｍ２符号に変換する
。 Ｍ２変換は磁気記録系の微分型伝達特性との整合のため
に、記録符号におけるランレングスを制限し、直流平衡
のとれた記録符号に変換し、シリアルデータとして出力
するものである。

【００３０】なお、Ｍ２変換回路９については、後に詳
しく説明する。

【００３１】１０はプリおよびポストアンブル付加回路
である。プリおよびポストアンブル付加回路は、Ｍ２変
換回路９から出力される各トラックデータ（図３参照）
の前後にプリアンブルパターン（９０Ｈ）を４ブロック
、並びにポストアンブルパターン（９０Ｈ）を２ブロッ
ク付加したシリアルデータを次のＱＤＰＳＫ回路１１に
出力する。

【００３２】１１はＱＤＰＳＫ（４相差分位相変調）回
路である。ＱＤＰＳＫ回路１１は変調単点前を基準位相
として４相位相変調を行なう。

【００３３】図５は、ＱＤＰＳＫ回路１１の一例を示す
ブロック図である。

【００３４】図５において、シリアル／パラレル変換器
６２は、プリおよびポストアンブル付加回路１０から供
給されるシリアルデータ６１を２ビットずつ取り込んで
、並列２ビット（ダイビット）に変換する。差分変換回
路６３は直前のダイビットを基準として現在のダイビッ
トから２つのビット系列を生成し、一方を平衡変調回路
６５に、他方を平衡変調回路６６に供給する。平衡変調
回路６５，６６は、キャリア発振器６４から供給される
位相がπ／２だけ異なる３ＭＨｚキャリアを、差分変換
回路６３から入力するビット系列に基づいてそれぞれ２
相位相変調を行い、合成回路６７に出力する。合成回路
６７は平衡変調回路６５，６６の両出力の代数和をとり
、ＱＤＰＳＫ出力６８、即ちＰＣＭ音声信号として出力
する。

【００３５】１２はバンドパスフィルタ（ＢＰＦ）であ
る。ＱＤＰＳＫ変調回路１１でディジタル信号をアナロ
グ位相変調し、出力されるＰＣＭ音声信号６８は、この
ＢＰＦ１２により３ＭＨｚ±６６５ＫＨｚとされ、他の
信号帯域、特に次段において多重化が行なわれるＶＨＳ
−ＨｉＦｉのＦＭ音声信号帯域に影響を与えないように
される。

【００３６】１３はＦＭ音声回路であり、従来のＶＨＳ
−ＨｉＦｉ方式との互換性のために設けられるものであ
る。入力端２に入力したアナログ音声信号はＬＰＦ３を
介してＡ／Ｄコンバータ５に供給されると共に、このＦ
Ｍ音声回路１３に供給される。ＦＭ音声回路１３におい
て、入力音声信号は所定の増幅を施された後、１．３Ｍ
Ｈｚ（Ｌチャネル）および１．７ＭＨｚ（Ｒチャネル）
のキャリアをそれぞれ±１５０ＫＨｚの帯域幅でＦＭ変
調し、ＦＭ変調信号として出力される。なお、ＶＨＳ−
ＨｉＦｉ用ＦＭ音声回路１３は従来技術として周知であ
るので、回路構成とその詳細な説明は省略する。

【００３７】１４は音声信号の多重化回路である。多重
化回路１４は、交流バイアス発振器（図示しない）の出
力する１１ＭＨｚ交流バイアス信号に、ＱＤＰＳＫ回路
１１からＢＰＦ１２を介して入力するＳ−ＶＨＳ方式Ｐ
ＣＭ音声信号とＦＭ音声回路１３から入力するＶＨＳ　
　ＨｉＦｉ方式ＦＭ音声信号を多重化して、多重化音声
信号として出力する。交流バイアス信号は、周知のよう
に磁気記録における電磁変換系の非直線特性に対応して
加えられるものである。また、交流バイアス信号は記録
周波数の３倍以上の周波数、即ち９ＭＨｚ（＝３ＭＨｚ
×３）より高い１１ＭＨｚの周波数とされる。

【００３８】１５は記録増幅回路、１６は２ヘッドの音
声記録用回転ヘッド、１７は磁気テープである。多重化
回路１４から出力される多重化音声信号は、記録増幅回
路１５による高域成分に対するプリエンファシスの後、
電流信号として音声用回転ヘッド１６に供給され、磁気
テープ１７に深層記録される。次に、映像信号が映像用
回転ヘッド（図示しない）によって磁気テープ１７に表
層記録される。

【００３９】次に、図４中の誤り訂正符号（ＥＣＣ）付
加回路７について説明する。前述のように、ＥＣＣ付加
回路７は、各サブフレーム（図３）に相当する。６４８
シンボルのデータブロック単位で２重化リード・ソロモ
ン符号Ｃ１（３１，２７，５）、Ｃ２（３０，２４，７
）を計算し付加するものである。更に、各データブロッ
クへのＣ１およびＣ２符号の付加が完了する毎に、ブロ
ック内インターリーブを行なうものである。

【００４０】記録フォーマットにおいて、パリティ符号
Ｃ１およびＣ２の生成多項式Ｇｐ（ｘ）およびＧｑ（ｘ
）はそれぞれ次のように定義されている。

【００４１】

【数１】

【００４２】

【００４３】図６はＥＣＣ付加回路７の詳細ブロック図
である。

【００４４】入力セレクタ６（図４）を介して供給され
るＬおよびＲチャネルのディジタル音声信号は、１ＴＶ
フレーム期間毎にセレクタＳ７１Ｌ，Ｓ７１Ｒを介して
リードライトメモリ（ＲＡＭ）７１Ｌ，７１Ｒまたは７
２Ｌ，７２Ｒに交互に書き込まれる。

【００４５】１ＴＶフレーム期間に入力するディジタル
音声信号は、各チャネル１６２０サンプル（１６ビット
）であり、各サンプルは上位８ビット（ｕ）と下位８ビ
ット（ｌ）の２つのシンボルとして書き込まれる。つま
り、１ＴＶフレーム分６４８０シンボルが、６４８シン
ボル単位のブロックＤ０，Ｄ１，・・・，Ｄ９にブロッ
ク化され、ＲＡＭ７１Ｌ，７１Ｒまたは７２Ｌ，７２Ｒ
にはＬおよびＲチャネルの５つのブロックがそれぞれ格
納されることになる。

【００４６】この両チャネル合計１０ブロックのうち、
Ｌチャネルの１ブロック、即ちＲＡＭ７１Ｌまたは７２
Ｌに格納された１ブロック分６４８シンボルの配置を図
７に示す。

【００４７】ＥＣＣ付加回路７は、ＬおよびＲチャネル
各５ブロックに対してブロック単位で１６２シンボルの
Ｃ２パリティ（Ｑ）と１２０シンボルのＣ１パリティ（
Ｐ）を計算し、図７のように付加するものである。これ
らの計算と付加処理はＬおよびＲチャネルについて共通
かつ並列に行なわれるので、以下、説明はＬチャネルの
１ブロックに対する処理について説明する。

【００４８】まず、Ｃ２パリティの計算と付加を行なう
。図６において、例えばＲＡＭ７１ＬからセレクタＳ７
３Ｌを介して２４シンボル、例えばＬ０００ｕ，Ｌ００
０ｌ，Ｌ００１ｕ，・・・，Ｌ０１１ｌ（図７参照）を
順次読み出す。ここで、この読み出しは書き込み時の６
倍の速度で行なわれる。各シンボル（例えばＬ００２ｕ
）はデータ／αデータ変換ＲＯＭ７３Ｌにより、べき乗
表現の指数に変換されて加算器７５Ｌに供給される。

【００４９】この各シンボル（Ｌ００２ｕ）に対するそ
れぞれ６シンボルのＣ２行列係数は、α係数ＲＯＭ７４
から加算器７５Ｌに順次供給される。従って、α係数Ｒ
ＯＭ７４からのＣ２行列係数の読み出しは、各シンボル
（Ｌ００２ｕ）を読み出す時の６倍の速度、つまり書き
込み時の３６倍の速度で行なわれる。

【００５０】各シンボル（Ｌ００２ｕ）に対するそれぞ
れ６シンボルの加算結果は、加算器７５Ｌからα係数／
データ変換ＲＯＭ７６Ｌに供給され、６シンボルの乗算
結果として排他的論理和（ＸＯＲ）回路７７Ｌに出力さ
れる。即ち、上述のデータ／α係数変換ＲＯＭ７３Ｌ、
α係数ＲＯＭ７４Ｌ、α係数／データ変換ＲＯＭ７６Ｌ
による乗算は、例えば次のように行なわれる。例えばデ
ータシンボル「α６４」に対してデータ／αデータ変換
ＲＯＭ７３Ｌは「６４」を出力する。α係数ＲＯＭ７４
Ｌは、例えばＣ２行列係数「α３」に対して「３」を出
力する。加算器７５Ｌは「６４」と「３」とを加算し、
加算結果「６７」を出力する。α係数／データ変換ＲＯ
Ｍ７６Ｌは、加算結果「６７」を乗算結果「α６７」に
変換してＸＯＲ回路７７Ｌに出力する。

【００５１】ＸＯＲ回路７７Ｌは、６シンボルの乗算結
果（この例ではシンボルＬ００２ｕに対する６シンボル
の乗算結果）の各シンボルと、直前のシンボル（この例
ではシンボルＬ００１ｌ）に対する６シンボルの乗算結
果の対応シンボルとのＸＯＲをとり、６シンボルのＸＯ
Ｒ結果をＣ００〜Ｃ０５として出力する。

【００５２】上述のような演算を２４シンボルＬ０００
ｕ，Ｌ０００ｌ，・・・，Ｌ０１１ｌの各々について順
次繰り返し、最後に得られたＣ００〜Ｃ０５を６シンボ
ルのＣ２パリティＬＱ０００，ＬＱ００１，・・・，Ｌ
Ｑ００５（図７参照）とし、セレクタＳ７２Ｌを介して
ＲＡＭ７１Ｌの所定領域（図７参照）に書き込む。

【００５３】上述の演算と書き込み処理を２７組（１組
＝２４シンボル）についてそれぞれ繰り返すことにより
１ブロックに対する１６２（＝６×２７）シンボルのＣ
２パリティの付加が完了する。

【００５４】次に、Ｃ１パリティの計算と付加を行なう
。

【００５５】例えば、ＲＡＭ７１Ｌから、セレクタＳ７
３Ｌを介して２７シンボル、例えばＬ０００ｕ，Ｌ０１
２ｕ，・・・，Ｌ３１２ｕ（図７参照）を順次読み出す
。各シンボルＬ０００ｕ，Ｌ０１２ｕ，・・・またはＬ
３１２ｕに対するデータ／αデータ変換ＲＯＭ７３Ｌ、
α係数ＲＯＭ７４、加算器７５Ｌ、α係数／データ変換
ＲＯＭ７６Ｌ、ＸＯＲ回路７７Ｌによる演算は、α係数
ＲＯＭ７４からは６シンボルのＣ１行列係数が出力され
ること以外、Ｃ２パリティの場合と全く同様である。こ
のような演算を、２７シンボルＬ０００ｕ，Ｌ０１２ｕ
，・・・，Ｌ３１２ｕの各々について順次繰り返し、最
後に得られた６シンボルのＸＯＲ結果Ｃ００〜Ｃ０５の
うち、Ｃ００〜Ｃ０３をＣ１パリティＬＰ０００，ＬＰ
１００，ＬＰ２００，ＬＰ３００（図７参照）として、
セレクタＳ７２Ｌを介してＲＡＭ７１Ｌの所定領域に書
き込む。

【００５６】ここで、４シンボルのＣ１パリティＣ００
〜Ｃ０３を求めるために、Ｃ２パリティの場合と同様、
６シンボルのＸＯＲ結果Ｃ００〜Ｃ０５を求め、２シン
ボルＣ０４，Ｃ０５を捨てるのは、Ｃ２パリティと共通
の回路構成および共通のタイミング（クロック）でＣ１
パリティの演算を可能とすることにより、ＥＣＣ付加回
路７の回路規模を大幅に縮小できるためである。

【００５７】上述の演算と書き込み処理をＣ２パリティ
領域を含めて３０組（１組＝２７シンボル）について、
それぞれ繰り返すことにより１ブロックに対する１２０
（＝４×３０）シンボルのＣ１パリティの付加が完了す
る。

【００５８】上記、Ｃ１およびＣ２パリティの付加は、
ＲＡＭ７１Ｒに格納された対応ブロックについても、Ｒ
ＡＭ７１Ｌの場合と同様、同時に並行して行なわれる。

【００５９】このようなＥＣＣ付加回路７による各チャ
ネル６４８シンボルの１ブロックに対するＣ１およびＣ
２パリティの付加が完了するたびに、両チャネルの各１
ブロック、つまり２チャネル×９３０シンボル（但し、
９３０＝６４８＋１６２＋１２０）に対してインターリ
ーブ回路８（図４参照）によりブロック内インターリー
ブ処理が行なわれる。ブロック内インターリーブ処理に
ついては後述する。

【００６０】以上のような両チャネル各１ブロックに対
するＣ１，Ｃ２付加およびブロック内インターリーブ処
理を、各チャネルの５ブロックについて順次繰り返すこ
とにより、ＲＡＭ７１Ｌ，７１Ｒに格納された１ＴＶフ
レーム分、各チャネル３２４０シンボルに対する処理が
完了し、次の１ＴＶフレーム期間においては、ＲＡＭ７
２Ｌ，７２Ｒに格納された１ＴＶフレーム分、各チャネ
ル３２４０シンボルに対する処理が行なわれる。

【００６１】図８（Ａ）に、上述したＲＡＭ７１Ｌ，７
１Ｒ、または７２Ｌ，７２Ｒのディジタル音声信号の読
み出し／書き込みの期間と、読み出し期間における５つ
のブロックに対するＣ１，Ｃ２パリティ付加およびブロ
ック内インターリーブ期間の関係を示す。また、図８（
Ｂ）に上述したブロック単位でのＣ１，Ｃ２パリティ付
加およびブロック内インターリーブのタイミングを示す
。更に、図９に上述したＣ１，Ｃ２パリティ計算タイミ
ングを示す。

【００６２】次に、図４中のインターリーブ回路８につ
いて説明する。図１０はインターリーブ回路８のブロッ
ク図、図１１はＥＣＣ付加回路７とインターリーブ回路
８に跨るタイミング図である。

【００６３】前述のように、ＥＣＣ付加回路７によりＬ
，Ｒ両チャネル各１ブロックに対するＣ１，Ｃ２パリテ
ィの付加が完了する毎に、ＥＣＣ付加回路７のＲＡＭ７
１Ｌ，７１Ｒ、または７２Ｌ，７２Ｒから、図１０に示
すセレクタＳ８１Ｅ，Ｓ８１Ｏ、またはＳ８２Ｅ，Ｓ８
２Ｏを介してＲＡＭ８１Ｅ，８１Ｏまたは８２Ｅ，８２
Ｏに各ブロック（図７に示すような９３０シンボル）が
転送され格納される。つまり、ＬおよびＲチャネルの各
１ブロックのシンボルはセレクタＳ８１Ｅ，Ｓ８１Ｏま
たはＳ８２Ｅ，Ｓ８２Ｏにより偶数番号と奇数番号のシ
ンボルに分類され、ＲＡＭ８１Ｅ，８１Ｏまたは８２Ｅ
，８２Ｏに図に示すような偶数／奇数サブフレームＥ０
０〜Ｅ０４、Ｏ００〜Ｏ０４として格納される。

【００６４】従って、図１１に示す各時刻ｔ０〜ｔ３に
おいて、ＲＡＭ８１Ｅ，８１Ｏまたは８２Ｅ，８２Ｏに
格納された９３０シンボルの各サブフレームＥ００〜Ｅ
３４、Ｏ００〜Ｏ３４の配置は図１３のようになる。

【００６５】次に、ブロック間インターリーブについて
説明する。ブロック間インターリーブとは、ブロック内
インターリーブの結果、図１３のように配置された各サ
ブフレームＥ００，Ｏ００，Ｅ０１，・・・，Ｏ３４，
・・・を、図２（Ｂ）に示すトラックパターンに対応し
てサブフレーム単位でインターリーブすることである。 つまり、ＲＡＭ８１または８２に図１３の配置に格納さ
れた各サブフレームを、ブロック間アドレス変換回路８
３を介して転送することにより、補助ＲＡＭ８４および
ＲＡＭ８５または８６上にトラックパターン対応のサブ
フレーム配列を得るものである。

【００６６】図２（Ｂ）に示したトラックパターン、例
えば１ＴＶフレーム分１０サブフレームの出力パターン
Ｅ０１，Ｏ００，Ｅ０２，Ｏ０１，Ｅ０３，Ｏ０２，Ｅ
０４，Ｏ０３，Ｅ１０，Ｏ０４から明らかなように、奇
数サブフレームＯ００〜Ｏ０４が偶数サブフレームＥ０
１〜Ｅ１０に対して遅延して出力されるため、次のＴＶ
フレームに属する偶数サブフレームＥ１０が混入してい
る。従来、このような２つのＴＶフレームに跨るサブフ
レームのインターリーブ、つまりブロック間インターリ
ーブには、２つのＴＶフレーム分のサブフレームを格納
するため、ＲＡＭ８５および８６それぞれ２０サブフレ
ーム分、計４０フレーム分のメモリ容量が必要であった
。

【００６７】そこで、この発明においては、図１０に示
すようにブロック間アドレス変換回路８３と１サブフレ
ーム分の補助ＲＡＭ８４を設けたことにより、計１９サ
ブフレーム分のメモリ容量、即ち、この実施例では半分
以下（１９／４０）のメモリ容量でブロック間インター
リーブを可能とした。

【００６８】図１５は、ブロック間アドレス変換回路８
３によりＲＡＭ８１，８２に格納されたサブフレームＥ
００〜Ｅ０４、Ｏ００〜Ｏ０４等が補助ＲＡＭ８４、Ｒ
ＡＭ８５，８６のどの領域に転送され、どのように読み
出されて図２（Ｂ）に示すトラックパターンに準じた順
序で出力されるかを説明するタイミング図である。

【００６９】まず、ＲＡＭ８５のライトサイクル期間ｔ
０〜ｔ１において、ＲＡＭ８１に格納された１０サブフ
レームＥ００，Ｏ００，Ｅ０１，Ｏ０１，・・・，Ｅ０
４，Ｏ０４はこの順序で読み出される。ブロック間アド
レス変換回路８３は、出力された各サブブロックの格納
先を次のように制御する。

【００７０】図１５に示すように、時刻ｔ０〜ｔ０１間
に、ＲＡＭ８１から読み出されたサブフレームＥ００は
領域９としての補助ＲＡＭ８４に書き込まれる。時刻ｔ
０１〜ｔ０２間に、サブフレームＯ００はＲＡＭ８５の
領域２に書き込まれる。以下、図示のようにＲＡＭ８５
にサブフレームＯ０１，Ｅ０２，・・・，Ｏ０４が書き
込まれ、時刻ｔ１でＲＡＭ８５はリード（Ｒｅａｄ）サ
イクルに入る。

【００７１】ＲＡＭ８５のリードサイクル期間ｔ１〜ｔ
２において、ＲＡＭ８５と補助ＲＡＭ８４に格納された
１０サブフレームは領域番号順に順次読み出され、セレ
クタＳ８３を介して同期／サブコード付加回路８７に出
力される。出力されるサブフレームの順序は、図示のよ
うにトラックパターンに準じたものとなる。

【００７２】一方、ＲＡＭ８５のリードサイクル期間ｔ
１〜ｔ２において、ライト（Ｗｒｉｔｅ）サイクルとな
るＲＡＭ８６、および補助ＲＡＭ８０には、ＲＡＭ８２
に格納された１ＴＶフレーム分の１０サブフレームＥ１
０，Ｏ１０，Ｅ１１，・・・，Ｏ１４が、図示のように
書き込まれ、時刻ｔ２でＲＡＭ８６はリードサイクルに
入る。

【００７３】ＲＡＭ８６のリードサイクル期間ｔ２〜ｔ
３において、トラックパターンに準拠した順序で１０サ
ブフレームＥ１１，Ｏ１０，Ｅ１２，・・・，Ｅ２０，
Ｏ１４がセレクタＳ８３を介して同期／サブコード付加
回路８７に出力される。

【００７４】ここで、補助ＲＡＭ８４へのサブフレーム
の書き込み、例えばサブフレームＥ１０の書き込みは期
間ｔ１〜ｔ０１に行なわれ、読み出しは期間ｔ１８〜ｔ
１９に行なわれる。図示のように、次の書き込み、つま
りサブフレームＥ２０の書き込みは期間ｔ２〜ｔ０１に
行なわれるので、何ら不都合は生じない。

【００７５】次に、図４中のミラースケアド（Ｍ２）変
換回路９について説明する。図１６はＭ２変換回路９を
示すブロック図、図１７はその動作を示すブロック図で
ある。以下、図１７を参照して図１６について説明する
。

【００７６】図１６において、ラッチパルスＳｕｂＦＤ
、ＢＬＡＤ、３ビットのサブフレームアドレスＳｕｂＦ
２、ＳｕｂＦ１、ＳｕｂＦ０、並びに５ビットのブロッ
クアドレスＢｌｏｃｋ　　Ａｄｄ４、Ｂｌｏｃｋ　　Ａ
ｄｄ３、Ｂｌｏｃｋ　　Ａｄｄ２、Ｂｌｏｃｋ　　Ａｄ
ｄ１、Ｂｌｏｃｋ　　Ａｄｄ０は、図示しないカウンタ
によってビットクロックＢＣＫを分周して生成される信
号である。

【００７７】レジスタ９１には３ビットのサブフレーム
アドレス（０〜４）ＳｕｂＦ２、ＳｕｂＦ１、ＳｕｂＦ
０が入力し、ラッチパルスＳｕｂＦＤによって取り込ま
れ、論理和（ＯＲ）回路９３に出力される。また、レジ
スタ９２には５ビットのブロックアドレス（０〜２９）
Ｂｌｏｃｋ　　Ａｄｄ４〜Ｂｌｏｃｋ　　Ａｄｄ０が入
力し、ラッチパルスＢＬＡＤによって取り込まれ、ＯＲ
回路９３に出力される。従って、ＯＲ回路９３の８ビッ
ト出力は、インターリーブ回路８から入力する各ブロッ
ク（図３に示される３５シンボル（２８０ビット）から
なる各ブロック）のアドレスサブコードＷ１に対応した
ものとなる。

【００７８】この８ビット出力Ｗ１０〜Ｗ１７と、論理
レベル「１」の２ビットが初期値としてデータセレクタ
９４の入力Ａに供給される。また、Ｄフリップフロップ
（ＤＦＦ）Ｄ９１〜Ｄ１００からなるＭ系列発生回路９
５のＤＦＦ　　Ｄ９７の出力とＤＦＦ　　Ｄ１００の出
力との排他的論理和（ＸＯＲ）と、ＤＦＦ　　Ｄ９１〜
Ｄ９９の出力、つまり１０ビットデータがデータセレク
タ９４の入力Ｂに供給される。

【００７９】従って、入力Ａを選択するようにデータセ
レクタ９４を制御すれば、初期値Ｗ１に対応したＭ２デ
ータ出力がＭ系列発生回路９５から出力される。また、
入力Ｂを選択するようにデータセレクタ９４を制御すれ
ば、Ｍ系列発生回路９５からはＭ系列信号、つまり疑似
乱数系列がＭ２データ出力としてＸＯＲ回路９６に供給
される。

【００８０】このようなデータセレクタ９４の制御は、
制御信号ＳＥＬＡ，ＳＥＬＢによって行なわれ、図１７
に示すように、先頭データシンボルＤ０に対しては初期
値Ｗ１によるＭ２変換が、その他の３０データシンボル
Ｄ１〜Ｄ３０に対してはＭ系列信号によるＭ２変換が行
なわれる。ここで、Ｍ２変換出力は、インターリーブ回
路８（図４）から入力する信号とＭ２データ出力とを入
力とするＸＯＲ回路９６の出力である。

【００８１】上述の制御信号ＳＥＬＡはビットクロック
ＢＣＫをカウンタＣ９１で分周することによって生成さ
れ、制御信号ＳＥＬＢはビットクロックＢＣＫをカウン
タＣ９２で分周することによって生成される。また、ビ
ットクロックＢＣＫをカウンタＣ９４で分周した信号Ｉ
ＳＨＩ１をゲート信号とするアンドゲートＡ９２の出力
は、データシンボルＤ０〜Ｄ３０の入力する期間のみＭ
系列発生回路９５にビットクロックＢＣＫを供給する。 即ち、各ブロック３５シンボルのうち、同期コードＳ、
サブコードＷ１，Ｗ２、パリティコードＰはＭ２変換さ
れず、残りの３１シンボルＤ０〜Ｄ３０のみがＭ２変換
されて、ＸＯＲ回路９６から出力される。　　ビットク
ロックＢＣＫをカウンタＣ９３で分周して得られる信号
ＩＳＨＩ４はアンドゲートＡ９１を介してＤＦＦ　　Ｄ
９１〜Ｄ１００の各リセット端子に与えられ、各ブロッ
クの先頭シンボルである同期シンボルＳの入力期間にＤ
ＦＦＤ９１〜Ｄ１００を初期化する。これは、各ブロッ
ク毎に初期値Ｗ１０〜Ｗ１７をＭ系列発生回路９５に正
しく設定するためである。

【００８２】以上、この発明に係るＰＣＭ音声記録装置
の一実施例をＳ−ＶＨＳ方式の４８ｋ−モードについて
説明したが、この発明はこれに限定されるものではなく
、Ｓ−ＶＨＳ方式以外の、例えば８ミリビデオ方式、４
８ｋ−モード以外の、例えば３２ｋ−モード、更にＮＴ
ＳＣ方式以外の、例えばＰＡＬ方式等のビデオテープレ
コーダ用ＰＣＭ音声記録装置や、単体のＰＣＭ信号記録
装置に適用できることは明らかである。

【００８３】

【発明の効果】この発明に係る構成のＰＣＭ音声記録装
置によれば、ＰＣＭ音声信号とＦＭ音声信号との双方が
多重化されて磁気記録されるので、新たな記録ヘッドを
追加することなく、ＦＭ音声記録による従来装置との互
換性を確保すると共に、高品質のＰＣＭ音声記録が可能
となる。

【図面の簡単な説明】

【図１】Ｓ−ＶＨＳのＰＣＭ音声記録フォーマットの仕
様を示す図である。

【図２】Ｓ−ＶＨＳのＰＣＭ音声記録フォーマットにお
けるトラックパターンを示す図である。

【図３】同フォーマットにおけるデータ構成を示す図で
ある。

【図４】この発明の一実施例を示すブロック図である。

【図５】図４における４相差分位相変調（ＱＤＰＳＫ）
回路を示すブロック図である。

【図６】図４における誤り訂正符号（ＥＣＣ）付加回路
を示すブロック図である。

【図７】同フォーマットにおける各ブロックのシンボル
配置図である。

【図８】ＥＣＣ付加とブロック内インターリーブのタイ
ミング図である。

【図９】ＥＣＣ計算のタイミング図である。

【図１０】図４におけるインターリーブ回路を示すブロ
ック図である。

【図１１】ＥＣＣ付加とインターリーブのタイミング図
である。

【図１２】ＥＣＣ付加とインターリーブのフォーマット
におけるサブフレーム構成図である。

【図１３】テレビフレーム毎のサブフレーム配列図であ
る。

【図１４】ブロック間インターリーブのタイミング図で
ある。

【図１５】ブロック間インターリーブの詳細タイミング
図である。

【図１６】図４におけるミラースケアド（Ｍ２）変換回
路を示すブロック図である。

【図１７】図４におけるミラースケアド（Ｍ２）変換回
路のタイミング図である。

【符号の説明】

７　　誤り訂正符号（ＥＣＣ）付加回路８　　インター
リーブ回路 ９　　ミラースケアド（Ｍ２）変換回路１０　　プリ・
ポストアンブル付加回路１１　　４相差分位相変調（Ｑ
ＤＰＳＫ）回路１３　　ＦＭ音声回路 １４　　多重化回路 ６２　　シリアル／パラレル変換回路 ６３　　差分変換回路 ６４　　キャリア発振器 ６５，６６　　平衡変調回路 ６７　　合成回路 Ｓ７１Ｌ，Ｓ７１Ｒ，Ｓ７２Ｌ，Ｓ７２Ｒ，Ｓ７３Ｌ，
Ｓ７３Ｒ　　セレクタ ７１Ｌ，７１Ｒ，７２Ｌ，７２Ｒ　　ＲＡＭ７３Ｌ，７
３Ｒ　　データ／αデータ変換ＲＯＭ７４　　α係数Ｒ
ＯＭ ７５Ｌ，７５Ｒ　　加算器 ７６Ｌ，７６Ｒ　　α係数／データ変換ＲＯＭ７７Ｌ，
７７Ｒ　　排他的論理和（ＸＯＲ）回路Ｓ８１Ｏ，Ｓ８
１Ｅ，Ｓ８２Ｏ，Ｓ８２Ｅ，Ｓ８３　　セレクタ ８１，８１Ｏ，８１Ｅ，８２，８２Ｏ，８２Ｅ，８５，
８６　　ＲＡＭ ８３　　ブロック間アドレス変換回路 ８４　　補助ＲＡＭ ８７　　同期／サブコード付加回路 Ａ９１，Ａ９２　　アンドゲート Ｃ９１〜Ｃ９４　　カウンタ Ｄ９１〜Ｄ１００　　Ｄフリップフロップ９１，９２　
　レジスタ ９３　　ＯＲ回路 ９４　　データセレクタ ９５　　Ｍ系列発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　音声信号をＰＣＭ方式で磁気記録する
   ＰＣＭ音声記録装置において、入力ディジタル信号中の
   サブコードに基づいて、入力ディジタル信号のミラース
   ケアド変換を行なうミラースケアド変換回路と、このミ
   ラースケアド変換回路からプリアンブル及びポストアン
   ブル付加回路を介して入力するディジタル信号の差分位
   相変調を行なう４相差分位相変調回路と、この４相差分
   位相変調回路の出力するＰＣＭ音声信号及びＦＭ音声信
   号を交流バイアス信号に多重化して磁気記録信号として
   出力する多重化回路とを備えたことを特徴とするＰＣＭ
   音声記録装置。