JP4303888B2 - 記録媒体のトラックへの情報信号の記録及び記録されている情報信号の再生 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報信号を記録媒体のトラックに記録する記録装置であって、情報信号が当該情報信号の一連のデータ流中に時間の関数として不規則に発生するパケットを含み、当該記録装置が、
前記情報信号を受信する入力手段と、
クロック信号に応答して順次サイクルの計数値を発生すると共に、前記パケットの発生瞬時における計数値と関係する前記パケットの時間スタンプ値を、受信した情報信号の中のパケットの発生の検出に応じて取り出すように構成され、受信した情報信号中に含まれるパケットの発生瞬時と関係する時間スタンプを発生する時間スタンプ発生器手段と、
パケットとその対応する時間スタンプ値とを結合して複合パケットを形成する結合手段と、
前記複合パケットを記録媒体のトラックに書き込む書込手段とを具える記録装置、再生装置及び記録方法に関するものである。
【０００２】
【従来の技術】
冒頭部で規定した記録装置は、国際出願９６／３０９０５号から既知である。この記録装置は、ビデオ信号のようなＭＰＥＧ符号化された情報信号を磁気記録媒体のような記録媒体に記録するように構成されている。
【０００３】
【発明が解決しようとする課題】
ＭＰＥＧ伝送流を記録する従来のシステムにおいては、記録中に局部時間スタンプカウンタを到来する伝送流のプログラムクロック基準にロックする必要があった。再生中、オリジナルのパケットタイミングを再構成できるようにするため、時間スタンプカウンタを用いて到来した伝送流パケットの到達時間が記録されている。この時間スタンプカウンタは到来したデータ流のプログラムクロックにロックされ、到来するプログラムクロック基準信号中の周波数オフセットに依存しない記録を行う必要がある。さらに、到来データ流のプログラムクロック基準は、このプログラムクロック基準にロックするために必要な処理のタイミング基準として（例えば、Ｄ−ＶＨＳのドラム）用いることができる。再生中、２７ＭＨｚの周波数及び例えば±２０ｐｐｍの精度を有する自由走行クロックが必要である。このクロックから、パケットタイミングが再構成され処理がこのクロックにロックされる。
【０００４】
【課題を解決するための手段】
本発明の目的は、改善された記録装置を提供することにある。本発明による記録装置は、前記時間スタンプ発生器手段が、
制御信号に応じて可変インクリメント値を発生する可変インクリメント値決定手段と、
クロック信号に応じて計数値に前記可変インクリメント値を加算して、計数値のサイクルの順次の計数値を形成する加算手段と、
情報信号のパケット中に含まれる１個又はそれ以上のプログラムクロック基準値を１個又はそれ以上の時間スタンプ値と比較して前記制御信号を発生する比較器手段とを具え、
前記メモリは、前記クロック信号に応じて、前記加算手段により出力された計数値を整数部と小数部とに分けて記憶することを特徴とする。
【０００５】
本発明は以下の認識に基づいている。通常、従来の記録装置において、時間スタンプカウンタは、周波数が到来データ流のプログラムクロック基準にロックされた局部クロックにしたがって走行する。プログラムクロック基準にロックされる必要のある処理はロックされたクロックからそのタイミングを取り出すことができる。局部クロック信号は、フィードバック制御ループにより調整される電圧制御水晶発振器（ＶＣＸＯ）から取り出される。再生中、ＶＣＸＯは自由に走行する状態（ＶＣＸＯが固定制御電圧に維持される）におかれると共にその周波数はできるだけ２７ＭＨｚに接近した状態に維持する必要がある。
【０００６】
これを行うため、２個の対立する要件がＶＣＸＯに課せられる。一方において、記録中到来プログラムクロック基準にロックするため引き込み可能にする必要があり、他方において、再生中には安定して２７ＭＨｚにできるだけ接近して維持されるようにする必要がある。
【０００７】
本発明においては、水晶発振器を用いるロックが引き込まれる必要がなく安定に維持される要件だけが必要となる解決策を提案する。記録中クロック周波数をロッキングする代わりに、１個又はそれ以上のカウンカのインクリメント速度を到来プログラムクロック基準の速度に調整する（ロックされる）。ロックされたカウンタの状態は記録システム内の基準として用いる。
【０００８】
【発明の実施の形態】
本発明のこれらの概念及び他の概念は図面から明らかにする。
【０００９】
図１の装置はＭＰＥＧパケットの直列データ流を受信する入力端子１を有する。この入力端子１は信号結合ユニット２第１の入力部に結合され、信号結合ユニット２はパケット中に含まれる時間スタンプ値（ＴＳＶ）を受信する第２の入力部を有しその出力部において複合パケットを得る。結合ユニット２の出力部は、複合パケットの順次データ流にチャネル符号化処理を行う信号処理ユニット４を介して書込ユニット６に結合する。書込ユニットは、変換されたパケットの処理された順次データ流を磁気テープのような記録媒体８のトラックに書き込むように構成する。別の実施例において、複合パケットの処理された順次データ流は光ディスクのような記録媒体８ａであるディスクに記録する。パケット検出ユニット３は、パケットの発生瞬時を検出すると共にこの検出に応答して制御信号を発生する。制御信号に応答し、結合ユニットは検出されたパケットに時間スタンプ値ＴＳＶを記憶する。
【００１０】
プログラム基準値抽出ユニット１０を用いて、ＰＣＲ値を含む受信された順次データ流チャネルのパケットからＭＰＥＧ基準において規定されている周知のＰＣＲ値を抽出する。
抽出ユニット１０の出力部は比較ユニット１２の第２の入力部に結合する。比較ユニット１２の第２の入力部は時間スタンプ値ＴＳＶを受信する。時間スタンプ値発生器ユニット１６を用いて時間スタンプ値ＴＳＶを発生する。この時間スタンプ値発生器ユニット１６は、加算ユニット１８及びインクリメント値発生器ユニット２０を具える。インクリメント値発生器ユニット２０はＩＮＣとして図示したインクリメント値を発生し、加算ユニット１８の第１の入力部２２に供給する。さらに、メモリユニット２４が存在し、加算ユニット１８の出力部２６において生ずる出力を記憶する。メモリユニット２４の出力部２８は加算ユニット１８の第２の入力部３０に結合する。発振器ユニット１４が存在し、±３０ppmの精度の２７MHz の周波数を有するクロック信号を発生する。メモリユニット２４は、発振器ユニット１４から供給されるクロックパルスに応じて加算ユニット１８の出力値を毎回記憶する。
【００１１】
インクリメント値ＩＮＣは、Ｐビットのような特定されたビット数で表わされる整数部分ＩＮＴ及びＱビットのような特定のビット数として表わされる小数部分ＦＲＡＣを有する。一例として、Ｐ＝１及びＱ＝２２とする。加算ユニット１８は、その入力部２２及び３０に供給されるＭ＋Ｑビットの計数値ＣＶ1 にＰ＋Ｑビットのインクリメント値ＩＮＣを加算し、その結果を順次計数値ＣＶ2 としてその出力部２６に供給するように構成する。本例では、Ｍは２３に等しくする。発振器ユニット１４からクロック信号が供給されると、計数値ＣＶ2 はメモリユニット２４に記憶され、このメモリユニットにおいて計数値Ｃ1 となる。時間スタンプ値ＴＳＶは計数値ＣＶ1 の整数部分ＩＮＴに等しく、計数値ＣＶ1 の整数部分のＭビットだけが比較器ユニット１２に供給されてＰＣＲ値と比較され特にこのＰＣＲ値の最下位のＭビットと比較されると共に、信号結合ユニット２にも供給されパケット中に包まされる。
【００１２】
２７MHz の発振器ユニット１４の各瞬時によりＣＶ1 だけインクリメントされる。一方、このインクリメントは１に等しい整数ではなく、１．０に接近した少数部分を有する数（例えば、１．０±１００ppm ）である。インクリメント値ＩＮＣは±１００ppm の範囲内で（例えば、２５６又は５１２個のステップ）も調整可能である。通常のアプローチのように、ＰＣＲが当該システムに入力する毎にＰＣＲはＴＳＶと比較され、必要な場合計数値のインクリメント値ＩＮＣが調整される（従来技術のように発振器の周波数を調整するのではなく）。比較結果は比較器ユニット１２のローパスフィルタを通過し、入力データ流中のＰＣＲジッタの影響が抑制される。
【００１３】
図２は、図１の装置により記録媒体８すなわち８ａに記録されている複合ＭＰＥＧパケットを再生する装置を示す。この装置は、記録媒体中から複合パケットを読み出す読出ユニット４０を具える。読出ユニットの出力部４０は信号処理ユニット４２の入力部に結合され、この信号処理ユニット４２は、記録装置の信号処理ユニット４により実行される信号処理とは反対の信号処理を記録媒体から読み出された信号に対して行なう。一連の複合パケットが信号処理ユニット４２の出力部に現われ、この信号処理ユニットの出力部はバッファユニット４４の入力部及び抽出器ユニット４６の入力部に結合する。抽出器ユニット４６は複合パケットから時間スタンプ値ＴＳＶを抽出し、抽出された時間スタンプ値ＴＳＶを比較器ユニット４８の第１の入力部に供給する。比較器から時間スタンプ値が復帰したパケットをバッファユニット４４に記憶する。基準時間スタンプ発生器ユニット５０を用いて基準時間スタンプ値ＴＳＶr を発生させる。これら基準時間スタンプ値は比較器ユニット４８の第２の入力部に供給され、複合パケットから再生した時間スタンプ値と比較される。基準時間スタンプ値とパケットから再生された時間スタンプ値とが一致すると、比較器ユニットにより制御信号がライン５２に現われ、時間スタンプ値が再生されたパケットが上記制御信号に応じてバッファ４４の出力部に現われ、別の処理に供される。
【００１４】
基準時間スタンプ値発生器ユニット５０は、２７MHz の一定の周波数を有するクロック信号を発生する発振器ユニット５６を具える。この発生器ユニット５０は、さらに加算器ユニット５８及びインクリメント値発生器ユニット２０ａも具える。インクリメント値発生器ユニット２０ａはＩＮＣとして図示したインクリメント値を発生し、このインクリメント値は加算器ユニット５８の第１の入力部６２に供給する。さらに、加算器ユニット５８の出力部６６に生ずる出力部を記憶するメモリユニット６４が存在する。メモリユニット６４の出力部７８は加算器ユニット５８の第２の入力部７０に結合する。発振器５６は±３０ppm の精度を有する。メモリユニット６４は、発振器ユニット５６から供給されるクロックパルスに応じて毎回加算器ユニット５８の出力値を記憶する。
【００１５】
インクリメント値ＩＣＮは、Ｐビットのように特定されたビット数として表わされる整数部分ＩＭＴと、Ｑビットのように特定されたビット数として表わされる小数部分ＦＲＡＣとを有する。上述の場合、例えばＰ＝１及びＱ＝２２が与えられる。加算器ユニット５８は、Ｐ＋Ｑビットのインクリメント値ＩＮＣを入力部６２及び７０にそれぞれ供給されるＭ＋Ｑビットの計数値ＣＶ1 に加算するように構成され、その結果を順次の計数値としてその出力部に供給する。発振器ユニット５６からクロック信号が供給されると、計数値ＣＶ2 はメモリユニット６４に記憶されここで計数値ＣＶ1 となる。基準時間ＴＳＶr は計数値ＣＶ1 の整数部分ＩＮＴに等しく、計数値ＣＶ1 の整数部分のＭビットだけが比較器ユニット４８に供給され、ＭビットのＴＳＶ値と比較される。Ｍは同様に２３に等しくする。
【００１６】
ＣＶ1 は２７MHz の発振器５６の各瞬時においてインクリメントされる。このインクリメントは一定であり、好ましくは１に等しい整数とする。通常のアプローチのように、ＴＳＶ値がパケットから再生される毎に、再生されたＴＳＶ値が基準値ＴＳＶr と比較され、等しい場合当該パケットを出力部５４に供給する。
【００１７】
図２の装置のインクリメント値は固定され、発振器ユニット５６の実際の周波数と関係する。発振器周波数が正確に２７MHz の場合、インクリメント値は正確に１になる。一方、この装置は、発振器５６の周波数が２７MHz よりも低い場合インクリメント値を１よりも僅かに大きくなるように設定することにより或いは発振器５６の周波数が２７MHz よりも高い場合インクリメント値を１よりも僅かに大きな値に設定することにより、２７MHz の必要な値からの発振器５６の実際の周波数の偏移を調整することができる。
【００１８】
記録及び再生の両方を行なうことができる本発明の装置の実施例において、図２の装置のインクリメント値発生器ユニット２０ａには、さらに制御信号入力部８２を設けることができ、さらにこの装置にはスイッチＳ1 及びユニット８０を設けることができる。
【００１９】
制御信号がライン２７に発生し、インクリメント値ＩＮＣを１のような固定された値に設定する。この制御信号はプリセット制御信号発生器ユニットであるユニット８０から得ることができ、このプリセット制御発生器ユニットはインクリメント値発生器ユニット２０ａを１のような値である一定のインクリメント値ＩＮＣを発生させるようにプリセットする制御信号を発生する。スイッチＳ1 はユニット８０とユニット２０ａとの間に含むことができる。スイッチＳ1 はユニット２０ａの制御信号入力部８２に結合した端子ａ、ユニット８０の出力部に結合した端子ｃ及び図１の比較器ユニット１２の出力部に結合した端子ｂを有する。この装置が再生モードに切り換えられると、ｒｅｃ／ｐｂ制御信号に応じて、スイッチＳ1 はその位置ａ−ｂにセットされる。再生モードにおいてインクリメント値ＩＮＣは一定値であり好ましくは１に等しく、記録モードにおいてインクリメント値は比較器ユニット１２から発生する制御信号により制御可能にする。
【００２０】
図３は時間スタンプ値発生ユニット１６及び５０の実施例の詳細な構成を示す。加算器１８及び５８で実行すべき加算は、２２＋９＋１４＝ビット（小数部分ＦＲＡＣの２２ビット及び整数部分ＩＮＴの２３ビット）のリップル・パスを含む。加算器ユニットの４段パイプライン構成を図３に示す。この構成は後述するように約４倍だけ種々の素子における遅延を低減できる利点を有する。
【００２１】
図３は、加算器ユニット１８（５８）を構成する４個の加算器８２，８４，８６及び８８を示す。インクリメント値発生器ユニット２０（２０ａ）は３個のサブユニット９０ａ，９０ｂ及び９０ｃを有する。サブユニット９０ａは、ＦＲＡＣ〔ｂ0---ｂ10〕で図示したインクリメント値の小数部分の１１個の最下位ビットを発生する。サブユニット９０ｂは、ＦＲＡＣ〔ｂ11--- ｂ21〕で図示するインクリメント値の小数部分の１０個の最上位ビットを発生する。サブユニット９０ｃは、ＩＮＴ〔ｂ22〕で示すインクリメント値の整数部分の１ビットを発生する。これらサブユニットは、ライン２７を介して供給される制御信号の制御のもとで組み合せとしてインクリメント値ＩＮＣを発生する。ＦＩＦＯの形態とされることができ２７MHz 発振器の１クロック周期に等しいＴの遅延を実行する遅延回路１００をサブユニット９０ｂと加算器８４との間に設ける。同様にＦＩＦＯの形態とすることができ２Ｔの遅延を実行する遅延回路１０２をサブユニット９０ｃと加算器８６との間に設ける。
【００２２】
メモリユニット２４，６４は４個のサブユニット９２ａ，９２ｂ，９２ｃ及び９２ｄを有する。サブユニット９２ａは、そこに記憶されている計数値ＣＶ1 の小数部分の１１個の最下位ビットを有する。サブユニット９２ｂは、そこに記憶されている計数値ＣＶ1 の小数部分の１０個の最上位ビットを有する。サブユニット９２ｃは、そこに記憶されている計数値ＣＶ1 の整数部分の９個の最下位ビットを有する。サブユニット９２ｄは、そこに記憶されている計数値ＣＶ1 の整数部分の１４個の最上位ビットを有する。加算器８２はインクリメント値の小数部分の１１個の最下位ビットを計数値ＣＶ1 の小数部分の１１個の最下位ビットに加算する。キャリービットをキャリーオーバ制御ブロック９４ａを介して加算器８４に供給する。加算器８４は、インクリメント値の１０個の最上位ビットを計数値ＣＶ1 の小数部分の１０個の最上位ビットに加算する。キャリービットをキャリーオーバ制御ブロック９４ｂを介して加算器８６に供給する。加算器８６は、インクリメント値の整数部分のビットを計数値ＣＶ1 の整数部分の９個の最上位ビットに加算する。キャリービットをキャリーオーバ制御ブロック９４ｃを介して加算器８８に供給する。加算器８８は、キャリービットを計数値ＣＶ1 の整数部分の１４個の最上位ビットに加算する。さらに、ＦＩＦＯの形態とされることができ２７ＭＨｚ発振器のクロック周期に等しいＴの遅延を行う遅延回路１０４をサブユニット９２ｃの出力部に結合する。２Ｔの遅延を行う遅延回路１０６をサブユニット９２ｂの出力部に結合し、３Ｔの遅延を行う遅延回路１０８をサブユニット９２ａの出力部に結合する。
【００２３】
計数値ＣＶ1 の小数部分の９−ビットの最下位部分は、デシマル表記として０から２９９まで変化する。値２９９に到達すると、キャリーオーバ制御信号がブロック９４ｃを介して発生する。計数値ＣＶ1 の整数部分の１３−ビットの最上位部分は、デシマル表記として０から１６３８３まで変化する。
【００２４】
インクリメント値ＩＮＴは、到来データ流のプログラムクロックにロックされているば、１に極めて接近した小数部分を有する数となる。この場合、偏移量は±１００ｐｐｍの範囲内にあり、到来するプログラムクロックの周波数及び局部発振器の周波数に依存する。インクリメント値は、小数点の左側に１ビット右側に２２ビット存在する２３ビットの固定小数点数により表される。ビットｂ22は１を表し、ビットｂ0 は０．２４ｐｐｍにほぼ等しい値２＾（−２２）を表す。インクリメント値ＩＮＣを用いる場合、クロック当たりの平均インクリメント値は０．２４ｐｐｍのステップで制御されることができる。通常、インクリメントは正確に１であり、ＳＴＣ−ＩＮＣを変更することにより１．０よりも小さく又は大きくすることができる。
【００２５】
インクリメント値決定手段２０，２０ａから発生したインクリメント値は、本例では以下の方法で加算器ユニット１５，５８に供給する。２７ＭＨｚのクロック信号の第１のクロックパルスが入力すると、ＩＮＣ（ｔ＝０）で示すインクリメント値の小数部分のビットｂ0 〜ｂ10が加算器８２に直接供給され、ビットｂ11〜ｂ21は遅延回路１００に供給されビットｂ22は遅延回路１０２に供給される。
【００２６】
２７ＭＨｚのクロック信号の第２のクロックパルスが入力すると、以下の処理を実行する。
（ａ）加算器８２において加算処理を実行して、ＣＶ2 （ｔ＝Ｔ）と称されメモリ９２ａに記憶されている次の計数値の小数部分のビットｂ0 〜ｂ10を発生すると共に、キャリービットをメモリ９４ａに記憶する。
（ｂ）さらに、インクリメント値ＩＮＣ（０）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給し、ＩＮＣ（０）のビットｂ22を遅延回路１０２において１桁シフトする。
（ｃ）さらに、ＩＮＣ（Ｔ）で示す次のインクリメント値の小数部分のビットｂ0 〜ｂ10を加算器８２に直接供給し、ビットｂ11〜ｂ21を遅延回路に供給し、ｂ22を遅延回路１０２に供給する。
２７ＭＨｚのクロック信号の第３のクロックパルスが入力すると、以下の処理を実行する。
（ａ）加算器８２において加算処理を実行してＣＶ2 （ｔ＝２Ｔ）と称されメモリ９２ａに記憶されている次の計数値の小数部分のビットｂ0 〜ｂ10を発生させると共に、キャリービットをメモリ９４ａに記憶する。
（ｂ）加算器８４において加算処理を実行してメモリ９２ｂに記憶されているＣＶ2 （Ｔ）の次の計数値の小数部分のビットｂ0 〜ｂ10を発生させると共に、キャリービットをメモリ９４ｂに記憶する。
（ｃ）さらに、インクリメント値ＩＮＣ（Ｔ）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給する。
（ｄ）ＩＮＣ（０）及びＩＮＣ（Ｔ）のビットｂ22を遅延回路において１桁シフトさせ、ＩＮＣ（０）のビットｂ22をを加算器８６に供給する。
（ｅ）ＣＶ2 （Ｔ）の小数部分のビットｂ0 〜ｂ10を遅延回路１０８において１桁シフトする。
（ｆ）さらに、次のインクリメント値ＩＮＣ（２Ｔ）のビットを加算器８２、遅延回路１００及び遅延回路１０２に供給する。
【００２７】
２７MHz のクロック信号の４番目のクロックパルスの入力に伴ない、以下の処理を実行する。
（ａ）加算器８２において加算を行ない、メモリ９２ａに記憶されているＣＶ3（３Ｔ）の小数部分のビットｂ0 〜ｂ10を発生し、キャリービットをメモリ９４ａに記憶する。
（ｂ）加算器８４において加算を行ない、メモリ９２ｂに記憶されているＣＶ2（２Ｔ）の小数部分のビットｂ11〜ｂ21を発生し、キャリービットをメモリ９４ｂに記憶する。
（ｃ）加算器８６において加算処理を実行して、メモリ９２ｃに記憶されているＣＶ2 （Ｔ）の整数部分のビットｂ0 〜ｂ8 を発生させ、キャリービットをメモリ９４ｃに記憶する。
（ｄ）さらに、インクリメント値（２Ｔ）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給する。
（ｅ）ＩＮＣ（Ｔ）及びＩＮＣ（２Ｔ）のビットｂ22を遅延回路１０２において１桁シフトし、ＩＮＣ（Ｔ）のビットｂ22を加算器８６に供給する。
（ｆ）ＣＶ2 （Ｔ）及びＣＶ2 （２Ｔ）の小数部分のビットｂ0 〜ｂ10を遅延回路１０８において１桁シフトさせ、ＣＶ2 （Ｔ）の小数部分のビットｂ11〜ｂ21を遅延回路１０６において１桁シフトさせる。
（ｇ）さらに、次のインクリメント値ＩＮＣ（３Ｔ）のビットを加算器８２、遅延回路１００及び遅延回路１０２に供給する。
【００２８】
２７MHz のクロック信号の５番目のクロックパルスの入力に際し、以下の処理を実行する。
（ａ）加算器８２において加算処理を実行してメモリ９２ａに記憶されているＣＶ2 （４Ｔ）の小数部分のビットｂ0 〜ｂ10を発生させ、キャリービットをメモリ９２ａに記憶する。
（ｂ）加算器８４において加算処理を実行して、メモリ９２ｂに記憶されているＣＶ2 （３Ｔ）の小数部分のビットｂ11〜ｂ21を発生し、キャリービットをメモリ９２ｂに記憶する。
（ｃ）加算器８６において加算処理を実行して、メモリ９２ｃに記憶されているＣＶ2 （２Ｔ）の整数部分のビットｂ0 〜ｂ8 を発生し、キャリービットをメモリ９４ｃに記憶する。
（ｄ）加算器８８において加算処理を実行して、メモリ９２ｂに記憶されているＣＶ2 （Ｔ）の整数部分のビットｂ9 〜ｂ22を発生し、これらのビットをメモリ９２ｄの出力部において形成する。
（ｅ）さらに、インクリメント値ＩＮＣ（３Ｔ）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給する。
（ｆ）ＩＮＣ（２Ｔ）及びＩＮＣ（３Ｔ）のビットｂ22を遅延回路１０２において１桁シフトし、ＩＮＣ（２Ｔ）のビットｂ22を加算器８６に供給する。
（ｇ）ＣＶ2 （Ｔ），ＣＶ2 （２Ｔ）及びＣＶ2 （３Ｔ）の小数部分のビットｂ0 〜ｂ10を遅延回路１０８において１桁シフトさせ、ＣＶ2 （Ｔ）及びＣＶ2 （２Ｔ）の小数部分のビットｂ11〜ｂ21を遅延回路１０６において１桁シフトさせ、ＣＶ2 （Ｔ）の整数部分のビットｂ0 〜ｂ8 を遅延回路１０４において１桁シフトさせる。
（ｈ）さらに、次のインクリメント値ＩＮＣ（４Ｔ）のビットを加算器８２、遅延回路１００及び遅延回路１０２に供給する。
このようにして、４５−ビットワードのＣＶ2 （０）の全体が遅延回路１０８，１０６，１０４の出力部及びメモリ９２ｄの出力部において得られる。
【００２９】
次のクロックパルスに際し、４５−ビットワードＣＶ（Ｔ）全体がその出力部において得られる。このように、加算ユニットがキャリーオーバ制御を有すると共に加算器ユニットに対するインクリメントの供給が遅延した４個の加算器に分割されているので、加算の結果に起因する処理の遅延は約１／４に減少する。
【００３０】
本発明は好適実施例に基づいて説明したが、これら実施例に限定されないものと理解すべきである。すなわち、種々の変形が当業者にとって明らかである。一例として、時間スタンプ値は上述した方法以外の別の方法で計数値から取り出すことができ、例えば計数値を丸め込み処理（rounding action)することにより取り出すことができる。さらに、本発明は新規な構成として或いは新規な構成の組み合せとして成立する。
【図面の簡単な説明】
【図１】 記録装置の実施例を示す。
【図２】 再生装置の実施例を示す。
【図３】 時間スタンプ値発生ユニットの実施例を示す。
【発明の属する技術分野】
本発明は、情報信号を記録媒体のトラックに記録する記録装置であって、情報信号が当該情報信号の一連のデータ流中に時間の関数として不規則に発生するパケットを含み、当該記録装置が、
前記情報信号を受信する入力手段と、
クロック信号に応答して順次サイクルの計数値を発生すると共に、前記パケットの発生瞬時における計数値と関係する前記パケットの時間スタンプ値を、受信した情報信号の中のパケットの発生の検出に応じて取り出すように構成され、受信した情報信号中に含まれるパケットの発生瞬時と関係する時間スタンプを発生する時間スタンプ発生器手段と、
パケットとその対応する時間スタンプ値とを結合して複合パケットを形成する結合手段と、
前記複合パケットを記録媒体のトラックに書き込む書込手段とを具える記録装置、再生装置及び記録方法に関するものである。
【０００２】
【従来の技術】
冒頭部で規定した記録装置は、国際出願９６／３０９０５号から既知である。この記録装置は、ビデオ信号のようなＭＰＥＧ符号化された情報信号を磁気記録媒体のような記録媒体に記録するように構成されている。
【０００３】
【発明が解決しようとする課題】
ＭＰＥＧ伝送流を記録する従来のシステムにおいては、記録中に局部時間スタンプカウンタを到来する伝送流のプログラムクロック基準にロックする必要があった。再生中、オリジナルのパケットタイミングを再構成できるようにするため、時間スタンプカウンタを用いて到来した伝送流パケットの到達時間が記録されている。この時間スタンプカウンタは到来したデータ流のプログラムクロックにロックされ、到来するプログラムクロック基準信号中の周波数オフセットに依存しない記録を行う必要がある。さらに、到来データ流のプログラムクロック基準は、このプログラムクロック基準にロックするために必要な処理のタイミング基準として（例えば、Ｄ−ＶＨＳのドラム）用いることができる。再生中、２７ＭＨｚの周波数及び例えば±２０ｐｐｍの精度を有する自由走行クロックが必要である。このクロックから、パケットタイミングが再構成され処理がこのクロックにロックされる。
【０００４】
【課題を解決するための手段】
本発明の目的は、改善された記録装置を提供することにある。本発明による記録装置は、前記時間スタンプ発生器手段が、
制御信号に応じて可変インクリメント値を発生する可変インクリメント値決定手段と、
クロック信号に応じて計数値に前記可変インクリメント値を加算して、計数値のサイクルの順次の計数値を形成する加算手段と、
情報信号のパケット中に含まれる１個又はそれ以上のプログラムクロック基準値を１個又はそれ以上の時間スタンプ値と比較して前記制御信号を発生する比較器手段とを具え、
前記メモリは、前記クロック信号に応じて、前記加算手段により出力された計数値を整数部と小数部とに分けて記憶することを特徴とする。
【０００５】
本発明は以下の認識に基づいている。通常、従来の記録装置において、時間スタンプカウンタは、周波数が到来データ流のプログラムクロック基準にロックされた局部クロックにしたがって走行する。プログラムクロック基準にロックされる必要のある処理はロックされたクロックからそのタイミングを取り出すことができる。局部クロック信号は、フィードバック制御ループにより調整される電圧制御水晶発振器（ＶＣＸＯ）から取り出される。再生中、ＶＣＸＯは自由に走行する状態（ＶＣＸＯが固定制御電圧に維持される）におかれると共にその周波数はできるだけ２７ＭＨｚに接近した状態に維持する必要がある。
【０００６】
これを行うため、２個の対立する要件がＶＣＸＯに課せられる。一方において、記録中到来プログラムクロック基準にロックするため引き込み可能にする必要があり、他方において、再生中には安定して２７ＭＨｚにできるだけ接近して維持されるようにする必要がある。
【０００７】
本発明においては、水晶発振器を用いるロックが引き込まれる必要がなく安定に維持される要件だけが必要となる解決策を提案する。記録中クロック周波数をロッキングする代わりに、１個又はそれ以上のカウンカのインクリメント速度を到来プログラムクロック基準の速度に調整する（ロックされる）。ロックされたカウンタの状態は記録システム内の基準として用いる。
【０００８】
【発明の実施の形態】
本発明のこれらの概念及び他の概念は図面から明らかにする。
【０００９】
図１の装置はＭＰＥＧパケットの直列データ流を受信する入力端子１を有する。この入力端子１は信号結合ユニット２第１の入力部に結合され、信号結合ユニット２はパケット中に含まれる時間スタンプ値（ＴＳＶ）を受信する第２の入力部を有しその出力部において複合パケットを得る。結合ユニット２の出力部は、複合パケットの順次データ流にチャネル符号化処理を行う信号処理ユニット４を介して書込ユニット６に結合する。書込ユニットは、変換されたパケットの処理された順次データ流を磁気テープのような記録媒体８のトラックに書き込むように構成する。別の実施例において、複合パケットの処理された順次データ流は光ディスクのような記録媒体８ａであるディスクに記録する。パケット検出ユニット３は、パケットの発生瞬時を検出すると共にこの検出に応答して制御信号を発生する。制御信号に応答し、結合ユニットは検出されたパケットに時間スタンプ値ＴＳＶを記憶する。
【００１０】
プログラム基準値抽出ユニット１０を用いて、ＰＣＲ値を含む受信された順次データ流チャネルのパケットからＭＰＥＧ基準において規定されている周知のＰＣＲ値を抽出する。
抽出ユニット１０の出力部は比較ユニット１２の第２の入力部に結合する。比較ユニット１２の第２の入力部は時間スタンプ値ＴＳＶを受信する。時間スタンプ値発生器ユニット１６を用いて時間スタンプ値ＴＳＶを発生する。この時間スタンプ値発生器ユニット１６は、加算ユニット１８及びインクリメント値発生器ユニット２０を具える。インクリメント値発生器ユニット２０はＩＮＣとして図示したインクリメント値を発生し、加算ユニット１８の第１の入力部２２に供給する。さらに、メモリユニット２４が存在し、加算ユニット１８の出力部２６において生ずる出力を記憶する。メモリユニット２４の出力部２８は加算ユニット１８の第２の入力部３０に結合する。発振器ユニット１４が存在し、±３０ppmの精度の２７MHz の周波数を有するクロック信号を発生する。メモリユニット２４は、発振器ユニット１４から供給されるクロックパルスに応じて加算ユニット１８の出力値を毎回記憶する。
【００１１】
インクリメント値ＩＮＣは、Ｐビットのような特定されたビット数で表わされる整数部分ＩＮＴ及びＱビットのような特定のビット数として表わされる小数部分ＦＲＡＣを有する。一例として、Ｐ＝１及びＱ＝２２とする。加算ユニット１８は、その入力部２２及び３０に供給されるＭ＋Ｑビットの計数値ＣＶ1 にＰ＋Ｑビットのインクリメント値ＩＮＣを加算し、その結果を順次計数値ＣＶ2 としてその出力部２６に供給するように構成する。本例では、Ｍは２３に等しくする。発振器ユニット１４からクロック信号が供給されると、計数値ＣＶ2 はメモリユニット２４に記憶され、このメモリユニットにおいて計数値Ｃ1 となる。時間スタンプ値ＴＳＶは計数値ＣＶ1 の整数部分ＩＮＴに等しく、計数値ＣＶ1 の整数部分のＭビットだけが比較器ユニット１２に供給されてＰＣＲ値と比較され特にこのＰＣＲ値の最下位のＭビットと比較されると共に、信号結合ユニット２にも供給されパケット中に包まされる。
【００１２】
２７MHz の発振器ユニット１４の各瞬時によりＣＶ1 だけインクリメントされる。一方、このインクリメントは１に等しい整数ではなく、１．０に接近した少数部分を有する数（例えば、１．０±１００ppm ）である。インクリメント値ＩＮＣは±１００ppm の範囲内で（例えば、２５６又は５１２個のステップ）も調整可能である。通常のアプローチのように、ＰＣＲが当該システムに入力する毎にＰＣＲはＴＳＶと比較され、必要な場合計数値のインクリメント値ＩＮＣが調整される（従来技術のように発振器の周波数を調整するのではなく）。比較結果は比較器ユニット１２のローパスフィルタを通過し、入力データ流中のＰＣＲジッタの影響が抑制される。
【００１３】
図２は、図１の装置により記録媒体８すなわち８ａに記録されている複合ＭＰＥＧパケットを再生する装置を示す。この装置は、記録媒体中から複合パケットを読み出す読出ユニット４０を具える。読出ユニットの出力部４０は信号処理ユニット４２の入力部に結合され、この信号処理ユニット４２は、記録装置の信号処理ユニット４により実行される信号処理とは反対の信号処理を記録媒体から読み出された信号に対して行なう。一連の複合パケットが信号処理ユニット４２の出力部に現われ、この信号処理ユニットの出力部はバッファユニット４４の入力部及び抽出器ユニット４６の入力部に結合する。抽出器ユニット４６は複合パケットから時間スタンプ値ＴＳＶを抽出し、抽出された時間スタンプ値ＴＳＶを比較器ユニット４８の第１の入力部に供給する。比較器から時間スタンプ値が復帰したパケットをバッファユニット４４に記憶する。基準時間スタンプ発生器ユニット５０を用いて基準時間スタンプ値ＴＳＶr を発生させる。これら基準時間スタンプ値は比較器ユニット４８の第２の入力部に供給され、複合パケットから再生した時間スタンプ値と比較される。基準時間スタンプ値とパケットから再生された時間スタンプ値とが一致すると、比較器ユニットにより制御信号がライン５２に現われ、時間スタンプ値が再生されたパケットが上記制御信号に応じてバッファ４４の出力部に現われ、別の処理に供される。
【００１４】
基準時間スタンプ値発生器ユニット５０は、２７MHz の一定の周波数を有するクロック信号を発生する発振器ユニット５６を具える。この発生器ユニット５０は、さらに加算器ユニット５８及びインクリメント値発生器ユニット２０ａも具える。インクリメント値発生器ユニット２０ａはＩＮＣとして図示したインクリメント値を発生し、このインクリメント値は加算器ユニット５８の第１の入力部６２に供給する。さらに、加算器ユニット５８の出力部６６に生ずる出力部を記憶するメモリユニット６４が存在する。メモリユニット６４の出力部７８は加算器ユニット５８の第２の入力部７０に結合する。発振器５６は±３０ppm の精度を有する。メモリユニット６４は、発振器ユニット５６から供給されるクロックパルスに応じて毎回加算器ユニット５８の出力値を記憶する。
【００１５】
インクリメント値ＩＣＮは、Ｐビットのように特定されたビット数として表わされる整数部分ＩＭＴと、Ｑビットのように特定されたビット数として表わされる小数部分ＦＲＡＣとを有する。上述の場合、例えばＰ＝１及びＱ＝２２が与えられる。加算器ユニット５８は、Ｐ＋Ｑビットのインクリメント値ＩＮＣを入力部６２及び７０にそれぞれ供給されるＭ＋Ｑビットの計数値ＣＶ1 に加算するように構成され、その結果を順次の計数値としてその出力部に供給する。発振器ユニット５６からクロック信号が供給されると、計数値ＣＶ2 はメモリユニット６４に記憶されここで計数値ＣＶ1 となる。基準時間ＴＳＶr は計数値ＣＶ1 の整数部分ＩＮＴに等しく、計数値ＣＶ1 の整数部分のＭビットだけが比較器ユニット４８に供給され、ＭビットのＴＳＶ値と比較される。Ｍは同様に２３に等しくする。
【００１６】
ＣＶ1 は２７MHz の発振器５６の各瞬時においてインクリメントされる。このインクリメントは一定であり、好ましくは１に等しい整数とする。通常のアプローチのように、ＴＳＶ値がパケットから再生される毎に、再生されたＴＳＶ値が基準値ＴＳＶr と比較され、等しい場合当該パケットを出力部５４に供給する。
【００１７】
図２の装置のインクリメント値は固定され、発振器ユニット５６の実際の周波数と関係する。発振器周波数が正確に２７MHz の場合、インクリメント値は正確に１になる。一方、この装置は、発振器５６の周波数が２７MHz よりも低い場合インクリメント値を１よりも僅かに大きくなるように設定することにより或いは発振器５６の周波数が２７MHz よりも高い場合インクリメント値を１よりも僅かに大きな値に設定することにより、２７MHz の必要な値からの発振器５６の実際の周波数の偏移を調整することができる。
【００１８】
記録及び再生の両方を行なうことができる本発明の装置の実施例において、図２の装置のインクリメント値発生器ユニット２０ａには、さらに制御信号入力部８２を設けることができ、さらにこの装置にはスイッチＳ1 及びユニット８０を設けることができる。
【００１９】
制御信号がライン２７に発生し、インクリメント値ＩＮＣを１のような固定された値に設定する。この制御信号はプリセット制御信号発生器ユニットであるユニット８０から得ることができ、このプリセット制御発生器ユニットはインクリメント値発生器ユニット２０ａを１のような値である一定のインクリメント値ＩＮＣを発生させるようにプリセットする制御信号を発生する。スイッチＳ1 はユニット８０とユニット２０ａとの間に含むことができる。スイッチＳ1 はユニット２０ａの制御信号入力部８２に結合した端子ａ、ユニット８０の出力部に結合した端子ｃ及び図１の比較器ユニット１２の出力部に結合した端子ｂを有する。この装置が再生モードに切り換えられると、ｒｅｃ／ｐｂ制御信号に応じて、スイッチＳ1 はその位置ａ−ｂにセットされる。再生モードにおいてインクリメント値ＩＮＣは一定値であり好ましくは１に等しく、記録モードにおいてインクリメント値は比較器ユニット１２から発生する制御信号により制御可能にする。
【００２０】
図３は時間スタンプ値発生ユニット１６及び５０の実施例の詳細な構成を示す。加算器１８及び５８で実行すべき加算は、２２＋９＋１４＝ビット（小数部分ＦＲＡＣの２２ビット及び整数部分ＩＮＴの２３ビット）のリップル・パスを含む。加算器ユニットの４段パイプライン構成を図３に示す。この構成は後述するように約４倍だけ種々の素子における遅延を低減できる利点を有する。
【００２１】
図３は、加算器ユニット１８（５８）を構成する４個の加算器８２，８４，８６及び８８を示す。インクリメント値発生器ユニット２０（２０ａ）は３個のサブユニット９０ａ，９０ｂ及び９０ｃを有する。サブユニット９０ａは、ＦＲＡＣ〔ｂ0---ｂ10〕で図示したインクリメント値の小数部分の１１個の最下位ビットを発生する。サブユニット９０ｂは、ＦＲＡＣ〔ｂ11--- ｂ21〕で図示するインクリメント値の小数部分の１０個の最上位ビットを発生する。サブユニット９０ｃは、ＩＮＴ〔ｂ22〕で示すインクリメント値の整数部分の１ビットを発生する。これらサブユニットは、ライン２７を介して供給される制御信号の制御のもとで組み合せとしてインクリメント値ＩＮＣを発生する。ＦＩＦＯの形態とされることができ２７MHz 発振器の１クロック周期に等しいＴの遅延を実行する遅延回路１００をサブユニット９０ｂと加算器８４との間に設ける。同様にＦＩＦＯの形態とすることができ２Ｔの遅延を実行する遅延回路１０２をサブユニット９０ｃと加算器８６との間に設ける。
【００２２】
メモリユニット２４，６４は４個のサブユニット９２ａ，９２ｂ，９２ｃ及び９２ｄを有する。サブユニット９２ａは、そこに記憶されている計数値ＣＶ1 の小数部分の１１個の最下位ビットを有する。サブユニット９２ｂは、そこに記憶されている計数値ＣＶ1 の小数部分の１０個の最上位ビットを有する。サブユニット９２ｃは、そこに記憶されている計数値ＣＶ1 の整数部分の９個の最下位ビットを有する。サブユニット９２ｄは、そこに記憶されている計数値ＣＶ1 の整数部分の１４個の最上位ビットを有する。加算器８２はインクリメント値の小数部分の１１個の最下位ビットを計数値ＣＶ1 の小数部分の１１個の最下位ビットに加算する。キャリービットをキャリーオーバ制御ブロック９４ａを介して加算器８４に供給する。加算器８４は、インクリメント値の１０個の最上位ビットを計数値ＣＶ1 の小数部分の１０個の最上位ビットに加算する。キャリービットをキャリーオーバ制御ブロック９４ｂを介して加算器８６に供給する。加算器８６は、インクリメント値の整数部分のビットを計数値ＣＶ1 の整数部分の９個の最上位ビットに加算する。キャリービットをキャリーオーバ制御ブロック９４ｃを介して加算器８８に供給する。加算器８８は、キャリービットを計数値ＣＶ1 の整数部分の１４個の最上位ビットに加算する。さらに、ＦＩＦＯの形態とされることができ２７ＭＨｚ発振器のクロック周期に等しいＴの遅延を行う遅延回路１０４をサブユニット９２ｃの出力部に結合する。２Ｔの遅延を行う遅延回路１０６をサブユニット９２ｂの出力部に結合し、３Ｔの遅延を行う遅延回路１０８をサブユニット９２ａの出力部に結合する。
【００２３】
計数値ＣＶ1 の小数部分の９−ビットの最下位部分は、デシマル表記として０から２９９まで変化する。値２９９に到達すると、キャリーオーバ制御信号がブロック９４ｃを介して発生する。計数値ＣＶ1 の整数部分の１３−ビットの最上位部分は、デシマル表記として０から１６３８３まで変化する。
【００２４】
インクリメント値ＩＮＴは、到来データ流のプログラムクロックにロックされているば、１に極めて接近した小数部分を有する数となる。この場合、偏移量は±１００ｐｐｍの範囲内にあり、到来するプログラムクロックの周波数及び局部発振器の周波数に依存する。インクリメント値は、小数点の左側に１ビット右側に２２ビット存在する２３ビットの固定小数点数により表される。ビットｂ22は１を表し、ビットｂ0 は０．２４ｐｐｍにほぼ等しい値２＾（−２２）を表す。インクリメント値ＩＮＣを用いる場合、クロック当たりの平均インクリメント値は０．２４ｐｐｍのステップで制御されることができる。通常、インクリメントは正確に１であり、ＳＴＣ−ＩＮＣを変更することにより１．０よりも小さく又は大きくすることができる。
【００２５】
インクリメント値決定手段２０，２０ａから発生したインクリメント値は、本例では以下の方法で加算器ユニット１５，５８に供給する。２７ＭＨｚのクロック信号の第１のクロックパルスが入力すると、ＩＮＣ（ｔ＝０）で示すインクリメント値の小数部分のビットｂ0 〜ｂ10が加算器８２に直接供給され、ビットｂ11〜ｂ21は遅延回路１００に供給されビットｂ22は遅延回路１０２に供給される。
【００２６】
２７ＭＨｚのクロック信号の第２のクロックパルスが入力すると、以下の処理を実行する。
（ａ）加算器８２において加算処理を実行して、ＣＶ2 （ｔ＝Ｔ）と称されメモリ９２ａに記憶されている次の計数値の小数部分のビットｂ0 〜ｂ10を発生すると共に、キャリービットをメモリ９４ａに記憶する。
（ｂ）さらに、インクリメント値ＩＮＣ（０）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給し、ＩＮＣ（０）のビットｂ22を遅延回路１０２において１桁シフトする。
（ｃ）さらに、ＩＮＣ（Ｔ）で示す次のインクリメント値の小数部分のビットｂ0 〜ｂ10を加算器８２に直接供給し、ビットｂ11〜ｂ21を遅延回路に供給し、ｂ22を遅延回路１０２に供給する。
２７ＭＨｚのクロック信号の第３のクロックパルスが入力すると、以下の処理を実行する。
（ａ）加算器８２において加算処理を実行してＣＶ2 （ｔ＝２Ｔ）と称されメモリ９２ａに記憶されている次の計数値の小数部分のビットｂ0 〜ｂ10を発生させると共に、キャリービットをメモリ９４ａに記憶する。
（ｂ）加算器８４において加算処理を実行してメモリ９２ｂに記憶されているＣＶ2 （Ｔ）の次の計数値の小数部分のビットｂ0 〜ｂ10を発生させると共に、キャリービットをメモリ９４ｂに記憶する。
（ｃ）さらに、インクリメント値ＩＮＣ（Ｔ）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給する。
（ｄ）ＩＮＣ（０）及びＩＮＣ（Ｔ）のビットｂ22を遅延回路において１桁シフトさせ、ＩＮＣ（０）のビットｂ22をを加算器８６に供給する。
（ｅ）ＣＶ2 （Ｔ）の小数部分のビットｂ0 〜ｂ10を遅延回路１０８において１桁シフトする。
（ｆ）さらに、次のインクリメント値ＩＮＣ（２Ｔ）のビットを加算器８２、遅延回路１００及び遅延回路１０２に供給する。
【００２７】
２７MHz のクロック信号の４番目のクロックパルスの入力に伴ない、以下の処理を実行する。
（ａ）加算器８２において加算を行ない、メモリ９２ａに記憶されているＣＶ3（３Ｔ）の小数部分のビットｂ0 〜ｂ10を発生し、キャリービットをメモリ９４ａに記憶する。
（ｂ）加算器８４において加算を行ない、メモリ９２ｂに記憶されているＣＶ2（２Ｔ）の小数部分のビットｂ11〜ｂ21を発生し、キャリービットをメモリ９４ｂに記憶する。
（ｃ）加算器８６において加算処理を実行して、メモリ９２ｃに記憶されているＣＶ2 （Ｔ）の整数部分のビットｂ0 〜ｂ8 を発生させ、キャリービットをメモリ９４ｃに記憶する。
（ｄ）さらに、インクリメント値（２Ｔ）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給する。
（ｅ）ＩＮＣ（Ｔ）及びＩＮＣ（２Ｔ）のビットｂ22を遅延回路１０２において１桁シフトし、ＩＮＣ（Ｔ）のビットｂ22を加算器８６に供給する。
（ｆ）ＣＶ2 （Ｔ）及びＣＶ2 （２Ｔ）の小数部分のビットｂ0 〜ｂ10を遅延回路１０８において１桁シフトさせ、ＣＶ2 （Ｔ）の小数部分のビットｂ11〜ｂ21を遅延回路１０６において１桁シフトさせる。
（ｇ）さらに、次のインクリメント値ＩＮＣ（３Ｔ）のビットを加算器８２、遅延回路１００及び遅延回路１０２に供給する。
【００２８】
２７MHz のクロック信号の５番目のクロックパルスの入力に際し、以下の処理を実行する。
（ａ）加算器８２において加算処理を実行してメモリ９２ａに記憶されているＣＶ2 （４Ｔ）の小数部分のビットｂ0 〜ｂ10を発生させ、キャリービットをメモリ９２ａに記憶する。
（ｂ）加算器８４において加算処理を実行して、メモリ９２ｂに記憶されているＣＶ2 （３Ｔ）の小数部分のビットｂ11〜ｂ21を発生し、キャリービットをメモリ９２ｂに記憶する。
（ｃ）加算器８６において加算処理を実行して、メモリ９２ｃに記憶されているＣＶ2 （２Ｔ）の整数部分のビットｂ0 〜ｂ8 を発生し、キャリービットをメモリ９４ｃに記憶する。
（ｄ）加算器８８において加算処理を実行して、メモリ９２ｂに記憶されているＣＶ2 （Ｔ）の整数部分のビットｂ9 〜ｂ22を発生し、これらのビットをメモリ９２ｄの出力部において形成する。
（ｅ）さらに、インクリメント値ＩＮＣ（３Ｔ）のビットｂ11〜ｂ21を遅延回路１００の出力部に供給する。
（ｆ）ＩＮＣ（２Ｔ）及びＩＮＣ（３Ｔ）のビットｂ22を遅延回路１０２において１桁シフトし、ＩＮＣ（２Ｔ）のビットｂ22を加算器８６に供給する。
（ｇ）ＣＶ2 （Ｔ），ＣＶ2 （２Ｔ）及びＣＶ2 （３Ｔ）の小数部分のビットｂ0 〜ｂ10を遅延回路１０８において１桁シフトさせ、ＣＶ2 （Ｔ）及びＣＶ2 （２Ｔ）の小数部分のビットｂ11〜ｂ21を遅延回路１０６において１桁シフトさせ、ＣＶ2 （Ｔ）の整数部分のビットｂ0 〜ｂ8 を遅延回路１０４において１桁シフトさせる。
（ｈ）さらに、次のインクリメント値ＩＮＣ（４Ｔ）のビットを加算器８２、遅延回路１００及び遅延回路１０２に供給する。
このようにして、４５−ビットワードのＣＶ2 （０）の全体が遅延回路１０８，１０６，１０４の出力部及びメモリ９２ｄの出力部において得られる。
【００２９】
次のクロックパルスに際し、４５−ビットワードＣＶ（Ｔ）全体がその出力部において得られる。このように、加算ユニットがキャリーオーバ制御を有すると共に加算器ユニットに対するインクリメントの供給が遅延した４個の加算器に分割されているので、加算の結果に起因する処理の遅延は約１／４に減少する。
【００３０】
本発明は好適実施例に基づいて説明したが、これら実施例に限定されないものと理解すべきである。すなわち、種々の変形が当業者にとって明らかである。一例として、時間スタンプ値は上述した方法以外の別の方法で計数値から取り出すことができ、例えば計数値を丸め込み処理（rounding action)することにより取り出すことができる。さらに、本発明は新規な構成として或いは新規な構成の組み合せとして成立する。
【図面の簡単な説明】
【図１】 記録装置の実施例を示す。
【図２】 再生装置の実施例を示す。
【図３】 時間スタンプ値発生ユニットの実施例を示す。
Claims (9)
- 情報信号を記録媒体のトラックに記録する記録装置であって、情報信号が当該情報信号の一連のデータ流中に時間の関数として不規則に発生するパケットを含み、当該記録装置が、
前記情報信号を受信する入力手段と、
クロック信号に応答して順次サイクルの計数値を発生すると共に、前記パケットの発生瞬時における計数値と関係する前記パケットの時間スタンプ値を、受信した情報信号の中のパケットの発生の検出に応じてメモリに記憶されている前記計数値の整数部を取り出すように構成され、受信した情報信号中に含まれるパケットの発生瞬時と関係する時間スタンプを生成する時間スタンプ発生器手段と、
パケットとその対応する時間スタンプ値とを結合して複合パケットを形成する結合手段と、
前記複合パケットを記録媒体のトラックに書き込む書込手段とを具える記録装置において、
前記時間スタンプ発生器手段が、
制御信号に応じて可変インクリメント値を発生する可変インクリメント値決定手段と、
クロック信号に応じて計数値に前記可変インクリメント値を加算して、計数値のサイクルの順次の計数値を形成する加算手段と、
情報信号のパケット中に含まれる１個又はそれ以上のプログラムクロック基準値を１個又はそれ以上の時間スタンプ値と比較して前記制御信号を発生する比較器手段とを具え、
前記メモリは、前記クロック信号に応じて、前記加算手段により出力された計数値を整数部と小数部とに分けて記憶することを特徴とする記録装置。 - 前記計数値が整数部及び小数部を有し、前記可変インクリメント値が整数部及び小数部を有し、前記可変インクリメント値決定手段を、前記インクリメント値の整数部及び小数部の値を前記制御信号に応じて変化させるように構成したことを特徴とする請求項１に記載の装置。
- 前記可変インクリメント値決定手段を、前記制御信号に応じて１付近の値のインクリメント値を変化させるように構成したことを特徴とする請求項１又は２に記載の装置。
- Ｎ及びＭが、Ｎ≧Ｍとなる整数とした場合に、前記計数値の整数部がＭビットとして表されて時間スタンプ値を形成し、前記プログラムクロック基準信号がＮビットとして表され、前記比較器手段を、Ｎビットのプログラムクロック基準値のＭ個の最下位ビットを計数値の整数部と比較して前記制御信号を発生するように構成したことを特徴とする請求項２に記載の装置。
- 前記クロック信号の周波数をほぼ一定としたことを特徴とする請求項１、２、３又は４に記載の装置。
- 記録媒体のトラックから複合パケットを再生するように構成した請求項１から５までのいずれか１項に記載の装置であって、当該装置がさらに、
記録媒体から複合パケットを読み出す読出手段と、
前記複合パケットから時間スタンプを再生する時間スタンプ再生手段と、
発振器手段から発生するクロック信号に応じて順次の計数値の順次サイクルを発生するように構成され、メモリに記憶されている前記計数値の整数部に等しい基準時間スタンプを発生する基準時間スタンプ発生器手段と、
パケットから再生した時間スタンプ値を前記基準時間スタンプ発生器手段から発生した基準時間スタンプ値と比較し、この比較に応じて制御信号を発生する比較器手段と、
前記パケットを前記制御信号に応じて出力部に供給する供給手段とを具える装置において、
前記基準時間スタンプ発生器手段が、
一定のインクリメント値を発生するインクリメント値発生器手段と、
クロック信号に応じて前記インクリメント値を以前の計数値に加算して実際の計数値を形成する加算器手段とを具え、
前記メモリは、前記クロック信号に応じて、前記加算器手段により出力された計数値を整数部と小数部とに分けて記憶することを特徴とする装置。 - 記録媒体のトラックから複合パケットを再生する装置であって、
記録媒体から複合パケットを読み出す読出手段と、
前記複合パケットから時間スタンプを再生する時間スタンプ再生手段と、
発振器手段から発生するクロック信号に応じて順次の計数値の順次サイクルを発生するように構成され、メモリに記憶されている前記計数値の整数部に等しい基準時間スタンプを発生する基準時間スタンプ発生器手段と、
パケットから再生した時間スタンプ値を前記基準時間スタンプ発生器手段から発生した基準時間スタンプ値と比較し、この比較に応じて制御信号を発生する比較器手段と、
前記パケットを前記制御信号に応じて出力部に供給する供給手段とを具える装置において、
前記基準時間スタンプ発生器手段が、
一定のインクリメント値を発生するインクリメント値発生器手段と、
クロック信号に応じて前記インクリメント値を以前の計数値に加算して実際の計数値を形成する加算器手段とを具え、
前記メモリは、前記クロック信号に応じて、前記加算器手段により出力された計数値を整数部と小数部とに分けて記憶することを特徴とする装置。 - 前記インクリメント値を１としたことを特徴とする請求項６又は７に記載の装置。
- 情報信号を記録媒体のトラックに記録する記録方法であって、情報信号が当該情報信号の一連のデータ流中に時間の関数として不規則に発生するパケットを含み、当該記録方法が、
前記情報信号を受信する工程と、
クロック信号に応答して順次サイクルの計数値を発生すると共に、受信した情報信号中のパケットの発生の検出に応じて、パケットの発生瞬時における計数値と関連性を有するパケットの時間スタンプ値として、メモリに記憶されている前記計数値の整数部を取り出して、受信した情報信号中に含まれるパケットの発生瞬時と関連性を有する時間スタンプを発生する工程と、
パケットとその対応する時間スタンプ値とを結合して複合パケットを形成する工程と、
前記複合パケットを記録媒体のトラックに書き込む工程とを具える記録方法において、
前記時間スタンプを発生させる工程が、
制御信号に応じて可変インクリメント値を発生する工程と、
クロック信号に応じて計数値に前記可変インクリメント値を加算して、計数値のサイクルの順次の計数値を形成する工程と、
情報信号のパケット中に含まれる１個又はそれ以上のプログラムクロック基準値を１個又はそれ以上の時間スタンプ値と比較して前記制御信号を発生する工程と、
前記クロック信号に応じて、前記計数値を整数部と小数部とに分けて前記メモリに記憶する工程とを具えることを特徴とする記録方法。
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