CN1273670A - 信息信号在记录载体上的轨迹中的记录和重放 - Google Patents

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Abstract

通常,MPEG记录装置中,在记录过程中,通过牵引可控振荡器的时钟频率,时间标记计数器被锁定至输入流的程序时钟基准。在重放过程中,振荡器自由振荡。重放和记录状态产生了矛盾的要求。本发明提出了一种不产生这些矛盾的要求的方案,即,采用一个加法器,此加法器将一个增值加至计数值,以获得下一计数值。时间标记值从计数值导出。在记录过程中,增值的数值是可控的,而在重放过程中,增值的数值是固定的。

Description

信息信号在记录载体上的轨迹中的记录和重放
本发明涉及一种记录装置，该记录装置用于将信息信号记录在记录载体上的轨迹中，信息信号包括多个信息包，这些信息包可能在信息信号的串行数据流中随时间不规则地产生，该记录装置包括：
输入装置，用于接收信息信号；
时间标记发生器装置，用于产生时间标记(time stamp)，时间标记与接收的信息信号中包含的信息包的产生瞬时相关，时间标记发生器装置适于根据一个时钟信号产生计数值的连续循环，时间标记发生器装置适于根据对所述接收的信息信号中的信息包的产生的检测而导出一个时间标记值，所述信息包的时间标记值与在所述信息包产生的瞬时的计数值相关；
组合装置，用于将信息包和其对应的时间标记值进行组合，以获得复合信息包；和
写装置，用于将复合信息包写入记录载体上的所述轨迹中，本发明还涉及一种重放装置和一种记录方法。
从WO96/30905(PHN15260)中可获知一种开头段落中所定义的记录装置。该记录装置适于将诸如视频信号之类的MPEG编码的信息信号记录在记录载体上，记录载体例如磁记录载体。
在已有的用于记录MPEG传送流的系统中，在记录过程中，必需将本机时间标记计数器锁定至输入的传送流的程序时钟基准。时间标记计数器用于记录输入的传送流信息包的到达时间，以便在重放过程中能够重组原始的信息包定时。时间标记计数器必须被锁定至输入流的程序时钟，以使记录不受输入的程序时钟基准信号中的任何频率偏移的影响。此外，输入流的程序时钟基准可以用作需要锁定至它的处理过程(例如D-VHS中的磁鼓工作)的定时基准。在重放过程中，需要自由振荡的时钟，其频率为27MHz，精确度为例如+/-20ppm。信息包定时从这个时钟重组，并且处理过程可锁定至这个时钟。
本发明的目的是提供一种改进的记录装置。根据本发明的记录装置的特征在于，时间标记发生器装置包括：
可变增值确定装置，用于根据一个控制信号产生可变的增值；
加法器装置，用于根据时钟信号将可变增值加至一个计数值，以在计数值的一个循环中获得一个相继的计数值；和
比较器装置，用于将信息信号中的信息包中包含的一个或多个程序时钟基准值与一个或多个时间标记值相比较，以由此导出控制信号。
本发明是基于以下的认识。通常，在已有的记录装置中，时间标记计数器是按本机时钟工作的，本机时钟的频率锁定至输入流的程序时钟基准。需要锁定至程序时钟基准的任何处理过程均可从锁定的时钟导出其定时。本机时钟是从电压控制的晶体振荡器(VCXO)导出的，此振荡器由一个反馈控制环路调整。在重放过程中，VCXO自由振荡(它采取固定的控制电压)并且其频率应尽可能地接近27MHz。
为此，对于VCXO而言就出现了两种矛盾的要求。一方面，在记录过程中它需要是能够牵引的，以便锁定至输入的程序时钟基准，而另一方面，在重放过程中它需要是稳定的并且尽可能地接近27MHz。
根据本发明提出了一种解决方案，它使得与晶体的锁定不需要被牵引并且仅有稳定性要求。不是在记录过程中锁定时钟频率，而仅仅是一个或多个计数器的增值速度(speed)被调整(或锁定)至输入的程序时钟基准的速度。锁定的计数器的状态被用作记录系统内的一个基准。
从以下对附图所做的说明，本发明的这些和其它方面将清楚明了，附图中：
图1显示出记录装置的一个实施例；
图2显示出重放装置的一个实施例；
图3显示出时间标记值发生器单元的一个实施例。
图1中所示的装置具有一个输入端子1，用于接收一个MPEG信息包的串行数据流。输入端子1耦连至一个信号组合单元2的第一输入端，信号组合单元2具有第二输入端，用于接收包含在一个信息包中的一个时间标记值(TSV)，以在其输出端获得复合信息包。组合单元2的输出通过一个信号处理单元4耦连至一个写单元6，在信号处理单元4中可以将一个信道编码步骤施加至复合信息包的串行数据流，写单元6适于将经处理的转换信息包的串行数据流写在记录载体8上的轨迹中，记录载体8诸如磁带。在另一实施例中，经处理的复合信息包的串行数据流被记录在盘形记录载体8a上，记录载体8a诸如光盘。一个信息包检测单元3还可用于检测信息包产生的瞬间和用于根据这种检测产生一个控制信号。根据控制信号，组合单元将一个时间标记值TSV存储在所检测的信息包中。
一个程序时钟基准(PCR)值提取单元10用于从所接收的串行数据流中的包括PCR值的那些信息包中提取按MPEG标准定义的公知的PCR值。提取单元10的输出耦连至一个比较器单元12的第一输入端。比较器单元12的第二输入端接收时间标记值TSV。一个时间标记值发生器单元16用于产生时间标记值TSV。发生器单元16包括一个加法器单元18和一个增值发生器单元20。发生器单元20提供一个增值INC，此增值被供给加法器单元18的第一输入端22。另外，一个存储器单元24用于存储在加法器单元18的输出端26获得的输出值。存储器单元24的输出端28耦连至加法器单元18的第二输入端30。一个振荡器单元14用于产生一个时钟信号，此时钟信号具有27MHz的频率和+/-30ppm的精确度。存储器单元24每次根据由振荡器单元14提供的一个时钟脉冲存储加法器单元18的输出值。
增值INC具有一个整数部分INT和一个小数部分FRAC，整数部分INT以规定的位数表示，例如P位，小数部分FRAC也以规定的位数表示，例如Q位。在一个例子中，P＝1，Q＝22。加法器单元18适于将分别供给输入端22和30的P+Q位增值INC加至一个M+Q位的计数值CV1，并且将结果供给其输出端26作为所得到的计数值CV2。在本例中，M＝23。当由振荡器单元14供给一个时钟信号时，计数值CV2被存储在存储器单元24中，并且同时变成计数值CV1。时间标记值TSV等于计数值CV1的整数部分INT，并且只有CV1的整数部分的M位被供给比较器单元12，用于和PCR值相比较，更具体地讲是和PCR值的M个最低有效位相比较，CV1的整数部分的这M位还被供给信号组合单元2，用于包含在一个信息包中。
CV1由此随27MHz振荡器14的每次振荡(tick)递增。不过，增量不是等于1的整数，而是接近1.0的小数(例如1.0+/-100ppm)。增值INC可以在+/-100ppm范围内调整(例如256或512步中)。正如采用常规的方法那样，每次PCR进入系统，它就与TSV比较，并且如果必要的话，计数值的增值INC可以调整(而不是象已有技术中那样调整振荡器的频率)。比较结果在比较器单元12中被低通滤波，以抑制输入流中PCR抖动的影响。按这种方式，TSV可以锁定至输入的程序时钟。
图2示出了一种用于重放由图1的装置记录在记录载体8或8a上的复合MPEG信息包的装置。该装置包括一个读单元40，用于从记录载体读出复合信息包。读单元40的输出端耦连至一个信号处理单元42的输入端，信号处理单元42对从记录载体读出的信号实施一个信号处理步骤，此步骤与由记录装置的信号处理单元4实现的信号处理相反。一连串的复合信息包呈现在信号处理单元42的输出端，此输出端耦连至一个缓冲器单元44和一个提取器单元46的输入端。提取器单元46从复合信息包提取时间标记值TSV，并且将时间标记值供给一个比较器单元48的第一输入端。可能已从中检索到时间标记值的信息包被存储在缓冲器单元44中。一个基准时间标记发生器单元50用于产生基准时间标记值TSVr。那些基准时间标记值被供给比较器单元48的第二输入端，用来与从复合信息包中检索到的时间标记值进行比较。当基准时间标记值和从一个信息包中检索到的时间标记值一致时，由比较器单元48在线52上产生一个控制信号，并且根据所述控制信号，从中检索到此时间标记值的信息包呈现在缓冲器单元44的输出端54上，例如用于进一步的处理。
基准时间标记发生器单元50包括一个振荡器单元56，它产生一个具有27MHz的恒定频率的时钟信号。发生器单元50还包括一个加法器单元58和一个增值发生器单元20a。发生器单元20a提供一个增值INC，此增值被供给加法器单元58的第一输入端62。另外，一个存储器单元64用于存储在加法器单元58的输出端66上获得的输出值。存储器单元64的输出端78耦连至加法器单元58的第二输入端70。振荡器单元56具有+/-30ppm的精确度。存储器单元64每次根据由振荡器单元56提供的一个时钟脉冲存储加法器单元58的输出值。
增值INC具有一个整数部分INT和一个小数部分FRAC，整数部分INT以规定的位数表示，例如P位，小数部分FRAC也以规定的位数表示，例如Q位。在上面给出的例子中，P＝1，Q＝22。加法器单元58适于将供给输入端62的P+Q位增值INC加至供给输入端70的一个M+Q位的计数值CV1，并且将结果供给其输出端66作为所得到的计数值CV2。当由振荡器单元56供给一个时钟信号时，计数值CV2被存储在存储器单元64中，并且同时变成计数值CV1。基准时间标记值TSVr等于计数值CV1的整数部分INT，并且只有CV1的整数部分的M位被供给比较器单元48，用于和M位TSV值相比较。M仍等于23。
CV1由此随27MHz振荡器56的每次振荡递增。增量是恒定的，最好是等于1的整数。正如采用常规的方法那样，每次从一个信息包中检索到一个TSV值时，就将此TSV值与基准值TSVr比较，并且两者相等，相关信息包就被供给输出端54。
由此，在图2的装置中增值是固定的，并且与振荡器56的实际频率相关。当振荡器频率正好为27MHz时，增值将正好为1。不过，通过在振荡器56的频率低于27MHz的情况下将增值设定为一个稍大于1的值，或者当振荡器56的频率高于27MHz时将增值设定为一个稍大于1的值，该装置可能导致振荡器56的实际频率与27MHz的所需值的偏差。
在根据本发明的既能记录又能重放的装置的一个实施例中，图2的装置中的增值发生器单元20a可另外设有一个控制信号输入端82，并且该装置还可因此进一步设有开关S1和单元80。
一个控制信号在线27上产生，用以将增值INC设定为一个固定值，例如数值1。这个控制信号可以从单元80获取，单元80是一个预置控制信号发生单元，它产生控制信号，用以如此预置增值发生器单元20a，即，增值发生器单元20a产生恒定的增值INC，例如数值1。开关S1可以设置在单元80和单元20a之间。开关S1的端子a耦连至单元20a的控制信号输入端82，端子c耦连至单元80的输出端，端子b耦连至图1中的比较器单元12的输出端。根据一个rec/pb控制信号，当该装置转换到记录模式时，开关S1设定至其位置a-b，当该装置转换到重放模式时，开关S1设定至其位置a-c。在重放模式中，增值INC为恒定值，最好等于1，而在记录模式中，增值可以借助于比较器单元12产生的控制信号控制。
图3示出了时间标记值发生器单元16和50的详细结构。在加法器单元18和58中进行的加法运算包含22+9+14＝45位(小数部分FRAC中22位，整数部分INT中23位)的逐位进位路径。在图3中示出了加法器单元的一种四级流水线式运作方式。这种方式的优点是，各种元件的延迟可以减少到约1/4，正如后面将描述的。
图3示出了四个加法器82、84、86和88，它们形成加法器单元18(58)。增值发生器单元20(20a)具有三个子单元90a、90b和90c。子单元90a产生增值的小数部分的11个最低有效位FRAC[b0......b10]。子单元90b产生增值的小数部分的10个最高有效位FRAC[b11......b21]。子单元90c产生增值的整数部分的1位INT[b22]。在通过线27供给的控制信号的作用下，这些子单元组合产生增值INC。在子单元90b和加法器84之间设有一个延迟(电路)100，它可以呈FIFO(先进先出)形式并且实现时间为T的延迟，时间T等于27MHz振荡器的一个时钟周期。在子单元90c和加法器86之间设有一个延迟(电路)102，它也可以呈FIFO形式并且实现时间为2T的延迟。
存储器单元24、64具有四个子单元92a、92b、92c和92d。子单元92a存储计数值CV1的小数部分(FRAC)的11个最低有效位。子单元92b存储计数值CV1的小数部分的10个最高有效位。子单元92c存储计数值CV1的整数部分(INT)的9个最低有效位。子单元92d存储计数值CV1的整数部分的14个最高有效位。加法器82将增值的小数部分的11个最低有效位加至计数值CV1的小数部分的11个最低有效位。一个进位位通过进位控制部件94a供给加法器84。加法器84将增值的小数部分的10个最高有效位加至计数值CV1的小数部分的10个最高有效位。一个进位位通过进位控制部件94b供给加法器86。加法器86将增值的整数部分的9个最低有效位加至计数值CV1的整数部分的9个最低有效位。一个进位位通过进位控制部件94c供给加法器88。加法器88将进位位加至计数值CV1的整数部分的14个最高有效位。另外，一个延迟(电路)104耦连至子单元92c输出端，延迟(电路)104可以呈FIFO形式并且实现时间为T的延迟，时间T等于27MHz振荡器的一个时钟周期。一个实现时间为2T的延迟的延迟(电路)106耦连至子单元92b的输出端，一个实现时间为3T的延迟的延迟(电路)108耦连至子单元92a的输出端。
按十进制计数法，计数值CV1的整数部分的9位的最低有效部分是从0至299。当达到数值299时，通过部件94c产生一个进位控制信号。按十进制计数法，计数值CV1的整数部分的13位的最高有效部分是从0至16383。
由此，增值INC是一个小数，在其锁定至输入流的程序时钟的情况下，它通常很接近1.0。偏差将在+/-100ppm范围内，并且取决于输入程序时钟的频率和本机振荡器的频率。增量由一个23位的定点数表示，其中1位处于小数点左边，22位处于小数点右边。位b22表示整数，位b0表示2＾(-22)，约等于0.24ppm。采用增值INC，每一时钟的平均增量可以控制在0.24ppm为一级。增量标称为正好1.0，并且通过改变STC_INC，可以使它小于或大于1.0。
在这个实施例中，由增值确定装置20、20a产生的增值按以下方式供给加法器单元18、58。在27MHz时钟信号的第一个时钟脉冲时，增值INC(t＝0)的小数部分的b0-b10位直接供给加法器82，而b11-b21位供给延迟(电路)100，b22位供给延迟(电路)102。
在27MHz时钟信号的第二个时钟脉冲时，执行以下操作：
(a)在加法器82中进行加法运算，得到下一计数值CV2(t＝T)的小数部分的b0-b10位，这些位被存储在存储器92a中，并且一个进位位被存储在存储器94a中。
(b)进一步，增值INC(O)的b11-b21位供给延迟(电路)100的输出端，INC(O)的b22位在延迟(电路)102中移动一个位置。
(c)进一步，下一增值INC(T)的小数部分的b0-b10位直接供给加法器82，而b11-b21位供给延迟(电路)100，b22位供给延迟(电路)102。
在27MHz时钟信号的第三个时钟脉冲时，执行以下操作：
(a)在加法器82中进行加法运算，得到下一计数值CV2(2T)的小数部分的b0-b10位，这些位被存储在存储器92a中，并且一个进位位被存储在存储器94a中。
(b)在加法器84中进行加法运算，得到计数值CV2(T)的小数部分的b11-b21位，这些位被存储在存储器92b中，并且一个进位位被存储在存储器94b中，
(c)进一步，增值INC(T)的b11-b21位供给延迟(电路)100的输出端，和
(d)INC(O)和INC(T)的b22位在延迟(电路)102中移动一个位置，于是INC(O)的b22位现在供给加法器86，
(e)并且计数值CV2(T)的小数部分的b0-b10位在延迟(电路)108中移动一个位置。
(f)此外，下一增值INC(2T)的各位供给加法器82、延迟(电路)100和延迟(电路)102。
在27MHz时钟信号的第四个时钟脉冲时，执行以下操作：
(a)在加法器82中进行加法运算，得到CV2(3T)的小数部分的b0-b10位，这些位被存储在存储器92a中，并且一个进位位被存储在存储器94a中，
(b)在加法器84中进行加法运算，得到CV2(2T)的小数部分的b11-b21位，这些位被存储在存储器92b中，并且一个进位位被存储在存储器94b中，
(c)在加法器86中进行加法运算，得到CV2(T)的整数部分的b0-b8位，这些位被存储在存储器92c中，并且一个进位位被存储在存储器94c中，
(d)进一步，增值INC(2T)的b11-b21位供给延迟(电路)100的输出端，和
(e)INC(T)和INC(2T)的b22位在延迟(电路)102中移动一个位置，于是INC(T)的b22位现在供给加法器86，
(f)CV2(T)和CV2(2T)的小数部分的b0-b10位在延迟(电路)108中移动一个位置，并且CV2(T)的小数部分的b11-b21位在延迟(电路)106中移动一个位置。
(g)此外，下一增值INC(3T)的各位供给加法器82、延迟(电路)100和延迟(电路)102。
在27MHz时钟信号的第五个时钟脉冲时，执行以下操作：
(a)在加法器82中进行加法运算，得到CV2(4T)的小数部分的b0-b10位，这些位被存储在存储器92a中，并且一个进位位被存储在存储器94a中，
(b)在加法器84中进行加法运算，得到CV2(3T)的小数部分的b11-b21位，这些位被存储在存储器92b中，并且一个进位位被存储在存储器94b中，
(c)在加法器86中进行加法运算，得到CV2(2T)的整数部分的b0-b8位，这些位被存储在存储器92c中，并且一个进位位被存储在存储器94c中，
(d)在加法器88中进行加法运算，得到CV2(T)的整数部分的b9-b22位，这些位被存储在存储器92d中，并且由此在这个存储器92d的输出端变成可用的。
(e)进一步，增值INC(3T)的b11-b21位供给延迟(电路)100的输出端，和
(f)INC(2T)和INC(3T)的b22位在延迟(电路)102中移动一个位置，于是INC(2T)的b22位现在供给加法器86，
(g)CV2(T)、CV2(2T)和CV2(3T)的小数部分的b0-b10位在延迟(电路)108中移动一个位置，CV2(T)和CV2(2T)的小数部分的b11-b21位在延迟(电路)106中移动一个位置，并且CV2(T)的整数部分的b0-b8位在延迟(电路)104中移动一个位置。
(h)此外，下一增值INC(4T)的各位供给加法器82、延迟(电路)100和延迟(电路)102。
现在，在延迟(电路)108、106和104的输出端和存储器92d的输出端，就得到了完整的45位字CV2(O)。
在下一时钟脉冲时，在那些输出端可得到完整的45位字CV(T)。按这种方式，作为加法运算结果的处理过程延迟已减小到约1/4，原因是加法器单元分成了四个加法器，它们具有进位控制并且增量延迟加至该加法器单元。
尽管已参照优选实施例对本发明进行了描述，但应当理解，这些并非选择性的例子。因此，在不脱离由权利要求限定的本发明的范围的情况下，对于本领域的普通技术人员而言，各种改进将变得很清楚。作为一个例子，时间标记值本可按照与上述不同的方式从计数值中提取，例如通过对计数值的舍入运算(rounding action)，另外，本发明基于每个新的特征或这些特征的组合。

Claims (9)

1.用于将信息信号记录在记录载体上的轨迹中的记录装置，所述信息信号包括多个信息包，这些信息包可能在信息信号的串行数据流中随时间不规则地产生，该记录装置包括：
输入装置，用于接收信息信号；
时间标记发生器装置，用于产生时间标记，时间标记与接收的信息信号中包含的信息包的产生瞬时相关，所述时间标记发生器装置适于根据一个时钟信号产生计数值的连续循环，所述时间标记发生器装置适于根据对所述接收的信息信号中的信息包的产生的检测而导出一个时间标记值，所述信息包的时间标记值与在所述信息包产生的所述瞬时的计数值相关；
组合装置，用于将信息包和其对应的时间标记值进行组合，以获得复合信息包；和
写装置，用于将复合信息包写入记录载体上的所述轨迹中，其特征在于所述时间标记发生器装置包括：
可变增值确定装置，用于根据一个控制信号产生可变的增值；
加法器装置，用于根据时钟信号将可变增值加至一个计数值，以在计数值的一个循环中获得一个相继的计数值；和
比较器装置，用于将信息信号中的信息包中包含的一个或多个程序时钟基准值与一个或多个时间标记值相比较，以由此导出控制信号。
2.根据权利要求1的记录装置，其特征在于：计数值具有一个整数部分和一个小数部分，可变的增值具有一个整数部分和一个小数部分，并且可变增值确定装置适于根据所述控制信号改变增值的整数部分的值和小数部分的值。
3.根据权利要求1或2的记录装置，其特征在于：可变增值确定装置适于根据所述控制信号在数值1附近改变增值。
4.根据权利要求2的记录装置，其特征在于：计数值的整数部分以M位表示并形成时间标记值，程序时钟基准值以N位表示，N和M为整数，N≥M，并且比较器装置适于将N位程序时钟基准值的M个最低有效位与计数值的整数部分相比较，用以导出控制信号。
5.根据权利要求1、2、3或4的记录装置，其特征在于：时钟信号的频率基本上是恒定的。
6.根据前述任一权利要求的记录装置，其特征在于该记录装置还适于从记录载体上的轨迹重放复合信息包，该记录装置还包括：
读装置，用于从记录载体读出复合信息包；
时间标记检索装置，用于从复合信息包检索时间标记；
基准时间标记发生器装置，用于产生基准时间标记，基准时间标记发生器装置适于根据由振荡器装置产生的一个时钟信号而产生相继计数值的连续循环，基准时间标记值与计数值相关；
比较器装置，用于将从信息包检索的时间标记值与由基准时间标记发生器装置产生的基准时间标记值相比较，并且用于根据所述比较产生一个控制信号；和
输出装置，用于根据所述控制信号将所述信息包提供给一个输出端，其特征在于基准时间标记发生器装置包括：
增值发生器装置，用于产生一个恒定的增值；和
加法器装置，用于根据时钟信号将增值加至前一计数值，以获得现实的计数值。
7.用于从记录载体上的轨迹重放复合信息包的重放装置，该重放装置包括：
读装置，用于从记录载体读出复合信息包；
时间标记检索装置，用于从复合信息包检索时间标记；
基准时间标记发生器装置，用于产生基准时间标记，基准时间标记发生器装置适于根据由振荡器装置产生的一个时钟信号而产生相继计数值的连续循环，基准时间标记值与计数值相关；
比较器装置，用于将从信息包检索的时间标记值与由基准时间标记发生器装置产生的基准时间标记值相比较，并且用于根据所述比较产生一个控制信号；和
输出装置，用于根据所述控制信号将所述信息包提供给一个输出端，其特征在于基准时间标记发生器装置包括：
增值发生器装置，用于产生一个恒定的增值；和
加法器装置，用于根据时钟信号将增值加至前一计数值，以获得现实的计数值。
8.根据权利要求6或7的记录装置或重放装置，其特征在于增值等于1。
9.用于将信息信号记录在记录载体上的轨迹中的记录方法，所述信息信号包括多个信息包，这些信息包可能在信息信号的串行数据流中随时间不规则地产生，该记录方法包括以下步骤：
接收信息信号；
产生时间标记，时间标记与接收的信息信号中包含的信息包的产生瞬时相关，其中根据一个时钟信号产生计数值的连续循环，根据对所述接收的信息信号中的信息包的产生的检测而导出一个时间标记值，用于所述信息包的时间标记值与在所述信息包产生的所述瞬时的计数值相关；
将信息包和其对应的时间标记值进行组合，以获得复合信息包；和
将复合信息包写入记录载体上的所述轨迹中，其特征在于时间标记产生步骤包括以下子步骤：
根据一个控制信号产生一个可变的增值；
根据时钟信号将可变增值加至一个计数值，以在计数值的一个循环中获得一个相继的计数值；和
将信息信号中的信息包中包含的一个或多个程序时钟基准值与一个或多个时间标记值相比较，以由此导出控制信号。
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