KR100190996B1 - 위상 동기회로 - Google Patents

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KR100190996B1 KR1019950024567A KR19950024567A KR100190996B1 KR 100190996 B1 KR100190996 B1 KR 100190996B1 KR 1019950024567 A KR1019950024567 A KR 1019950024567A KR 19950024567 A KR19950024567 A KR 19950024567A KR 100190996 B1 KR100190996 B1 KR 100190996B1
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Abstract

본 발명은 MPEG 시스템에서 디코딩 클럭을 인코딩 클럭에 동기시키기 위한 위상동기 회로에 관한 것으로, 위상에러를 구할시 수행되는 연산과정을 메모리 소자를 이용하여 감소시키므로써, PLL 회로를 단순화 시키는 잇점을 제공하며, 본 발명의 위상 동기회로는 시스템 클럭 주파수의 한 클럭이 아닌, 다수의 클럭에 동작을 허용하므로써 42비트 버스와 뺄셈기의 구현을 보다 적은 비트수로 구현할 수 있고, MPEG 시스템에 준하는 (LPCR - PCRn) 및 (PCRn - PCRn-1)과 같은 뺄셈 연산을 효율적으로 수행할 수 있는 잇점을 수반한다.

Description

위상 동기회로
본 발명은 위상 동기회로(Phase Locked Loop : 이하 PLL 이라 칭한다)에 관한 것으로, MPEG 시스템에서 디코딩 클럭을 인코딩 클럭에 동기시키기 위한 위상 동기 회로에 관한 것이다.
MPEG(Moving Picture Experts Group)시스템에서 시스템 코딩은 트랜스포트 스트림(Transport Stream : 이하 TS라 칭한다) 과 프로그램 스트림(Program Stream : 이하 PS라 칭한다)의 두가지가 있다.
TS는 에러가 가능한 환경에 적용되고, PS는 상대적으로 에러가 없는 환경에 적합하다.
본 발명에서는 TS를 이용한다.
하나 또는 둘 이상의 서로 독립된 시간 베이스를 가진 프로그램들은 TS라는 하나의 비트열로 결합된다. 이때 엘리먼트리(elementary) 비트열로 구성된 패킷 엘리먼트리 스트림(Packetized Elementary Stream : 이하 PES라 칭한다) 패킷은 동일한 시간 베이스를 공유하는 하나의 프로그램을 형성한다.
TS패킷의 길이는 188바이트이며, 비트율은 가변이다.
이 경우 TS 비트율은 기준프로그램 클럭(Program Clock Reference : 이하 PCR 이라 칭한다) 필드의 위치와 값에 의해 결정된다.
다중 엘리먼트리 비트열 사이의 동기화는 바로 PCR에 의해 가능하다.
본 발명의 목적은 MPEG 시스템에서 디코딩 클럭을 인코딩 클럭에 동기시켜 주기 위한 위상에러가 없는 위상동기회로를 제공하는데 있다.
제1도는 본 발명에 의한 위상 동기회로의 블럭도.
제2도는 본 발명의 일실시예 따른 동기화의 구성도.
제3도는 제2도에 도시된 저역통과필터의 전달특성도.
제4도는 제2도에 도시된 위상 동기회로에 PCR 입력용 카운팅 클럭의 동작도.
* 도면의 주요부분에 대한 부호의 설명
11 : 전압 제어 발진기(VCO) 12, 12-1, 18 : 레지스터
13 : 카운터 14 : 위상 에러 제어부
14-1, 14-2 : 뺄셈기 15 : 프로그래머블 롬(PROM)
16 : 저역통과필터(LPF) 17 : D/A 변환기
19 : 제산기
상기와 같은 목적을 달성하기 위하여 본 발명에서는 디코딩 클럭을 인코딩클럭으로 변화시키는 전압 제어발진기와;
소정 비트씩 입력되는 다중화용 기준 프로그램 클럭신호(PCR)를 저장하기 위한 제1레지스터와;
상기 제1레지스터로부터 출력된 기준 프로그램 클럭신호(PCR)에 의해 초기화되며, 기준 로컬 프로그램 클럭신호(LPCR)를 발생하는 카운터와;
상기 카운터에서 발생된 LPCR을 저장하는 제2레지스터와;
상기 각 레지스터에 저장된 기준 프로그램 클럭신호(PCR)와 기준 로컬 프로그램 클럭신호(LPCR)를 조합 연산하여 전압 제어발진기 조절용 신호를 생성하는 위상에러 제어부를 포함하여 구성하는 것을 특징으로 한다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제1도는 본 발명에 의한 위상 동기회로의 블럭을 나타낸 도면으로, 디코딩 클럭을 인코딩 클럭으로 변화시키는 전압 제어발진기(Voltage Controlled Oscillator : VCO)(11)와;
소정 비트씩 입력되는 다중화용 기준 프로그램 클럭신호(PCR)를 저장하기 위한 레지스터(12)와;
상기 레지스터(12)로부터 출력된 기준 프로그램 클럭신호(PCR)에 의해 초기화되며, 기준 로컬 프로그램 클럭신호(Local Program Clock Reference : 이하 LPCR이라 칭한다)를 발생하는 카운터(13)와;
상기 카운터(13)에서 발생된 LPCR을 저장하는 레지스터(18)와;
상기 각 레지스터(12,18)에 저장된 기준 프로그램 클럭신호(PCR)와 기준 로컬 프로그램 클럭신호(LPCR)를 조합 연산하여 전압 제어발진기 조절용 신호를 생성하는 위상에러 제어부(14)와;
상기 위상에러 제어부(14)에서 출력된 신호를 필터링 하는 저역통과필터(LPF)(16)와;
상기 저역통과필터(16)에서 출력되는 디지틀 신호를 아날라고 신호로 변환시켜 상기 전압 제어발진기(11)로 출력하는 D/A변환기(17)를 포함하여 구성한다.
상기 위상에러 제어부(14)는 상기 각 레지스터(18,12)에서 출력되는 LPCR에서 PCR을 뺄셈하는 뺄셈기(14-1)와;
상기 레지스터(12)를 통해 출력되는 PCR(PCRn)의 이전 PCR(PCRn-1)을 저장하는 레지스터(12-1)와;
상기 레지스터(12)에서 입력되는 현재의 PCR(PCRn)과 상기 레지스터(12-1)에서 입력되는 이전 PCR(PCRn-1)을 입력받아 뺄셈 연산을 수행하는 뺄셈기(14-2)와;
상기 각 뺄셈기(14-1,14-2)에서 입력되는 값에 따라 이미 저장된 테이블을 이용하여, 이 입력값의 연산에 해당되는 결과값을 출력하는 PROM(15)을 포함하여 구성한다.
상기와 같은 본 발명의 위상동기 회로 개념을 바탕으로 일반적인 기술을 적용하여 구현해 보면 제2도와 같이 구현할 수 있다.
제2도가 상기 제1도와 다른 점은 제1도는 제산/승산 처리부분을 테이블화 하여 PROM(15)에서 처리하도록 하므로써, PLL시 연산 동작을 감소시켜 PLL 회로의 복잡도를 단순화시킨 점이고, 제2도는 기본적인 기술인 제산기를 사용한 것이다.
그 구성을 보면, 디코딩 클럭을 인코딩 클럭으로 변화시키는 전압 제어발진기(11)와;
소정 비트씩 입력되는 다중화용 기준 프로그램 클럭신호(PCR)를 저장하기 위한 레지스터(12)와;
상기 레지스터(12)를 통해 출력되는 PCR(PCRn)의 이전 PCR(PCRn-1)을저장하는 레지스터(12-1)와;
상기 레지스터(12)로부터 출력된 기준 프로그램 클럭신호(PCR)에 의해 초기화되며, 기준 로컬 프로그래 클럭신호(Local Program Clock Reference : 이하 LPCR이라 칭한다)를 발생하는 카운터(13)와;
상기 전압 제어발진기(11)에서 출력되는 LPCR에서 상기 레지스터(12)에서 출력되는 PCR을 뺄셈하는 뺄셈기(14-1)와;
상기 레지스터(12)에서 입력되는 현재의 PCR(PCRn)과 상기 레지스터(12-1)에서 입력되는 이전 PCR(PCRn-1)을 입력받아 뺄셈 연산을 수행하는 뺄셈기(14-2)와;
상기 각 뺄셈기(14-1,14-2)에서 입력되는 값을 제산하는 제산기(19)와;
상기 제산기(19)에서 출력된 신호를 필터링 하는 저역 통과필터(16)를 포함하여 구성한다.
상기 제1도 및 제2도와 같은 구성을 바탕으로 본 발명에서 제안한 방식을 적용해 위상 에러를 구하는 방식을 상세히 설명한다.
42비트의 PCR은 33비트의 PCR 베이스부와 9비트의 PCR 확대부로 구성된다.
PCR 베이스부는 시스템 클럭 주파수를 300으로 나눈 주파수가 기본 단위로 사용되고, PCR 확대부는 시스템 클럭 주파수가 기본 단위로 사용된다.
따라서 시스템 클럭 주파수가 27MHz 이므로 PCR 베이스부는 90KHz, PCR 확대부는 27MHz의 클럭 주파수를 가진다.
PCR 확대부는 0부터 299까지의 값을 가지게 되며, 그 값이 300이 되면 PCR 확대부의 모든 비트가 0으로 리셋된다.
이때 PCR 베이스 필드의 lsb 비트에 1이 증가된다.
PLL 회로로 넘겨진 PCR 42비트는 우선 레지스터(12)의 PCRn에 저장된다. 이 PCRn은 초기 상태에서 42비트 카운터를 초기화시키게 되고, 동시에 레지스터부(12-1)의 PCRn-1에 저장된다. 카운터(13)는 시스템 규격에 준해서 동일한 동작을 하며, 다음 번 PCR이 들어오면 그 PCR은 다시 PCRn에 저장된다.
또한 동시에 카운터(13)로부터 LPCR이 발생한다.
이때 위상 에러는 다음과 같이 계산된다. PCRn과 PCRn-1 사이의 시간 간격을 T라 가정하면 T = (PCRn - PCRn-1)/(27×106)이다.
상기 (27 ×106)은 MPEG 시스템 클럭으로 상기에 언급한 바 있는 27MHz로, MPEG 규격에 맞추기 위함이다.
또한, PCRn과 PCRn-1의 한 구간 사이의 위상차를 P라 가정하면
로 표시된다.
그리고 전압제어 발진기(11)를 제어할 에러는 정규화 PPM 위상 에러로 나타내며 그 값을 E라 가정하면
즉, LPCR에서 PCRn을 뺀 값을, PCRn에서 PCRn-1을 뺀 값으로 나누어 106을 곱해 주면 정규화 PPM 에러가 된다.
상기에서 (106)은 (27×106)에서 발생된 값으로 27은 정규화 PPM수행으로 인해 무시되는 값이다.
이러한 에러신호를 저역 통과필터(LPF)(16)에 통과시켜 보정 가능한 주파수범위를 고정시키게 되고, 저역통과필터(16)의 출력이 전압제어발진기(11)를 조절하여 카운터(13)의 카운팅 주파수를 변조하게 된다.
제2도에 도시된 바와 같이 PLL회로에서 PCRn, LPCR, PCRn-1은 각각 42비트로 구성되어 이를 실제 구현시 42비트의 연산을 수행하여야 하므로 매우 복잡한 시스템이 된다. 따라서 42비트의 연산을 모두 한꺼번에 하지 않고 8비트씩 6클럭으로 나누어 구현하면 복잡도가 많이 줄어든다.
이것을 이용하면 42비트 뺄셈은 8비트 뺄셈기를 이용하여 연산이 가능하다.
상기 각 도면의 뺄셈기(14-1)에 대해 알아보면 다음과 같다.
PCRn - (PCRn-1)과 LPCR - PCRn의 연산에서 각각의 9비트 확대부가 가질 수 있는 수의 범위는 0 ~ 299 이다.
33비트 베이스부에서 9비트 확대부로 빌림이 발생시 일반적인 이진수의 뺄셈에서는 빌림의 값이 512이지만 이 시스템에서는 300이 되어야 한다.
따라서 이진수의 뺄셈만으로는 요구되는 정확한 뺄셈의 값이 나오지 않는다.
결과적으로 이 뺄셈기(14-1)는 이러한 문제점을 해결하기 위하여 제안된 방안이다.
42비트의 A, B 두 수를 가정하자.
시스템 규격과 마찬가지로 각각의 두수는 모두 베이스 9비트가 가질 수 있는 값의 범위는 0 ~ 299 이다.
이때 (A - B)의 이진 계산에서는 다음과 같은 4가지 경우로 나뉘어진다.
첫번째 : A.베이스(41 : 9)B.베이스(41 : 9), A.확대(8:0)B.확대(8:0)
두번째 : A.베이스(41 : 9)B.베이스(41 : 9), A.확대(8:0)B.확대(8:0)
세번째 : A.베이스(41 : 9)B.베이스(41 : 9), A.확대(8:0)B.확대(8:0)
네번째 : A.베이스(41 : 9)B.베이스(41 : 9), A.확대(8:0)B.확대(8:0)
여기서 A.베이스(41 : 9)의 표기는 A의 베이스부의 41번째 비트에서부터 9번째 비트까지의 값을 의미한다.
첫번째, 두번째 경우는 이진수의 뺄셈연산과 동일하게 수행하면 된다.
그리고 세번째 경우는 뺄셈한 결과에 212를 빼면된다. 네번째 경우는 뺄셈한 결과에 212를 더해 주면 된다.
상기의 각 경우들을 종합하면 표 1과 같이 나타난다.
또한 위상에러를 구하는 연산 과정에서 무시될 만한 비트들은 회로 설계시에 제외시켜 복잡도를 줄인다.
먼저 위상 에러식의 분모 크기 범위를 구하여 보자.
MPEG-2의 시스템 규격에 의하면, 전송된 PCR 간의 간격은 01초를 넘지 않아야 한다. 최악의 경우 분모의 차 (PCRn - PCRn-1)는 27 ×106보다는 항상 작거나 같게된다.
이러한 경우 차의 42비트 중에 베이스부는 9000에 해당하고, 확대부는 0이 되는 경우이다. 뺀 차의 확대부는 항상 300보다 작아야 하므로, 전체 연산에서 확대부는 연산 결과치에 미치는 영향이 미약하여 무시할 만 하다.
따라서 (PCRn - PCRn-1)의 결과중에 베이스 필드의 33비트 중 14비트와 부호 비트만을 취하여도 결과에는 큰 영향이 없다.
그리고 식의 분자인 (LPCR - PCRn)의 범위를 계산하려면 VCO(11)의 보정 가능한 범위에 의존한다.
만일 보정 가능한 위상 에러 PPM이 ±200 PPM이라 한다면 분모가 최대값일 경우 분자 값은 ±540 PPM 정도가 된다.
허용 가능한 위상 벗어남 정도를 MPEG 시스템에서 제안한 대로 ±500PPM으로 가정했을 경우, 상기 저역통과필터(16)의 전달 특성을 보면 제3도에 나타난 바와 같다.
(LPCR - PCRn)의 42비트 중 필요한 비트는 확대부 9 비트에 베이스 최하위 2 비트를 더한 11비트와 부호 비트이다. 이 경우 입력이 전체 25비트이므로 필요한 프로그래머블 롬 (Programmable Read Only Memory : PROM)(15)의 용량은 32메가 워드이다.
즉, 상기와 같은 연산 결과를 PROM(15)에 저장시켜놓고 각 뺄셈기(14-1,14-2)를 통해 값이 입력되면 이 값들을 연산한 결과값을 테이블에서 찾아 출력한다.
이와같은 방법으로 PLL을 구현 동작시키에 있어서, PCR이 들어 오는 것을 알고 정확한 PCR 값을 PCRn 레지스터(12)에 저장시키는 것은 매우 중요하다.
따라서 본 발명의 카운터(13)는 제4도에 도시된 바와 같이, PCR이 들어 오는 것을 표시해 주는 수단으로 PCR의 최상위 비트가 들어오기 시작하는 순간에 활성화 클럭 에지를 가지는 시작신호(나)를 이 순간에 0으로 리셋시키고, 매 클럭마다 1씩 증가시킨다.
즉, 시작신호(나)를 검출하여 매 클럭마다 카운터를 동작시키고 그 활성화 클럭 에지와 카운터의 값에 동기를 두어 데이타(다)를 전송하고 뺄셈기를 동작시킨다.
이 시작신호(나)가 한번 활성화 되고 나면 1클럭(가) 마다 8비트 데이타(다)가 입력되기 시작하며, 연속적으로 6번의 클럭(가)이 입력된다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면 본 발명의 위상 동기회로는 시스템 클럭 주파수의 한 클럭이 아닌, 다수의 클럭에 동작을 허용하므로써 42비트 버스와 뺄셈기의 구현을 보다 적은 비트수로 구현할 수 있으며, MPEG 시스템에 준하는 (LPCR - PCRn) 및 (PCRn - PCRn-1)과 같은 뺄셈 연산을 효율적으로 수행할 수 있고, 위상에러를 구하는 경우에도 제산/승산을 제산기/승산기로 하지 않고 PROM을 통하여 연산하므로 시스템 복잡도를 감소시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이므로, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보여야 할 것이다.

Claims (5)

  1. 디코딩 클럭을 인코딩 클럭으로 변화시키는 전압 제어발진기와; 소장 비트씩 입력되는 다중화용 기준 프로그램 클럭신호(PCR)를 저장하기 위한 제1레지스터와; 상기 제1레지스터로부터 출력된 기준 프로그램 클럭신호(PCR)에 의해 초기화되며, 기준 로컬 프로그램 클럭신호(LPCR)를 발생하는 카운터와; 상기 카운터에서 발생된 LPCR을 저장하는 제2레지스터와; 상기 각 레지스터에 저장된 기준 프로그램 클럭신호(PCR)와 기준 로컬 프로그램 클럭신호(LPCR)를 조합 연산하여 전압 제어발진기 조절용 신호를 생성하는 위상에러 제어부와; 상기 위상에러 제어부의 출력단에 접속되며, 상기 위상에러 제어부에서 출력된 위상 에러신호를 보정 가능한 주파수 범위로 고정시키는 저역통과필터와; 상기 저역통과필터에서 출력되는 디지틀 신호를 아날로그 신호로 변환시켜 상기 전압 제어발지기로 출력하는 D/A 변환기를 포함하여 구성하는 것을 특징으로 하는 위상동기회로.
  2. 제1항에 있어서, 상기 위상에러 제어부는 상기 각 제1, 제2, 레지스터에서 출력되는 PCR값과 LPCR 값을 입력받아 뺄셈 연산을 수행하는 제1 뺄셈기와; 상기 제1레지스터를 통해 출력되는 PCR(PCRn)의 이전 PCR(PCRn-1)을 저장하는 제3레지스터와; 상기 제1레지스터에서 입력되는 현재의 PCR(PCRn)과 상기 제3레지스터에서 입력되는 이전 CPR(PCRn-1)을 입력받아 뺄셈 연산을 수행하는 제2뺄셈기와; 상기 각 제1,제2 뺄셈기(14-1,14-2)에서 입력되는 값에 따라 이미 저장된 테이블을 이용하여, 이 입력값의 연산에 해당되는 결과값을 출력하는 메모리 수단을 포함하여 구성하는 것을 특징으로 하는 위상 동기회로.
  3. 제1항에 있어서, 상기 카운터는 매 클럭마다 1씩 증가되어 상기 기준 프로그램 클럭신호의 최상위 비트가 들어오기 시작하는 순간에 활성화 클럭 에지를 가지는 시작신호를 '0'으로 리셋시키고, 시작신호를 검출하여 데이터를 상기 활성화 클럭 에지와 상기 카운팅 값에 동기시켜 전송하며, 상기 위상 에러제어부를 동작시키는 것을 특징으로 하는 위상 동기회로.
  4. 제1항에 있어서, 상기 위상에러는 (기준 로컬 프로그램 클럭신호-PCRn)×106/(PCRn-PCRn-1)에 의하여 얻어지는 것을 특징으로 하는 위상 동기회로.
  5. 제2항에 있어서, 상기 제1,제2 뺄셈기에의하여 42비트로 이루어진 두수 A와 B에 대한 뺄셈A(41:0)-B(41:0)의 결과는 A(41:9)B(41:9) 및 A(8:0)B(8:0) 일 경우에는 A-B이고, A(41:9)B(41:9) 및 A(8:0)B(8:0)일 경우에는 A-B-212이고, A(41:9)B(41:9) 및 A(8:0)B(8:0)일 경우에는 A-B+212이고, A(41:9)B(41:9) 및 A(8:0)B(8:0)일 경우에는 A-B이며, 상기 A(41:9) 및 B(41:9)은 42비트중 33비트의 베이스부이고, A(8:0) 및 B(8:0)는 9비트의 확대부인 것을 특징으로 하는 위상 동기회로.
KR1019950024567A 1995-08-09 1995-08-09 위상 동기회로 KR100190996B1 (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092660B2 (ja) 1997-12-19 2000-09-25 日本電気株式会社 ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法
CN1138270C (zh) * 1998-06-05 2004-02-11 皇家菲利浦电子有限公司 信息信号在记录载体上的轨迹中的记录和重放
US6470049B1 (en) 2000-05-31 2002-10-22 Next Level Communications, Inc. Method for dealing with missing or untimely synchronization signals in digital communications systems
US6829014B1 (en) * 2001-05-04 2004-12-07 General Instrument Corporation Frequency bounded oscillator for video reconstruction
EP1324619B1 (en) * 2001-10-30 2006-05-17 STMicroelectronics Pvt. Ltd All-digital clock recovery using a fractional divider
GB2405061B (en) * 2001-12-05 2005-05-18 Matsushita Electric Ind Co Ltd Multirate digital transceiver
JP2006094344A (ja) * 2004-09-27 2006-04-06 Toshiba Corp 放送受信装置及びこれを用いた基準信号生成方法
US8368812B2 (en) * 2007-09-07 2013-02-05 Thomson Licensing PLL loop able to recover a synchronisation clock rhythm comprising a temporal discontinuity

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4305045A (en) * 1979-11-14 1981-12-08 Bell Telephone Laboratories, Incorporated Phase locked loop clock synchronizing circuit with programmable controller
US5008749A (en) * 1989-03-25 1991-04-16 Bts Broadcast Television Systems Gmbh Method and apparatus for generating an auxiliary timing signal in the horizontal blanking interval of a video signal
US4972442A (en) * 1989-04-27 1990-11-20 Northern Telecom Limited Phase-locked loop clock
US5467342A (en) * 1994-01-12 1995-11-14 Scientific-Atlanta, Inc. Methods and apparatus for time stamp correction in an asynchronous transfer mode network
US5528183A (en) * 1994-02-04 1996-06-18 Lsi Logic Corporation Serial clock synchronization circuit
US5473385A (en) * 1994-06-07 1995-12-05 Tv/Com Technologies, Inc. Clock correction in a video data decoder using video synchronization signals
US5588025A (en) * 1995-03-15 1996-12-24 David Sarnoff Research Center, Inc. Single oscillator compressed digital information receiver
JPH08288880A (ja) * 1995-04-14 1996-11-01 Toshiba Corp Ｐｌｌ回路及び方式

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