KR20020019541A - 신호 생성 장치 및 위상 동기 루프 회로 - Google Patents

신호 생성 장치 및 위상 동기 루프 회로 Download PDF

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버린든요젭제이에이엠
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

분수 분할기(fractional divider)는 제 1 신호(Fi)의 입력 주파수를 비정수(non-integer)인 유리수로 분할하는데, 이러한 유리수는 1보다 더 크고, 분수(a vulgar fraction)로서 기록될 경우에는 1과 같지 않는 분모(a denominator)로만 기록될 수 있다. 장치는 다수의 직렬 접속된 지연 소자(a, b, c, ..,R)를 포함한다. 지연 소자(a, b, c, ...,R) 각각은 사전결정된 지연을 앞의 지연 소자(a, b, ..., R-1)의 신호에 부가한다. 제 1 신호(Fi)는 제 1 지연 소자(a)에 인가된다. 지연 소자마다 계속하여 부가된 지연은 유리수의 분수의 분모로 분할되는 제 1 신호(Fi)의 주기와 같다. 카운터(2)는 제 1 신호(Fi)의 펄스를 카운팅하는데, 이러한 카운팅은 유리수의 분모만큼 증가시키고 이를 유리수의 분자로 모듈로 연산함으로써 이루어진다. 디코더 회로(6)는 카운터의 카운팅 스코어를 디코딩하는데, 이는 카운팅 스코어와 알고리즘에 따라 디코더 회로(6)의 출력단(6a, ...,6e)에서 연속적으로 나타난다. 결합 회로(6, 7, 8, 10, 11, 12, 13)는 제 2 신호(Fo)를 얻기 위해, 알고리즘에 의해 결정된 지연 소자(a, b, ...,R)의 출력 신호를 디코더 회로(6)의 출력 신호와 결합하는 수단(7, 8, 10, 11, 12, 13)을 포함한다.

Description

신호 생성 장치 및 위상 동기 루프 회로{FRACTIONAL N-DIVIDER, AND FREQUENCY SYNTHESIZER PROVIDED WITH A FRACTIONAL N-DIVIDER}
그러한 디바이스는 공지되고 이하 PPL 주파수 합성기(PPL frequency synthesizer)라고 지칭되는, 위상 동기 루프(phase locked loop : PLL) 회로를 구비한 주파수 합성기 내에 널리 사용된다.
PPL 주파수 합성기의 출력 신호의 주파수 스텝 크기(frequency step size)는 입력 주파수와 동일하다. 주파수 분해능(frequency resolution)은 스텝 크기가 작아짐에 따라 커진다. 매우 높은 주파수 분해능이 요구된다면, 낮은 입력 주파수가 사용되어야 한다. 실제로, 낮은 입력 주파수는 대개 그에 따른 PPL의 작은 대역폭을 수반하여 발진(oscillation) 등과 같은 바람직하지 못한 효과를 막는다. 그러나, PLL의 작은 대역폭은 느린 튜닝, 즉 긴 튜닝 주기(long tuning period), 전압 제어형 발진기(voltage-controlled oscillator)의 위상 노이즈(phase noise)의 불충분한 방지, 험(hum) 및 노이즈에 대한 감도 및 상당한 클럭 신호의 지터(a jitter of clock signal)를 초래하기 때문에 바람직하지 못하다. 게다가, 그러한 회로는 집적 회로에 구현하기가 어렵다.
위에서 개관된 문제들은 유리수의 분수(vulgar fraction)의 분모에 의해 분할되는 제 1 신호의 기간(period time)과 같은 기간만큼 매번 지연 소자 당 제 1 신호를 더 지연시키기 위해 직렬로 접속된 다수의 지연 소자(delay element) 중 제 1 의 지연 소자에 제 1 신호를 제공하는 수단과, 제 1 신호의 펄스를 카운팅하는 카운터(a counter)를 포함하는 결합 회로(combinatorial circuit)를 특징으로 하는 본 발명에 따른 장치에 의해 상당한 정도까지 막을 수 있는데, 이러한 카운팅은 유리수의 분모만큼 증가시키고 이를 유리수의 분자로 모듈로 연산함으로써 수행되며(counting takes place modulo the numerator of the rational number and in steps of the denominator of the rational number), 그 결과로서, 카운터 스코어(counter score)가 생성되며, 결합 회로는 유리수에 의해 결정된 알고리즘을 기초로 카운터 스코어를 디코딩하는 디코더(decoder)를 포함하며 - 전술한 디코딩된 카운터 스코어는 매번 카운터 스코어와 알고리즘에 의해 결정되는 디코더 회로의 하나의 출력단에서 출력 신호로 나타남 -, 결합 회로는 제 2 신호를 얻기 위해 알고리즘에 의해 결정된 지연 소자의 출력 신호를 디코더 회로의 출력 신호와 결합시키는 수단을 포함한다.
발명의 개요
그에 따라, 비정수인 유리수를 갖는 분할비(a divisional ratio)가 만들어지는 것이 달성될 수 있다. 분할 회로(divider circuit)의 지터는 지연 소자의 수가 유리수의 분모와 같을 경우, 시스템의 진성 지터(intrinsic jitter)에만 의존한다.
지연 소자의 수가 유리수의 분모보다 더 작다면, 분해능에 부과된 지터는 지연 소자의 수에 의해 분할되는 제 1 신호의 기간과 같게 된다.
본 발명에 따른 장치는 더 큰 대역폭과 짧은 튜닝 시간, 적은 노이즈(낮은 지터, 적은 스펙트럼 오염) 및 높은 분해능을 갖게 되고, 저렴하며, 집적 회로 내에 쉽게 집적될 수 있다.
본 발명에 따른 장치의 바람직한 실시예는 지연 소자가 지연 위상 동기 루프 회로(a delay locked loop circuit)로서 접속되는 것을 특징으로 한다.
피드백 루프(feedback loop)를 포함하는 위상 동기 루프 회로는 전술한 것과 같은 장치가 피드백 루프 내에 포함되는 것을 특징으로 한다.
작은 대역폭의 문제를 막기 위한 공지된 해결책은 PLL 회로의 출력과 PLL 회로의 입력 사이에 있는 2 개의 분할기 사이를 빠르게 스위칭하는 것이다. 이는 디더(dither)라 지칭된다. 그리고 나서, 가령, 함께 근접하여 존재하는 2 개의 큰 수, 가령 4 및 5에 의해 분할(division)이 이루어진다. 이는 평균 4.5로 나누어지는 것과 같다. 그러나, 그에 따라 제 2 주파수는 평균적으로 정정될 수 있지만, 동시에 즉, 각각의 순간 및 매 순간마다 그럴 필요는 없다. 1보다 작은 차를 갖는 두 개의 수로 분할하는 것은 이러한 종류의 회로에서 단순한 방식으로도 가능하다.전술한 것과 같은 본 발명에 따른 장치가 이를 가능하게 한다.
디더링가능한(dither possibility) 피드백 루프를 포함하는 본 발명에 따른 위상 동기 루프 회로는 전술한 것과 같은 장치가 피드백 루프에 포함되는 것을 특징으로 한다.
본 발명은 비정수(non-integer)인 유리수로 분할되는 제 1 신호의 주파수와 동일한 주파수를 갖는 제 2 신호를 생성하는 장치에 관한 것으로서, 이러한 유리수는 1보다 더 크고, 분수(a vulgar fraction)로서 기록될 경우에는 1과 같지 않는 분모(a denominator)로만 기록될 수 있다.
본 발명은 첨부 도면을 참조하여 이하 상세히 기술될 것이다.
도 1은 위상 동기 루프 주파수 합성기의 개략도,
도 2는 신호 Fi의 13/6 분할의 예를 도시한 그래프,
도 3은 Fi의 주기들, 카운터 스코어들, 1-0 및 0-1 변화들 사이의 관계와, 연속되는 0-1 변화들 사이의 주기를 도시한 표,
도 4는 도 2 및 도 3에 따른 방법이 구현될 수 있는 회로의 개략도,
도 5는 분수 N-분할기(a frational N-divider)의 제 1 애플리케이션의 개략도,
도 6은 분수 N-분할기의 제 2 애플리케이션의 개략도.
도 1은 위상 동기 루프 회로(a phase locked loop circuit)를 가장 광범위한 형태로 사용하는 주파수 합성기 회로(a frequency synthesizer)를 도시한다. Fo = (P/(Q1*Q2))*Fr이기 때문에, 도시된 회로는 정수 P, Q1 및 Q2로 Fo 및 Fr 사이에소정의 유리수 비를 구현할 수 있다.
도 1의 위상 동기 루프 합성기의 출력 신호의 주파수 스텝 크기(frequency step size)는 Fr/Q1과 같다. 높은 주파수 분해능(a high frequency resolution)이 요구된다면, 결과는 Fr/Q1이 작아야 한다는 것이다. 이는 위상 동기 루프 회로 PLL 및 다바이더 P에 의해 형성된 루프의 대역폭이 작아야 한다는 것을 의미하기도 한다. 그러나, 루프의 작은 대역폭은 대체로 대역폭이 작아짐에 따라 회로의 튜닝 시간이 길어지고, PPL 회로의 전압 제어형 발진기의 위상 노이즈의 불충분한 방지가 발생할 것이며, 노이즈 및 험 감도(noise and hum sensitivity)가 존재할 것이고, 클럭(clock) 내에 상당한 지터가 존재할 것이므로 바람직하지 못하다. 게다가, 이러한 유형의 회로는 집적 회로 내에 구현하기 어렵다.
지금부터 도 4에 도시된 회로를 더욱 잘 이해하기 위해, 먼저, 입력 주파수 Fi의 6/13인 주파수를 갖는 출력 신호가 생성되는, 사용될 방법에 관한 하나의 예가 논의될 것이다.
도 2는 시간의 함수로서 입력 주파수의 신호를 도시한다. 입력 주파수 Fi의 개개의 주기들도 도시되는데, 이는 0, 1, 2, ..., 11, 12, 0, ...로 나타난다. 6 개의 상이한 신호d1 내지 d6도 나타난다. d1은 신호 Fi와 동일한 신호지만, 신호 Fi의 주기의 1/6과 동일한 지연을 갖는다. 유사하게, d2는 신호 Fi와 동일한 신호이지만, 신호 Fi의 주기의 2/6의 지연을 갖는다. 신호 d3, d4, d5 및 d6도 신호 Fi와 동일한, 지연된 신호이지만, 각각 신호 Fi의 주기의 3/6, 4/6, 5/6 및 6/6씩 지연된다. 13/6으로 분할되기 때문에, 전술한 신호 13 개의 주기들 각각이 도시되고, 각각의 지연마다 1/6 주기의 시프트(shift)가 발생한다.
출력 신호 Fo는 입력 신호 Fi가 정확히 13 개의 주기들을 완성하는 시간 내에 정확히 6 개의 주기들을 완성하지만, 신호 Fo의 연속 펄스의 상승 에지 및 하강 에지는 신호 Fo의 2 개의 연속 펄스가 고려되는 것과 관계없이 상호 동일한 시간 거리에 존재해야 한다. 신호 Fo의 주기의 수도 신호 Fi가 13 개의 주기를 갖는 시간 내에서 6 개와 같아야 한다.
이는 다음과 같이 달성된다. 도 2에서 0으로 참조되는 신호 Fo의 제 1 펄스는 신호 d1의 제 1 펄스의 상승 에지와 일치하는 상승 에지를 갖는다. 출력 신호 Fo의 펄스 0의 하강 에지는 신호 d1의 후속하는 상승 에지와 일치한다. 후속하는 펄스, 즉 신호 Fo의 1 번의 상승 에지를 얻기 위해서는 지연된 신호 d2로 스위칭 오버(switch-over)가 된다. 신호 Fo의 펄스 1의 상승 에지는 신호 Fi의 제 3 펄스, 즉 2 번 펄스 후에 발생하는 신호 d2의 제 1 펄스의 상승 에지와 일치한다. 신호 Fo의 펄스 1의 하강 에지는 신호 Fi의 제 4 펄스, 즉 3 번 펄스에 후속하는 신호의 펄스의 상승 에지와 일치한다. 유사하게, 신호 Fo의 제 3 펄스, 즉 2 번 펄스는 신호 Fi의 제 5 펄스 및 제 6 펄스, 즉 4 번 및 5 번 펄스와 각각 일치하는 지연 신호 d3에 의해 달성된다.
이는 신호 d4, d5 및 d6과 결합하는 신호 Fo의 제 4, 제 5, 제 6 펄스, 즉, 3 번, 4 번, 5 번 펄스 동안에도 계속된다. 도 2에서 도시된 상황에서, 신호 Fi의 펄스 번호 10은 신호 Fo의 펄스의 상승 또는 하강 에지에 뒤따르지 않는다는 것을 유의해야 한다.
전술한 상황은 신호 Fi의 펄스를 카운트하는 카운터에 의해 구현되는데, 각각의 펄스는 카운터 스코어를 6 만큼 상승시키고, 카운터는 13을 기준으로 카운트한다(count modulo 13). 카운터가 13을 기준으로 카운트한다는 것은 카운터의 카운터 스코어가 13보다 위로 상승하는 순간, 다음 카운터 스코어에서 13을 뺀다는 것을 의미한다. 도 2에서, 카운터의 카운터 스코어는 신호 Fi 위에 나타나 있다. 도 3은 카운터의 카운터 스코어가 칼럼 Ⅰ에 나열되어 있는 표이다. 예를 들어, 칼럼 Ⅰ 내의 카운터 스코어 0은 신호 Fi의 0 펄스에 대응하고, 카운터 스코어 1은 신호 Fi의 펄스 11에 대응하며, 카운터 스코어 2는 신호 Fi의 펄스 9에 대응하는 식이다.
칼럼 Ⅱ는 칼럼 Ⅰ에 도시된 카운터 스코어 각각에 대해 선택된 지연된 신호 d1 내지 d6이 도시되어 있다. 칼럼 Ⅲ은 칼럼 Ⅰ에 도시된 카운터 스코어에 대응하는 신호 Fo의 개개의 상승 또는 하강 에지가 발생하는 시간의 거리, 즉 신호 Fi의 기간으로 나타나 있다. 이제, 상수, 즉 신호 Fo의 모든 2 개의 연속하는 상승 에지 사이에는 신호 Fi의 2 1/6 주기의 불변의 시간 경과가 있다는 것이 명백해졌다. 달리 말하면, 신호 Fo의 기간은 평균적으로뿐만 아니라 후속하는 임의의 하나의 펄스로부터의 신호 Fi의 기간의 13/6과 정확히 일치한다.
13/6에 의한 주파수 분할은 예에 의해 도 2 및 도 3만을 참조하여 위에서 논의되었다. Fo 및 Fi 사이의 임의의 다른 비에 대해 유사한 관계를 생성하는 것이 당업자에게는 가능하다.
전술한 것이 구현될 수 있는 회로가 도 4에 도시된다. 도 4는 출력 신호 Fi를 생성하고 지연 동기 루프(4)의 카운터(2) 및 입력단(3)의 클럭 입력단에 접속된 신호 소스(1)를 도시한다. 카운터(2)의 출력단은 접속단(5)를 통해 디코더 회로(6)의 입력단에 접속된다. 디코더 회로(6)의 출력단은 참조 번호 7 및 8로 주어진 데이터 플립플롭과 동일한 개수의 데이터 입력단에 접속되는 다수의 개개의 출력을 포함한다. 데이터 플립플롭(7, 8)의 클럭 입력단은 신호 생성기(1)의 출력단에 접속된다. 지연 동기 루프(4)는 다수의 지연 소자 (a, b, c, ..., R-2, R-1, R)를 포함한다. 지연 소자 R로부터 제어 회로(9)로의 마지막 신호의 피드백은 지연 소자의 지연이 입력 신호 Fi와 동위상으로(in phase) 유지되도록 보장한다. 지연 소자 a, b, c, ...는 플립플롭(10, 11, 12, ... )의 클럭 입력단에 접속된다. 플립플롭(10, 11, 12, ...)의 데이터 입력단은 제 1, 제 2, 제 3, ... 데이터 플립플롭(7, 8)에 접속된다. 데이터 플립플롭(10, 11, 12, ...)의 출력단은 OR 회로(13)의 입력단에 접속된다. 신호 Fo는 OR 회로(13)의 출력단에서 나타난다.
도 4에 도시된 회로의 동작은 후속하는 바와 같은데, 후속하는 기술은 도 2 및 도 3을 참조하여 논의된 13/6 분할기와 연관된다.
신호 생성기(1)의 출력 신호 Fi는 지연 동기 루프의 입력단(3)에 제공되는데, 이러한 경우, 이는 6 개의 지연 소자(a, b, c, R-2, R-1, R)를 포함한다. 카운터(2)는 신호 Fi의 개개의 펄스를 카운팅한다. 제 1 펄스 후, 즉, 신호 Fi의 0번 후에, 신호는 0 번을 나타내는 접속 라인(5)에 나타난다. 신호 Fi의 제 2 펄스 후, 6 번을 나타내는 신호는 라인(5) 사이에 나타난다. 신호 Fi의 제 3 펄스 후, 번호 12를 나타내는 신호는 라인(5) 상에 나타난다. 제 4 펄스(3) 후, 번호 5를나타내는 신호(5)는 라인(5) 상에 나타난다. 이는 신호 Fi의 후속 펄스로 계속되는데, 라인(5)은 번호 11, 4, 10, 3, 9, 2, 8, 1, 7과 그런 다음 다시 0을 나타내는 연속 신호를 갖게된다.
도 3의 표 3으로부터, 번호 0을 나타내는 신호가 접속 라인(5) 상에 나타나는 경우, 한번 지연된 신호 Fi의 상승 에지는 신호 Fo의 펄스 0의 상승 에지를 초래할 것이다.
지연 소자(a, b, c, R-2, R-1, R) 각각은 신호 Fi를 신호 Fi의 한 주기의 1/6, 2/6, 3/6, 4/6, 5/6 및 6/6씩 각각 지연시킨다. 이는 신호 d1(도 2 참조)은 지연 라인의 출력에, 신호 d2는 지연 라인 b의 출력에, 신호 d3는 지연 라인(c)의 출력에, 신호 d4는 지연 라인(R-2)의 출력에, 신호 d5는 지연 라인(R-1)의 출력에, 신호 d6은 지연 라인(R)의 출력에 나타난다.
디코더 회로의 하나의 특정 출력단에서, 즉 다수의 데이터 플립플롭(7)의 하나의 데이터 입력단에서 1 신호가 존재하지 않는다면, 접속 라인(5) 상의 신호의 디코딩으로 인해 디코더 회로(6)의 출력은 0이다.
본 발명의 경우, 카운터 스코어 0은 접속 라인(5) 상의 신호에 의해 통신되는데, 디코더 회로(6)는 제 1 출력(6a)이 1이 되도록 구성된다. 출력(6a)이 1이라는 사실은 출력(7a)이 다수의 데이터 플립플롭(7)의 클락 입력에서 신호 Fi의 후속 펄스에서 1이 되는 결과를 갖는다. 이러한 하나의 신호는 입력 신호 Fi의 하나의 주기의 1/6의 지연으로 지연 소자의 출력 신호에 의해 클러킹되는 데이터 플립플롭(10) 내로 들어오게 되어, 라인(7a) 상의 1 신호가 라인(10a) 상의 데이터플립플롭(10)의 출력단으로 보내진다.
같은 방법으로, 카운터(2)는 신호 Fi의 후속 펄스 시 카운터 스코어 6을 취한다. 그 결과, 신호는 카운터 스코어 6에 대응하는 접속 라인(5) 상에서 발생하고, 이는 도 3의 표 3으로부터 명백한 것처럼, 접속 라인(6a)은 이제 디코더(6)에 의해 0으로 스위칭되어, 라인(7a) 상의 입력 신호는 후속 클럭 펄스가 다수의 데이터 플립플롭(7)에 도달할 때, 0이 될 것이다. 그런 다음, 데이터 플립플롭(10)의 클럭 입력에 제공된 지연 라인(a)의 후속하는, 한번 지연된 펄스에서, 라인(10a) 상의 데이터 플립플롭(10)의 출력 신호는 라인(7a) 상의 신호, 즉 0과 같게될 것이다. 신호 Fo의 제 1 펄스는 그에 따라 형성된다. 이러한 제 1 펄스의 상승 에지는 신호 Fi의 번호 0 펄스의 상승 에지와 비교할 때 신호 Fi의 한 주기의 1/6의 지연을 갖는다. 신호 Fo의 이러한 펄스 번호 0의 상승 에지와 하강 에지 사이의 이러한 제 1 펄스의 기간도 입력 신호 Fi의 기간과도 같다. 12 번을 나타내는 신호는 신호 Fi의 후속 펄스(2) 시, 카운터(2)의 출력에서 접속 라인(5) 상에 나타날 것이다. 도 3의 표로부터 명백하다시피, 디코더 회로(6)는 두 번 지연된 신호 d2가 신호 Fo의 제 2 펄스(1)의 생성을 초래한다는 것을 보장할 것이다. 이를 위해, 디코더(6)는 접속 라인(5) 상의 12 번을 나타내는 신호에 응답하여 라인(6b) 상의 신호가 하이(high)가 된다. 하이(high)가 되고 후속하여 로우(low)가 되는 접속 라인(6a) 상의 신호를 참조하여 전술한 것과 같은 방식으로, 라인(6b) 상의 신호가 하이(high)가 되고 후속하여 다시 로우(low)가 된다는 사실은 다수의 플립플롭(7)의 출력 라인(7b) 상의 신호와 함께 플립플롭(11)을 통해 오는 지연 라인(b)의 신호가 라인(11a) 상에 신호 Fo의 제 2 펄스(1)가 형성되게 함을 보장한다. OR 회로(13)를 통해 제공된 신호는 펄스 0 번의 상승 에지에 대해 1/6의 지연을 갖는 신호 Fo의 제 1 펄스 0 번과, 신호 Fi의 펄스 0 번의 상승 에지에 대해 신호 Fi의 2 2/6 주기의 지연을 갖는 상승 에지를 갖는 신호 Fo의 펄스 1번을 포함한다.
이제 당업자에게 신호 Fo의 펄스 2, 3, 4 및 5가 동일한 방식으로 OR 회로(13)의 출력에 형성될 것이라는 것이 명백하다.
접속 라인(5) 상의 0 번부터 12까지 나타내는 신호에 기초하여 정정 라인(6a, 6b, 6c, 6d 또는 6f)은 1로 되고 후속하여 다시 0으로 만들어지는 디코더 회로(6)가 달성된다. 이는 도 3의 칼럼 내에 나타난다. 칼럼 Ⅱb는 접속 라인(5) 상의 칼럼 Ⅰ에 나타난 번호의 출현에 응답하여 연관 라인이 1 신호 또는 0 신호를 갖는지 여부를 나타낸다.
이제 당업자에게는 비 P/Q를 갖는 분수 분할기가 임의의 2 개의 수 P 및 Q에 대해서도 구현될 수 있다는 것이 명백해질 것이다. 도 3에 도시된 표에 기초하여 디코더 회로(6)뿐만 아니라 카운터를 구성하는 데 충분한데, 이는 당업자에게 어떤 특정한 어려움을 주지 않는다. 플립플롭(7, 8, 10, 11, 12, ...)과 같은 모든 다른 소자 및 지연 소자(a, b, c, ...)는 통상의 방식으로 사용되는 그 자체로 공지된 소자이다.
도 5는 전술한 분수 분할기가 피드백 루프에서 사용되는 PLL 주파수 합성기를 도시한다. 도면에 도시된 회로(5)는 신호 생성기(20), PLL 회로(21) 및 분할기(22)를 포함한다. PLL 회로(21)의 출력 신호 Fo는 분수 분할기(22)의 입력에 접속되고, 다음에 그 출력이 PLL(21)의 입력에 접속된다.
출력 주파수 Fo를 정수로 나누는 분할기(22)가 사용되는 PLL 합성기의 출력 신호의 주파수 스텝 크기는 Fi와 같다. 분수 분할을 갖는 합성기의 주파수 스텝 크기는 도 5에 도시되는데, 분할 N은 Q/P와 같고, Fi/P와 같다. 따라서, 주파수 분해능(frequency resolution)는 P 배 더 크다. 이는 루프의 대역폭이 P 배 더 크게 선택될 수 있다는 것을 의미한다. 대역폭이 더 크게 선택될 수 있다는 사실은 더 적은 노이즈(지터), 더 큰 유역(catchment area) 및 높은 분해능이 발생하는, 더 신속한 튜닝 시간이 달성될 수 있다는 것을 의미한다. 회로는 단순한 방식으로 집적회로 구현될 수 있고, 저렴하다.
도 6은 위상 동기 루프를 갖는 주파수 합성기 내에서 분수 N-분할기의 제 2 애플리케이션을 다시 도시한다. 회로의 기본 회로도는 도 6에 도시되고 디더링 합성기(dithering synthesizer)로 알려져 있다. 스위칭은 피드백 블록(23)을 통해 두 개의 피제수(dividend) 사이에서 발생한다. 그런 다음, 출력 주파수 Fo는 두 개의 피제수에 의해 나누어지는 입력 주파수 Fi의 평균일 것이다. 예를 들어, 제 1 피제수가 4이고 다른 피제수가 5이면, Fo는 4 배의 Fi와 5 배의 Fi 사이에서 스위칭하여, 평균적으로 Fo가 4와 5 사이의 수, 가령 4.5 배의 Fi와 같게되도록 할 것이다. 라인(25) 상의 입력 신호 K는 1 차(first-order) 시그마 델타 변조기(24)를 통해 평균 주파수가 얼마인지를 결정한다. 이러한 경우는 표준 기술로 알려져 있는데, N이 정수라면, 선택은 N에 의한 분할과 N+1에 의한 분할 사이에서 라인(25) 상의 신호 K에 의해 만들어질 것이다. 그러나, 도 2 내지 도 4를 참조하여 기술한 것과 같은 회로에 의해 분할이 발생하는 본 발명의 경우, 소자(23)의 피제수의 한 스텝은 1과 같지 않고 1/P와 같을 것이다. 따라서, 스위칭은 피제수 N 및 피제수 N+(1/P) 사이에서 발생한다. 따라서, 전술한 표준 기술 내에서 일단 Fi와 같았던 주파수 분해능은 이제 (1/P)*Fi와 같을 것이다.
전술하고 도시한 것과 같은 회로에 대한 복수개의 실시예 및 변형은 이제 위를 참조하면 당업자에게 명백할 것이다.

Claims (6)

  1. 유리수 - 상기 유리수는 1 보다 더 크며 분수(a vulgar fraction)로 기록될 경우에는 1과 같지 않는 분모로만 기록될 수 있음 - , 즉 비정수(non-integer)로 분할되는 제 1 신호(Fi)의 주파수와 동일한 주파수를 갖는 제 2 신호(Fo)를 생성하는 장치에 관한 것으로서,
    상기 유리수의 상기 분수의 분모에 의해 분할되는 상기 제 1 신호(Fi)의 기간(a time period)과 같은 기간만큼 매번 지연 소자 당 상기 제 1 신호(Fi)를 더 지연시키기 위해 직렬로 접속된 다수의 지연 소자(a, b, ...,R) 중 제 1 지연 소자(a)에 상기 제 1 신호(Fi)를 제공하는 수단과, 상기 제 1 신호(Fi)의 펄스를 카운팅하는 카운터(2)를 포함하는 결합 회로(a combinatorial circuit)를 포함하되,
    상기 카운팅은 상기 유리수의 분모만큼 증가시키고 이를 상기 유리수의 분자로 모듈로(modulo) 연산하여 이루어지고, 그 결과로 카운터 스코어(counter score)가 생성되며,
    상기 결합 회로(6, 7, 8, 10, 11, 12, 13)는 상기 유리수에 의해 결정된 알고리즘을 기초로 상기 카운터 스코어를 디코딩하는 디코더(decoder)(6)를 포함하며 - 상기 디코딩된 카운터 스코어는 매번 상기 카운터 스코어 및 상기 알고리즘에 의해 결정되는 디코더 회로의 하나의 출력단(6a, ...,6e)에서 출력 신호로 나타남 -,
    상기 결합 회로(6, 7, 8, 10, 11, 12, 13)는 상기 제 2 신호(Fo)를 얻기 위해 상기 알고리즘에 의해 결정된 지연 소자의 출력 신호를 상기 디코더 회로(6)의 출력 신호와 결합시키는 수단(7, 8, 10, 11, 12, 13)을 포함하는
    신호 생성 장치.
  2. 제 1 항에 있어서,
    상기 지연 소자(a, b, ...R)의 개수는 상기 유리수의 분모와 같은
    신호 생성 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 디코더 회로의 상기 출력(6a, ...,6e)의 개수는 상기 유리수의 분모와 같은
    신호 생성 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 지연 소자(a, b, ...,R)는 지연 위상 루프 회로로서 접속되는
    신호 생성 장치.
  5. 피드백 루프를 포함하는 위상 동기 루프 회로에 있어서,
    제 1 항 내지 제 4 항 중 어느 한 항에 따른 장치가 상기 피드백 루프 내에 포함되는 것을 특징으로 하는
    위상 동기 루프 회로.
  6. 디더링가능한(dithering possibility) 피드백 루프를 포함하는 위상 동기 루프에 있어서,
    제 1 항 내지 제 4 항 중 어느 한 항에 따른 장치가 상기 피드백 루프에 포함되는 것을 특징으로 하는
    위상 동기 루프 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6845139B2 (en) 2002-08-23 2005-01-18 Dsp Group, Inc. Co-prime division prescaler and frequency synthesizer
US7180339B2 (en) * 2004-04-26 2007-02-20 Analog Devices, Inc. Synthesizer and method for generating an output signal that has a desired period
US7512203B2 (en) * 2005-03-30 2009-03-31 Silicon Laboratories Inc. Data cleaning with an asynchronous reference clock
US7164297B2 (en) * 2005-03-31 2007-01-16 Freescale Semiconductor, Inc. Multiple reference clock synthesizer
US7795937B2 (en) * 2008-03-26 2010-09-14 Mstar Semiconductor, Inc. Semi-digital delay locked loop circuit and method
JP5338819B2 (ja) * 2008-12-17 2013-11-13 日本電気株式会社 クロック分周回路、及びクロック分周方法
US7898353B2 (en) * 2009-05-15 2011-03-01 Freescale Semiconductor, Inc. Clock conditioning circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2742184C2 (de) * 1977-09-20 1983-09-22 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum Erzeugen eines Schaltsignals entsprechend der Zeilenfrequenz eines Fernsehsignals
JPH0754965B2 (ja) * 1986-05-16 1995-06-07 株式会社日立製作所 水平同期再生装置
DE3634594A1 (de) * 1986-10-10 1988-04-14 Philips Patentverwaltung Schaltungsanordnung zur erzeugung rationalzahliger frequenzverhaeltnisse
US5218314A (en) * 1992-05-29 1993-06-08 National Semiconductor Corporation High resolution, multi-frequency digital phase-locked loop
JP3443896B2 (ja) * 1993-10-08 2003-09-08 株式会社デンソー デジタル制御発振装置
US5889436A (en) * 1996-11-01 1999-03-30 National Semiconductor Corporation Phase locked loop fractional pulse swallowing frequency synthesizer
JPH10173498A (ja) * 1996-12-12 1998-06-26 Mitsubishi Electric Corp 可変遅延回路
US5986512A (en) * 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit

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