KR100205626B1 - 디지탈 주파수 합성기 - Google Patents
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Abstract
본 발명의 목적은 새로운 분주제어부를 갖는 디지탈 주파수 합성기를 제공하는데 있다. 본 발명은 분주제어되어 입력되는 주파수의 위상을 기준주파수(fr)와 비교하여 위상차에 비례하는 직류전압을 발생시키는 위상검출기(1)와; 위상검출기(1)로부터 입력되는 직류전압의 교류성분을 제거하고 고주파 잡음에 의한 지터(Jitter)의 영향을 감소시키는 루프필터(Loop Filter : 2)와; 루프필터(2)로부터 입력되는 직류전압에 비례하여 위상을 조절한 출력주파수(fo)를 출력하는 전압제어발진기(3)와; 전압제어발진기(3)의 출력신호를 받아 제어단의 입력이 제1상태값이면 출력주파수(fo)를 P 분주하여 출력하고, 제어단의 입력이 제2상태값이면 출력주파수(fo)를 P+1 분주하여 출력하는 이중모드 프리스케일러(Dual Mode Prescaler : 4)와; 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력신호에 따라 분주제어하여 위상검출기(1)에 분주제어된 신호로 출력하고 이중모드프리스케일러(4)의 제어단에 제어신호로 출력하는 분주 제어부를 포함하는 디지탈 주파수 합성기에 있어서 분주제어부는 카운팅하는 동안 제1상태값을 출력하고, 한 사이클의 카운팅이 완료되면 제2상태값을 출력하며 자신의 카운터값을 리세트시키는 2차 카운터부(22)와, 2차 카운터부(22)의 출력이 제2상태값이 될 때 자신의 카운터값을 프리세트시키고, 카운팅하는 동안에는 제1상태값을 NOR 게이트(24)로 출력하며 한 사이클의 카운팅이 완료되면 제2상태값을 NOR 게이트(24)로 출력하는 1차 카운터부(23)와, 1차 카운터부(23)의 출력과 JK 플립플립(25)의 Q출력을 논리적으로 연산하는 NOR 게이트(24)와, J, K 입력단 및 프리세트단에는 제1상태값 전압(Vcc)이 접속되는 JK 플립플립(25)으로 구성된다.
Description
본 발명은 주파수 합성기(PLL : Phase Locked Loop)에 관한 것이며, 보다 상세히는 위상검출을 디지탈방식으로 수행하는 디지탈 주파수 합성기에 관한 것이다.
도 1 은 일반적인 디지탈 주파수 합성기의 구성도이다.
도 1를 보면, 일반적인 디지탈 주파수 합성기는 기준주파수 발진기(도시되지 않음)으로부터 입력되는 기준주파수(fr)와 분주제어부(11)의 가변분주기(12)로부터 입력되는 주파수의 위상을 비교하여 위상차에 비례하는 직류전압을 발생시키는 위상검출기(1)와; 상기 위상검출기(1) 및 전압제어발진기(3)에 접속하여 위상검출기(1)로부터 입력되는 직류전압의 교류성분을 제거하고 고주파 잡음에 의한 지터(Jitter)의 영향을 감소시키는 루프필터(Loop Filter : 2)와; 상기 루프필터(2) 및 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 입력단에 접속하여 루프필터(2)로부터 입력되는 직류전압에 비례하여 위상을 조절한 출력주파수(fo)를 이중모드 프리스케일러(Dual Mode Prescaler : 4) 및 시스템(도시되지 않음)으로 출력하는 전압제어발진기(3)와; 상기 전압제어발진기(3), 가변분주기(12) 및 제거분주기(13)에 접속하여 제어단의 입력이 하이(High)이면 출력주파수(fo)를 P분주하여 가변분주기(12) 및 제거분주기(13)로 출력하고 제어단의 입력이 로우(Low)이면 출력주파수(fo)를 P+1 분주하여 분주된 주파수를 가변분주기(12) 및 제거분주기(13)로 출력하는 이중모드 프리스케일러(Dual Mode Prescaler : 4)와; 상기 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력단, 위상검출기(1) 및 제거분주기(13)에 접속하여 세팅된 카운터값(B-A)만큼 카운터하는 동안 이중모드프리스케일러(4)의 제어단을 하이상태로 유지하고 위상검출기(1)로 출력하는 가변분주기(12)와, 상기 이중모드 프리스케일러(Dual Mode Prescaler : 4)의출력단, 제어단 및 가변분주기(12)에 접속하여 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력주파수를 세팅된 카운터값(A)만큼 카운터한 후 리세트신호(CLR을 하이)가 입력될 때까지 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 제어단을 로우상태로 유지하는 제거분주기(13)를 포함하는 분주제어부(11)로 구성된다.
분주제어부(11)에서의 동작을 보면, 가변분주기(12) 및 제거분주기(13)의 카운터값은 B 및 A로 세팅된다. 가변분주기(12)의 카운터값이 B-A가 될 때까지 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 제어단은 하이상태가 되어 이중모드 프리스케일러(Dual Mode Prescaler : 4)는 출력주파수(fo)를 P 분주한다.
제거분주기(13)의 카운터가 A만큼 카운터한때 이중모드 프리스케일러(Dual Mode Prescaler : 4)는 출력주파수(fo)를 P+1 분주한다.
가변분주기(12)와 제거분주기(13)는 세팅된 값만큼 카운터한 후 카운터값은 리세트된다.
상기 두과정에서 가변분주기(12)의 카운터가 카운터한 사이클의 수는 (P+1)A+P(B-A)가 되고, fo = fr*(P*B+A)의 관계가 성립하므로 주파수 합성기로 보다 세밀한 출력주파수(fo)를 얻을 수 있다.
본 발명의 목적은 새로운 분주제어부를 갖는 디지탈 주파수합성기를 제공하는데 있다.
제1도는 일반적인 디지탈 주파수 합성기의 구성도.
제2도는 본 발명에 따른 분주제어부의 상세도.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상계측기 2 : 계측기 커넥터
3 : 전압제어발진기 4 : 이중모드 프리스케일러
11, 21 : 분주제어부 22 : 2차 카운터부
23 : 1차 카운터부 25 : JK 플립플립
NOR : 논리게이트
도 2는 본 발명에 따른 주파수합성기의 분주제어부가 도시된다.
본 발명에 의한 주파수합성기는 도 1 및 2에 도시된 바와 같이 종래의 주파수합성기에서 분주제어부의 구성을 개선한 것이다. 따라서, 도 2 에서는 위상검출기(1), 루프필터(2), 전압제어발진기(3), 이중모드프리스케일러(4)는 동일한 구성 및 기능을 가지므로 생략하고 분주제어부의 구성도만 도시하였다.
도 1 및 도 2를 참조하여 본 발명에 의한 주파수합성기의 분주제어부(21)를 상세하게 설명하면 다음과 같다.
도시된 바와 같이 본 발명에 의한 주파수 합성기의 분주제어부(21)는 상기 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력단, 위상검출기(1), 1차 카운터부(23) 및 JK 플립플립(25)의 클리어단자(CLR)에 접속하여 카운팅하는 동안 제1상태값을 출력하고, 한 사이클의 카운팅이 완료되면 제2상태값을 출력하며 자신의 카운터값을 리세트시키는 2차 카운터부(22)와, 상기 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력단, 2차 카운터부(22) 및 NOR 게이트(24)에 접속하여 2차 카운터부(22)의 출력이 제2상태값이 될 때 자신의 카운터값을 프리세트시키고, 카운팅하는 동안에는 제1상태값을 NOR 게이트(24)로 출력하며 한 사이클의 카운팅이 완료되면 제2상태값을 NOR 게이트(24)로 출력하는 1차 카운터부(23)와, 상기 1차 카운터부(23) 및 JK 플립플립(25) 클럭단(CLK), Q 출력단에 접속하여 1차 카운터부(23)의 출력과 JK 플립플립(25)의 Q출력을 논리적으로 연산하는 NOR 게이트(24)와, 상기 2차 카운터부(22)와 클리어단에서, NOR 게이트(24)의 출력단과 클럭단에서, 이중모드프리스케일러(4)의 제어단 및 NOR 게이트(24)의 입력단과 Q출력단에서 각각 접속하며, J, K 입력단 및 프리세트단에는 제1상태 전압(Vcc)이 접속되는 JK 플립플립(25)으로 구성된다.
상기와 같이 구성된 본 발명에 따른 분주제어부(21)의 동작을 설명한다.
초기상태에서 JK 플립플립(25)의 프리세트단은 하이, 클리어단은 로우, 클럭단은 하이, J, K 입력단은 하이 상태가 되므로 JK 플립플립(25)의 Q출력은 로우상태에 있다. 1차 카운터부(23)의 카운터 값은 A로 , 2차 카운터부(22)의 카운터값은 B로 세팅되어 있다고 한다. 또한 JK 플립플립(25)은 J, K 입력단이 항상 하이 상태를 유지하므로 토글스위치(Toggle Switch)로 동작한다.
2차 카운터부(22)가 B-A 까지 카운팅하는 동안 JK 플립플립(25)의 프리세트단은 하이, 클리어단은 하이, 클럭단은 하이에서 로우, J, K 입력단은 하이 상태가 되어 JK 플립플립(25)의 Q출력은 하이가 되어 이중모드프리스케일러(4)는 P분주 상태가 된다. 이때 1차 카운터부(23)도 카운팅상태에 있다.
2차 카운터부(22)가 B-A까지 카운팅을 완료하면 JK 플립플립(25)의 프리세트단은 하이, 클리어단은 로우, 클럭단은 로우, J, K 입력단은 하이상태가 되어 JK 플립플립(25)의 Q출력은 로우가 되어 이중모드프리스케일러(4)는 P분주상태가 된다. 이 때 1차 카운터부(23)는 카운팅 계속상태에 있다.
1차 카운터부(23)가 A동안 카운팅하는 동안 JK 플립플립(25)의 프리세트단은 하이, 클리어단은 하이, 클럭단은 로우, J, K 입력단은 하이상태가 되어 JK 플립플립(25)의 Q출력은 로우가 되어 이중모드프리스케일러(4)는 P분주상태를 유지한다.
1차 카운터부(23)가 한 사이클의 카운팅을 완료할 때 JK 플립플립(25)의 프리세트단은 하이, 클리어단은 로우, 클럭단은 로우, J, K 입력단은 하이상태가 되어 JK 플립플립(25)의 Q출력은 로우상태가 되므로 이중모드프리스케일러(4)는 P+1분주상태가 된다.
2차 카운터부(22) 및 1차 카운터부(23)의 카운팅을 완료됨과 동시에 2차 카운터부(22) 및 1차 카운터부(23)를 리세트(CLR를 하이) 시키면 JK 플립플립(25)의 프리세트단은 하이상태가 되어 JK 플립플립(25)의 Q출력이 로우인 초기상태가 된다.
1차 카운터부(23) 및 2차 카운터부(22)는 74F192칩을 사용하여 구현할 수 있다.
상술한 바와 같이, 본 발명에 의하여 새로운 분주제어부를 갖는 디지탈 주파수합성기를 구현할 수 있다.
Claims (1)
- 분주제어되어 입력되는 주파수의 위상을 기준주파수(fr)와 비교하여 위상차에 비례하는 직류전압을 발생시키는 위상검출기(1)와; 상기 위상검출기(1)로부터 입력되는 직류전압의 교류성분을 제거하고 고주파 잡음에 의한 지터(Jitter)의 영향을 감소시키는 루프필터(Loop Filter : 2)와; 상기 루프필터(2)로부터 입력되는 직류전압에 비례하여 위상을 조절한 출력주파수(fo)를 출력하는 전압제어발진기(3)와; 상기 전압제어발진기(3)의 출력신호를 받아 제어단의 입력이 제1상태값이면 출력주파수(fo)를 P 분주하여 출력하고, 제어단의 입력이 제2상태값이면 출력주파수(fo)를 P+1 분주하여 출력하는 이중모드 프리스케일러(Dual Mode Prescaler : 4)와; 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력신호에 따라 분주제어하여 상기 위상검출기(1)에 분주제어된 신호로 출력하고 상기 이중모드프리스케일러(4)의 제어단에 제어신호로 출력하는 분주 제어부를 포함하는 디지탈 주파수 합성기에 있어서, 상기 분주제어부는 상기 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력단, 위상검출기(1), 1차 카운터부(23) 및 JK 플립플립(25)의 클리어단(CLR)에 접속하여 카운팅하는 동안 제1상태값을 출력하고, 한 사이클의 카운팅이 완료되면 제2상태값을 출력하며 자신의 카운터값을 리세트시키는 2차 카운터부(22)와, 상기 이중모드 프리스케일러(Dual Mode Prescaler : 4)의 출력단, 2차 카운터부(22) 및 NOR 게이트(24)에 접속하여 2차 카운터부(22)의 출력이 제2상태값이 될 때 자신의 카운터값을 프리세트시키고, 카운팅이 완료되면 제2상태값을 NOR 게이트(24)로 출력하는 1차 카운터부(23)와, 상기 1차 카운터부(23) 및 JK 플립플립(25)의 클럭단 (CLK), Q출력단에 접속하여 1차 카운터부(23)의 출력과 JK 플립플립(25)의 Q출력을 논리적으로 연산하는 NOR 게이트(24)와, 상기 2차 카운터부(22)와 클리어단에서 NOR 게이트(24)의 출력단과 클럭단에서, 이중모드프리스케일러(4)의 제어단 및 NOR 게이트(24)의 입력단과 Q출력단에서 각각 접속하며, J, K 입력단 및 프리세트단에는 제1상태 전압(Vcc)이 접속되는 JK 플립플립(25)으로 구성되는 것을 특징으로 하는 디지탈 주파수 합성기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077627A KR100205626B1 (ko) | 1996-12-30 | 1996-12-30 | 디지탈 주파수 합성기 |
Applications Claiming Priority (1)
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| KR1019960077627A KR100205626B1 (ko) | 1996-12-30 | 1996-12-30 | 디지탈 주파수 합성기 |
Publications (2)
| Publication Number | Publication Date |
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| KR19980058304A KR19980058304A (ko) | 1998-09-25 |
| KR100205626B1 true KR100205626B1 (ko) | 1999-07-01 |
Family
ID=19492622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960077627A KR100205626B1 (ko) | 1996-12-30 | 1996-12-30 | 디지탈 주파수 합성기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100205626B1 (ko) |
-
1996
- 1996-12-30 KR KR1019960077627A patent/KR100205626B1/ko not_active IP Right Cessation
Also Published As
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| KR19980058304A (ko) | 1998-09-25 |
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