JP2007124699A - 位相同期ループ回路 - Google Patents

Abstract

【課題】位相ジッタの少ない位相同期ループ回路を実現する。
【解決手段】第一および第二レジスタへ接続された第一および第二計数手段10,14を含む位相同期ループ回路が開示される。第一レジスタ18は数Ｍを第二レジスタ20は数Ｎを記憶する。第一計数手段は基準信号FrefのＭサイクルに応答してF1出力信号を出力し、第二計数手段は出力信号FoutのＮサイクルに応答してF2出力信号を出力する。F1,F2,Fref,Fout 信号は、位相検出器30へ接続され、FrefとFoutの位相が比較される。位相検出回路の出力信号は位相検出回路出力信号に比例したFout信号を発生する電圧制御発振器12に接続される。Fout信号は位相同期ループ回路が整定するまで第二レジスタへフィードバックされる。
【選択図】図１

Description

本発明は、通信分野での位相同期ループ周波数合成に関し、特に、低雑音の位相同期ループ周波数合成回路に関する。

位相同期ループ回路については、 "周波数／位相ロック時間低減の位相同期ループ"("A PHASE LOCKED LOOP WITH REDUCED FREQUENCY/PHASE LOCK TIME") と題するラビン（Ｒａｂｉｎ）による１９９０年１２月１９日付け出願のヨーロッパ特許出願公開番号０，４３５，５５２Ａ２が参考になる。この開示では、位相同期ループ回路は、低減位相周波数ロック時間でプログラマブル周波数出力信号が得られるとされている。位相検出器は、第一の数により分周される基準周波数と、第二の周波数により分周される出力信号の周波数との間の位相差を検出する。第一および第二カウンタが、それぞれの周波数を分周するために第一および第二の数を受信する。入力された数が、ロードされると、ロード信号が、位相検出器をリセットし、各カウンタをロードさせ、従ってループのロック時間を低減する。

位相同期ループ（ＰＬＬ）は、通信分野で広く利用されている。ＰＬＬの利用例の一つは、多重チャンネル通信システム用タイマーのプログラマブル周波数出力信号を発生するための周波数合成である。ＰＬＬ周波数合成を使用して、中間にある周波数を経由しないで、一つのチャンネルから他のチャンネルへダイナミックに移動することが可能となる。位相同期ループ回路は、回路の出力信号と基準信号の位相差を測定するための位相検出器を含んでいて、位相検出器の差出力信号に応答して出力信号を調整する。位相同期ループは、高性能のチャンネル切り替え能力が要求されるデジタルセルラー自動車電話システムで利用されている。

従来の単一ループ周波数合成回路は、分周器を用いていて、基準周波数が、第一の数により分周され、出力信号の周波数が第二の数により分周される。即ち、基準周波数Ｆｒｅｆは、第一の数Ｍにより分周され、出力信号の周波数Ｆｖｃｏは、第二の数Ｎにより分周される。

Ｆｒｅｆ／ＭおよびＦｖｃｏ／Ｎは、位相検出器への入力として印加され、位相検出器の出力は、フィルタにかけられ、電圧制御発振器への入力制御信号として使用され、電圧制御発振器は、単一ループ出力信号Ｆｖｃｏを出力する。

ループが、整定すると、位相検出器の二つの入力は、Ｆｖｃｏ＝Ｆｒｅｆ（Ｎ／Ｍ）またはＦｒｅｆ／Ｍ＝Ｆｖｃｏ／Ｎとなる。
欧州特許出願公開第０４３５５５２号明細書 特開平０３−０２１１１９号公報 特開平０４−２１１５２０号公報 特開平０５−１１０４３１号公報 特開平０５−０５５９１５号公報

最近のデジタルセルラー自動車電話システムの技術は、周波数合成の整定時間の短時間化を含む高チャンネル切り替え性能を要求する。整定時間は、ループフィルタのバンド幅を広くすることで、短時間化されるが、ループフィルタのバンド幅の広帯域化は、電圧制御発振器入力の雑音バンド幅の好ましくない拡大をもたらし、また、電圧制御発振器出力の雑音を増加させる。位相同期ループの雑音源は、電圧制御発振器のトランジスタ、プログラマブルカウンタ、位相検出器、ループフィルタの抵抗および基準周波数源にある。

プログラマブルカウンタの雑音は、また、位相ジッタとも呼ばれる。デジタル信号の位相ジッタは、信号の立ち上がりおよび立ち下がりの時間の変動である。位相ジッタの原因は、システムのＭＯＳＦＥＴのゲートに於けるしきい電圧の変動による。各デジタルゲートに於て、伝送信号へ位相ジッタが付加される。このようにして、位相ジッタを低減し、従って、切り替え性能を改良する方法は、伝送信号路に於けるデジタルゲートの総数を低減することである。

本発明の目的は、従って、改良された周波数合成の位相同期ループシステムを提供することにある。本発明の他の目的は、低減された周波数整定時間の位相同期ループシステムを提供することにある。本発明の目的は、更に、位相ジッタの少ない位相同期ループシステムを提供することにある。本発明の目的は、更に、高性能のチャンネル切り替えのための位相同期ループシステムを提供することにある。

図５に示す従来のシステムでは、プログラマブルカウンタ１０および１４は、それぞれ、基準信号源の周波数および電源制御発振器の周波数の分周に使用され、位相検出器１６は、これらカウンタの出力位相を比較するのに使用される。

図１で示される本発明では、基準周波数源周波数および電源制御発振器周波数は、カウンタ１０および１４に同様にそれぞれ印加され、更に、この両方は、位相検出器３０に印加され、カウンタ１０および１４の出力は、制御信号として使用される。位相ジッタは、カウンタが位相が比較される信号へいかなるジッタを加えることがないので、低減される。位相検出器３０が比較する位相は、基準電圧の位相と電圧制御発振器の位相であり、図５とは異なってカウンタの出力ではない。

図５に示されるのは、代表的な従来技術による位相同期ループ回路であり、カウンタ１０、それに接続されているＭレジスタ１８、カウンタ１４、それに接続されているＮレジスタ２０を含む。カウンタ１０および１４の出力は、位相検出器１６の入力として印加される。位相検出器１６からの出力信号は、フィルタ２２を経て電圧制御発振器１２へ加えられる。電圧制御発振器１２の出力信号は、即ち回路の出力信号は、カウンタ１４へフィードバックされる。システムのリセット信号は、入力端子２４にて、レジスタ１８，２０および位相検出器１６へ印加される。図５の回路の目的は、基準信号Ｆｒｅｆ（Ｎ／Ｍ）に等しい出力周波数信号Ｆｏｕｔを提供することにある。ここで、ＭおよびＮは、整数である。こうして、Ｆｒｅｆ／Ｍは、Ｆｏｕｔ／Ｎに等しく、Ｆｏｕｔは、Ｆｒｅｆ（Ｎ／Ｍ）に等しくなる。

回路の動作を説明すると、レジスタ１８からの数Ｍは、カウンタ１０に入力され、レジスタ２０からの数Ｎは、カウンタ１４に入力される。信号Ｆｒｅｆは、カウンタ１０へ入力され、Ｍのカウントに等しい数のサイクルだけ、カウンタ１０は、Ｆｒｅｆを通過させ、従って信号Ｆ１が、カウンタ１０の出力へ発生し、この状態が第一状態である。即ち、ＦｒｅｆのＭ−１サイクルの期間は "ロウ"であり、他のときは、 "ハイ" である。レジスタ１８よりカウンタ１０へ入力される値、即ち、数Ｍは、カウンタ１０をＭから０まで減分し、その期間Ｆｒｅｆの総数Ｍサイクルが、位相検出器１６に対してＦ１信号として与えられる。

出力信号Ｆｏｕｔは、電圧制御発振器１２からのＦｖｃｏ出力信号から得られる。Ｆｖｃｏ信号は、カウンタ１４へ入力され、カウンタ１４は、Ｎから０へ減分し、従って、ＦｖｃｏのＮサイクルが位相検出器１６に対するＦ２信号として入力される。Ｆ２は、ＦｖｃｏのＮ−１サイクルの期間は "ロウ" であり、その他は "ハイ" である第一状態にて得られる。Ｆｒｅｆ／Ｍに等しいＦ１信号、およびＦｏｕｔ／Ｎに等しいＦ２信号は、位相検出器１６に送られ、位相検出器１６は、Ｆ１信号のエッジより前にＦ２信号エッジが立ち上がるときに、 "アップ信号" を出力し、Ｆ２信号エッジより前のＦ１信号エッジが立ち上がるとき、 "ダウン信号" を出力する。位相検出器１６からの "アップ信号" または "ダウン信号" は、ＦＥＴプッシュプル（チャージポンプ）回路２６へ入力され、ＦＥＴプッシュプル回路２６は、フィルタ２２を通じて電圧制御発振器１２へＰＤｏｕｔ信号を入力する。電圧制御発振器１２からの出力信号Ｆｖｃｏは、位相検出器１６およびＦＥＴ回路２６よりのＰＤｏｕｔ信号に応答して増加または減少する。増加（または減少）したＦｖｃｏ信号は、Ｆｏｕｔとしてカウンタ１４へ送られ、回路は、Ｆｏｕｔ／ＮがＦｒｅｆ／Ｍに等しく、ループが整定するまで、動作を続ける。図５の回路に於ては、信号路に多数のゲートがあり、非同期の位相検出がなされ、従って望ましくない雑音を発生する。

図１には、本発明の第一の実施例が示されている。図１では、同様に、カウンタ１０，１４、レジスタ１８，２０、フィルタ２２および電圧制御発振器１２が使用されている。

入力信号Ｆｒｅｆは、図５の位相検出器１６とは異なる位相検出器３０に直接接続されている。電圧制御発振器１２からのＦｏｕｔ信号は、また、カウンタ１４からのＦ２信号およびリセット信号と共に位相検出器３０に入力される。ＦｒｅｆのＭサイクルに等しいＦ１信号と、ＦｏｕｔのＮサイクルに等しいＦ２信号は、また、リード線３２で直接に位相検出器３０に接続されるＦｒｅｆ信号とリード線３４で直接に位相検出器３０へ接続されるＦｏｕｔと共に位相検出される。

入力Ｆ１，Ｆｒｅｆ，Ｆ２およびＦｏｕｔを受信して、位相検出器３０は、以下の動作をする。図５では、Ｆ１およびＦ２は、カウンタからの出力信号であり、従って、システム位相ジッタを加えるカウンタ内のゲートにより雑音の影響を受ける。

図１では、しかし、ＦｒｅｆおよびＦｏｕｔ信号は、自身で、位相検出器３０の入力信号として利用され、カウンタ雑音を含むＦ１およびＦ２は、制御信号としてのみ使用される。位相検出器３０が比較する位相は、カウンタ１０および１４の位相ではなく、実際の基準周波数信号Ｆｒｅｆおよび出力Ｆｏｕｔのそれである。

図３は、Ｆ１，Ｆｒｅｆ、リセット、Ｆ２およびＦｏｕｔ信号の入力リードを含む位相検出器３０の回路のより詳細な回路図である。図３に示される回路は、ＮＯＲ回路３０−１，３０−２，３０−３，３０−４、ＮＡＮＤ回路３０−５，３０−６およびＤ型フリップフロップ３０−７，３０−８を含む。Ｆｒｅｆ信号およびＦｏｕｔ信号は、それぞれＤ型フリップフロップ３０−７，３０−８へ入力され、これらＤ型フリップフロップは、ＯＲ回路３０−１，３０−２よりの対応するＦ１信号およびＦ２信号によりそれぞれクロックがかけられる。Ｄ型フリップフロップ３０−７，３０−８の出力は、ＮＯＲゲート３０−４とＮＡＮＤゲート３０−６とに入力され、Ｆｏｕｔ周波数が低すぎるため高くなる必要があるか、またはその逆であるかにより、位相検出器の二つに出力リード３０−９，３０−１０にアップ信号かまたはダウン信号が出力される。位相検出器からのアップ信号およびダウン信号は、Ｆ１およびＦ２の立ち上がり（立ち下がり）エッジの間で作動する。Ｆ１が初めに発生すると、Ｆｏｕｔは、低すぎて、高くなる必要がある。Ｆ２が初めに発生すると、Ｆｏｕｔは、高すぎ、低くならなければならない。リセット信号は、ＮＡＮＤゲートを通じてＤフリップフロップ３０−７，３０−８をリセットするために入力される。

図２は、図１と類似した本発明による他の実施例を示す。Ｐ，Ｐ＋１カウンタ３８（プリスケーラ）の追加により、周波数Ｆｖｃｏが、高すぎ、カウンタ１４が、そのような高い周波数で動作不能の場合に、カウンタ３８は、使用される。この場合、高周波プリスケーラ回路が必要である。プリスケーラ回路は、一般に二重モジュラスプリスケーラ回路を構成するために同期フロント分周および非同期バック分周を使用した従来技術でよい。ＰまたはＰ＋１は、モジュラス状態（０か１）に依存して使用される数である。

図４では、本発明で使用可能な二重モジュラスプリスケーラの回路図である。二重モジュラスプリスケーラは、モトローラ社により製造されている、１．１GHz 低電力二重モジュラスプリスケーラＭＣ１２０５２Ａ／ＭＣ１２０５２Ｂを使用してもよい。図４では、回路の入力は、リセット信号、Ｆｖｃｏ信号およびＭＯＤ信号である。出力は、ＦＶおよびＦＶＣである。ＭＯＤ＝０の場合、ＦＶＣ＝Ｆｖｃｏ／８であり、ＭＯＤ＝１の場合、ＦＶＣ＝Ｆｖｃｏ／９である。ＦＶＣは、ＦＶよりも位相ジッタが少ないので、ＦＶＣを使用するほうが好ましい。

以上、述べたように、改良型位相同期ループでは、位相検出回路へ位相検出のために基準信号および出力信号が直接接続され、システムのカウンタからの雑音性出力信号が、位相検出器で制御信号として使用される。

以上、好適な実施例について説明してきたが、これは、特許請求の範囲で定義される範囲を逸脱しない代替、変形および均等例は含んではいない。

図１は本発明による改良された位相同期ループ回路の一実施例のブロック図を示す図である。 図２は図１に示された回路に類似した改良された位相同期ループ回路の他の実施例のブロック図を示す図である。 図３は図１および図２の回路で使用される位相検出器の回路図を示す図である。 図４は図２の回路で使用されるプリスケーラの回路図を示す図である。 図５は本発明の説明に役立つ従来技術の位相同期ループ回路のブロック図を示す図である。

符号の説明

１０ カウンタ
１２ 電圧制御発振器
１４ カウンタ
１６ 位相検出器
１８ Ｍレジスタ
２０ Ｎレジスタ
２２ フィルタ
２４ 入力端子
２６ チャージポンプ
３０ 位相検出器
３６ Ｐ，Ｐ＋１レジスタ
３８ カウンタ

Claims (10)

1. 位相同期ループ回路であって、
   予め設定された第一および第二の数を記憶するための記憶手段と、
   基準信号の前記予め設定された第一の数のサイクルを実質的に計数することに応答して第一の信号を提供するためと、出力信号の前記予め設定された第二の数のサイクルを実質的に計数することに応答して第二の信号を更に提供するために前記記憶手段に接続された計数手段と、
   前記計数手段の前記第一および第二の信号と、前記基準信号および前記出力信号とが接続される位相検出手段と、前記基準信号は、前記計数手段の前記第一の信号により制御され、前記出力信号は、前記計数手段の前記第二の信号により制御され、従って、前記基準信号および前記出力信号の間の論理状態に於ける位相差信号が提供され、
   前記論理状態位相差信号に比例した周波数を有する前記出力信号を提供するために、前記位相検出手段と前記計数手段とを接続するループ手段を含むことを特徴とする位相同期ループ回路。
2. 前記位相差信号が位相差を示さなくなるまで、前記計数手段は、前記出力信号に応答して前記第二の信号を変化させることを特徴とする請求項１記載の位相同期ループ回路。
3. 前記記憶手段は、第一の数値Ｍを記憶するための第一の記憶手段と第二の数値Ｎを記憶するための第二記憶手段とを含み、
   前記計数手段は、前記第一記憶手段へ接続され、入力基準信号Ｆｒｅｆに応答する第一カウンタ手段と、前記第二記憶手段に接続され、出力信号Ｆｏｕｔに応答する第二カウンタとを含み、
   前記第一カウンタ手段は、前記基準信号ＦｒｅｆのＭサイクルに応答して、出力信号Ｆ１を提供し、
   前記第二カウンタ手段は、前記出力信号ＦｏｕｔのＮサイクルに応答して、出力信号Ｆ２を提供し、
   前記位相検出手段は、前記第一および第二カウンタ手段に接続され、前記出力信号Ｆ１、前記基準信号Ｆｒｅｆ、前記出力信号Ｆ２および前記出力信号Ｆｏｕｔに応答し、前記基準信号Ｆｒｅｆおよび前記出力信号Ｆｏｕｔの位相は、前記出力信号Ｆ１およびＦ２により制御される時間だけ比較され、前記基準信号Ｆｒｅｆおよび前記出力信号Ｆｏｕｔの立ち上がりおよび立ち下がりに於ける差に応答した位相検出出力信号ＰＤｏｕｔが得られることを特徴とする請求項１記載の位相同期ループ回路。
4. 前記位相検出出力信号ＰＤｏｕｔに比例した周波数を有する前記出力信号Ｆｏｕｔを提供するための、前記位相検出手段へ接続された電圧制御発振器手段を更に含むことを特徴とする請求項３記載の位相同期ループ回路。
5. 前記位相検出手段は、前記出力信号Ｆ１により制御される前記基準信号Ｆｒｅｆが前記Ｆｏｕｔより長い時間だけ第一の論理状態にある場合に、第一の論理状態信号を出力し、前記位相検出手段は、更に、前記位相検出論理信号ＰＤｏｕｔを出力するために、前記第一および第二論理信号に応答するプッシュプル回路を含むことを特徴とする請求項４記載の位相同期ループ回路。
6. 前記第一論理状態は、ロウ状態であることを特徴とする請求項５記載の位相同期ループ回路。
7. 前記位相検出手段と前記電圧制御発振器との間に接続されて、前記ＰＤｏｕｔ信号の論理状態に比例した、フィルタ処理された電圧信号を前記電圧制御発振器へ出力するためのフィルタ手段を更に含み、前記電圧制御発振器は、前記フィルタ処理された信号の前記電圧に比例した周波数を有する前記出力信号Ｆｏｕｔを出力することを特徴とする請求項５記載の位相同期ループ回路。
8. 前記電圧制御発振器からの前記出力信号Ｆｏｕｔは、Ｍにより分周されるＦｒｅｆ信号がＮにより分周されるＦｏｕｔに等しくなるまで、Ｆ２信号の調整値を得るために、前記第二カウンタ手段へ接続されることを特徴とする請求項４記載の位相同期ループ回路。
9. 第三のＰ，Ｐ＋１カウンタを更に含み、前記第三のカウンタは、前記電圧制御発振器と前記第二カウンタとの間に接続されて、前記電圧制御発振器からの前記出力信号Ｆｏｕｔの前記周波数が、関係付けられる周波数まで比例的に低減されることを特徴とする請求項４記載の位相同期ループ回路。
10. 前記第一カウンタ手段、前記第二カウンタ手段および前記位相検出手段は、更に、前記回路をリセットするためのリセット信号に応答することを特徴とする請求項４記載の位相同期ループ回路。

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