JPH1139806A - クロック逓倍回路 - Google Patents

クロック逓倍回路

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JPH1139806A
JPH1139806A JP9188479A JP18847997A JPH1139806A JP H1139806 A JPH1139806 A JP H1139806A JP 9188479 A JP9188479 A JP 9188479A JP 18847997 A JP18847997 A JP 18847997A JP H1139806 A JPH1139806 A JP H1139806A
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clock
circuit
feedback loop
voltage
output
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JP9188479A
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Shoichi Kokubo
正一 小久保
Mitsuhiro Watanabe
充博 渡辺
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 引き込み速度と安定性の両立を図る。 【解決手段】 クロック逓倍回路を、(1) クロックのク
ロック数を計数するカウンタと、求められたカウント値
と目標とする基準カウント値とを比較する比較器と、比
較結果を発生順に格納し制御電圧に対応するディジタル
信号値を得るレジスタと、ディジタル信号値をアナログ
電圧信号に変換し電圧制御発振回路に帰還するディジタ
ル／アナログ変換回路を有する第１の帰還ループと、
(2) 分周器と、分周器の出力と基準クロックとの位相を
比較し比較結果を電圧制御発振回路に帰還する位相比較
器を有する第２の帰還ループと、(3) 位相関係に応じて
２つの帰還ループを切り替える切替制御手段とで構成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路構成のクロック逓倍回路に関するもの
である。
【０００２】
【従来の技術】図２に、現在一般に使用されているＰＬ
Ｌ回路構成のクロック逓倍回路の構成を示す。このクロ
ック逓倍回路は、電圧制御発振器（以下、ＶＣＯとい
う。）１と、分周器２と、位相比較器３と、ローパスフ
ィルタ４とからなる。
【０００３】ここで、ＶＣＯ１は、制御電圧に応じた周
波数で発振し、その発振出力を分周器２に出力する。分
周器２は、ＶＣＯ１から入力される発振出力を所定の分
周比で分周し、所定の周波数帯域まで低下させる。位相
比較器３は、分周器２の出力と基準クロックｆref とを
比較し、その位相差を位相誤差信号としてローパスフィ
ルタ４に出力する。ローパスフィルタ４は、図３に示す
構成でなり、入力された位相差誤差信号の高域成分を抑
圧し、制御電圧としてＶＣＯ１に帰還する。
【０００４】かかる構成により、クロック逓倍回路は、
基準クロックｆref の位相に同期し、かつ、基準クロッ
クｆref の整数倍の周波数のクロックを発生している。
【０００５】
【発明が解決しようとする課題】ところが、かかる構成
のクロック発生回路では、基準クロックｆref の速度が
低速である場合や、クロック信号を間欠的に必要とする
用途で用いる場合、所望のクロック信号を得るのに（す
なわち、クロック信号が基準クロックｆref の位相に
ロックするのに）長い時間を必要とする問題があった。
【０００６】本発明は、以上の点を考慮してなされたも
ので、位相ロックに要する時間が短くて済むクロック逓
倍回路を提案しようとするものである。
【０００７】
【課題を解決するための手段】
（Ａ） かかる課題を解決するため、第１の発明におい
ては、フィルタを介して帰還された制御電圧に応じた周
波数で発振する電圧制御発振回路を有し、当該電圧制御
発振回路より基準クロックの所定倍の速度のクロックを
出力するクロック逓倍回路において、以下の手段を備え
るようにする。
【０００８】すなわち、(1) 電圧制御発振回路より出力
されるクロックのクロック数を、基準クロック周期で計
数するカウンタと、当該カウンタにおいて求められたカ
ウント値と目標とする基準カウント値との大小を比較す
る比較器と、その比較結果を発生順に格納することによ
り、電圧制御発振回路に帰還する制御電圧に対応するデ
ィジタル信号値を得るレジスタと、ディジタル信号値を
アナログ電圧信号に変換しフィルタに与えるディジタル
／アナログ変換回路とを有する第１の帰還ループと、
(2) 電圧制御発振回路より出力されるクロックを分周す
る分周器と、分周器の出力と基準クロックとの位相を比
較しその比較結果をフィルタに与える位相比較器とを有
する第２の帰還ループと、(3) 電圧制御発振回路から出
力されるクロックが基準クロックに対してロック状態と
なるまでは第１の帰還ループを作動させ、ロック状態と
なった後は第１の帰還ループから切り替えて第２の帰還
ループを作動させる切替制御手段とを備えるようにす
る。
【０００９】このように、第１の発明を構成する第１の
帰還ループは、カウンタにおいて求められたカウント値
と目標とする基準カウント値との比較結果を基に、制御
電圧を与えるディジタル信号値を得るので、ディジタル
信号値の桁数分の比較結果が得られた時点において、そ
の最下位ビットによって与えられる精度の範囲で、目標
とする電圧を制御電圧に追い込むことができる。
【００１０】なお、所定の制御電圧に達してクロックが
基準クロックにロックした後は、第２の帰還ループに切
り替えて安定性を重視した動作に移行できるので、起動
後急速にロック状態に移行し、かつ、その後は安定した
動作でクロックを出力できる。
【００１１】（Ｂ） また、第２の発明においては、フ
ィルタを介して帰還された制御電圧に応じた周波数で発
振する電圧制御発振回路を有し、当該電圧制御発振回路
より基準クロックの所定倍の速度のクロックを出力する
クロック逓倍回路において、以下の手段を備えるように
する。
【００１２】すなわち、(1) 基準クロック周期ごとに設
定される基準カウント値を初期値として、電圧制御発振
回路より出力されるクロックのクロック数を計数するカ
ウンタと、当該カウンタから出力される桁上がり又は桁
借り信号の有無を発生順に格納することにより、電圧制
御発振回路に帰還する制御電圧に対応するディジタル信
号値を得るレジスタと、ディジタル信号値をアナログ電
圧信号に変換しフィルタに与えるディジタル／アナログ
変換回路とを有する第１の帰還ループと、(2)電圧制御
発振回路より出力されるクロックを分周する分周器と、
分周器の出力と基準クロックとの位相を比較しその比較
結果をフィルタに与える位相比較器とを有する第２の帰
還ループと、(3) 電圧制御発振回路から出力されるクロ
ックが基準クロックに対してロック状態となるまでは第
１の帰還ループを作動させ、ロック状態となった後は第
１の帰還ループから切り替えて第２の帰還ループを作動
させる切替制御手段とを備えるようにする。
【００１３】このように、第２の発明の場合には、第１
の発明のように比較器を用いることなく、基準クロック
周期内に発生される桁上がり又は桁借り信号の有無を発
生順に格納して、制御電圧を与えるディジタル信号値を
得るので、第１の発明の場合よりも構成を簡易化でき
る。
【００１４】
【発明の実施の形態】
（Ａ）第１の実施形態 （Ａ−１）第１の実施形態の構成 図１に、本発明に係るクロック逓倍回路の第１の実施形
態を示す。なお、図１には、図２との対応、同一部分に
対応、同一符号を付して示している。
【００１５】この第１の実施形態に係るクロック逓倍回
路の特徴は、特性を異にする２つの帰還ループを有する
点である。すなわち、起動後ロック状態に至るまでの間
動作する第１の帰還ループと、ロック後動作する第２の
帰還ループを有する点を特徴とする。
【００１６】そして、このクロック逓倍回路は、これら
２つのループを動作状態に応じて切り替えることによ
り、ロック状態に至るまでに要する時間の短縮と、ロッ
ク後における動作の安定の両立を図っている。
【００１７】まず、これら２つの帰還ループの構成につ
いて説明する。
【００１８】最初に、起動後ロック状態までの間に動作
する第１の帰還ループの構成を説明する。この第１の帰
還ループは、カウンタ５と、分周比メモリ６と、比較器
７と、レジスタ８と、Ｄ／Ａ変換器９とでなる。
【００１９】カウンタ５は、基準クロックｆref をゲー
ト入力として、１基準クロック周期（ある基準クロック
ｆref が入力されてから次の基準クロックｆref が入力
されるまでの期間）の間に、ＶＣＯ１において発生され
た発振出力のパルス数を計数するカウンタである。な
お、カウント値は、新たな基準クロックｆref の入力の
後、比較器７にカウント値が読み出された後リセットさ
れる。
【００２０】分周比メモリ６は、分周比（＝ＶＣＯ１が
目標とする発振周波数／基準クロックｆref の周波数＝
基準カウント値）を記憶するメモリである。
【００２１】比較器７は、カウンタ５で計数されたカウ
ント値と、分周比メモリ６に保持されている分周比（基
準カウント値）とを比較し、その大小関係に応じて
「１」又は「０」を出力する回路である。
【００２２】この比較器７は、カウンタ５のカウント値
の方が大きいとき（すなわち、ＶＣＯ１の発振周波数が
目標とする発振周波数よりも速いとき）「１」を出力
し、カウンタ５のカウント値の方が小さいとき（すなわ
ち、ＶＣＯ１の発振周波数が目標とする発振周波数より
も遅いとき）「０」を出力する。
【００２３】レジスタ８は、比較器７から比較出力ＣＭ
Ｐが出力されるたび（すなわち、基準クロックｆref の
入力タイミングごとに）、最上位ビット（ＭＳＢ）から
順番に比較出力ＣＭＰをラッチする回路であり、そのビ
ット数は、Ｄ／Ａ変換器９の分解能Mと同じ値に設定さ
れている。なお、レジスタ８は、少なくとも、基準クロ
ックｆref 換算でＭクロックの間、その値を保持する。
【００２４】Ｄ／Ａ変換器９は、Ｍビットの分解能を有
するＤ／Ａ変換器であり、レジスタ８に記憶されている
位相差（ディジタル値）に応じて所定のアナログ信号を
発生する。Ｄ／Ａ変換器９において、アナログ電圧が発
生される様子を図４に示す。
【００２５】図４に示すように、Ｄ／Ａ変換器９は、新
たに基準クロックｆref が入力されるたび、前クロック
入力時の精度に対して１／２の精度で、出力されたアナ
ログ電圧の電圧値を、目標とする制御電圧に追い込むよ
う動作する。これは、レジスタ８が、各基準クロックｆ
ref の入力タイミングで上位から順番に１ビットづつ設
定されることに起因している。
【００２６】なお、Ｄ／Ａ変換器９は、最も時間がかか
る場合でも、基準クロックｆref がＭ個入力される時点
では、その制御電圧は、目標制御電圧からＶc ／（２^
M）以下の範囲内に収まることになる。すなわち、分解
能Ｍを適当な値に設定すれば、従来構成のＰＬＬ回路を
用いて発振出力の周波数を目標値に引き込む場合に比し
て格段に短時間かつ十分な精度でロック状態に達するこ
とが可能となる。因みに、図４中における電圧Ｖc は、
ＶＣＯ１の入力電圧範囲と同じ値に設定されている。
【００２７】以上が第１の帰還ループの構成である。な
お、一方の帰還ループであり、ロック後に動作する第２
の帰還ループの構成は、図２に示した従来回路の構成と
同一であるため、その説明は省略する。
【００２８】続いて、これら第１及び第２の帰還ループ
の切替えを制御する制御部の構成を説明する。制御部
は、第１及び第２のスイッチＳＷ１及び２と、コントロ
ーラ１０とでなる。
【００２９】ここで、第１のスイッチＳＷ１は、第１の
帰還ループの接続を切り替えるスイッチであり、Ｄ／Ａ
変換器９の出力とローパスフィルタ４の入力との間に設
けられている。一方、第２のスイッチＳＷ２は、第２の
帰還ループの接続を切り替えるスイッチであり、位相比
較器３とローパスフィルタ４との間に設けられている。
【００３０】これら第１及び第２のスイッチＳＷ１及び
ＳＷ２の開閉は、コントローラ１０が制御する。コント
ローラ１０は、内部に基準クロックｆref をカウントす
る内部カウンタ１０Ａを内蔵しており、起動後、当該内
部カウンタ１０ＡがＤ／Ａ変換器９の分解能Ｍに対応す
るＭクロック分の時間が経過するまでの間は、第１のス
イッチＳＷ１を閉じる一方、第２のスイッチＳＷ２を開
くよう制御する。
【００３１】そして、内部カウンタ１０ＡがＭクロック
をカウントした後は、コントローラ１０は、第２のスイ
ッチＳＷ２を閉じる一方、第１のスイッチＳＷ１を開く
よう制御するようになっている。
【００３２】なおこのように、基準クロックｆref のパ
ルス数のみを基準としてスイッチＳＷを切替え制御でき
るのは、前述したように、最悪の場合（最も時間がかか
る場合）でも、基準クロックｆref でＭクロック分の時
間が経過すると、Ｄ／Ａ変換器９の出力に含まれる目標
値に対する誤差を、ＶＣＯ１に与えられる最大入力電圧
Ｖc の２＾Ｍ分の１以下に収めることができるからであ
る。
【００３３】（Ａ−２）第１の実施形態の動作 次に、以上の構成を有するクロック逓倍回路を用いるこ
とにより、逓倍クロックが発生される様子を説明する。
【００３４】まず、ロック状態に入るまでの動作を説明
する。なお、以下の説明では、図５及び図６を用いる。
ここで、図５は、基準クロックｆref を基準とした各部
の動作内容を表しており、図６は、レジスタ８が更新さ
れる様子を表している。なお、Ｄ／Ａ変換器９の分解能
Ｍは、４ビットであるものとする。
【００３５】クロック逓倍回路の動作が開始されると、
コントローラ１０は、第１のスイッチＳＷ１を閉じる一
方で第２のスイッチＳＷ２を開き、第１の帰還ループを
能動状態に制御する。また、同時に、レジスタ８を「１
０００」に初期設定する（図５（Ｅ）及び図６
（Ａ））。なお、「１０００」に初期設定することは、
ＶＣＯ１に与える制御電圧を最大入力電圧Ｖc の２分の
１に設定することを意味する。従って、ＶＣＯ１は、Ｖ
c ／２で与えられる制御電圧に応じた周波数で発振を開
始する。
【００３６】またこのとき、カウンタ５は、基準クロッ
クｆref の立ち下がりエッジをゲート信号としてカウン
トアップ動作し（図５（Ｃ））、次の立ち下がりエッジ
に基づくゲート信号が入力されるまでにＶＣＯ１におい
て発生される発振出力のクロック数Ｎv を計数する。
【００３７】次の立ち下がりエッジが入力され、計数動
作が終了すると、計数されたカウント値は比較器７に与
えられ、分周比メモリ６に記憶されている分周比（基準
カウント値）と比較される。
【００３８】ここで、比較器７は、前周期に与えられた
制御電圧に基づいて発生された発振出力の周波数が目標
とする発振周波数よりも速ければ、比較出力ＣＭＰとし
て「１」を出力し、遅ければ比較出力ＣＭＰとして
「０」を出力する。
【００３９】このように比較器７から出力された比較出
力ＣＭＰは、レジスタ８にラッチされる。ここで、レジ
スタ８は、図６に示すようにラッチデータを更新する。
【００４０】例えば、比較出力ＣＭＰが「１」の場合に
は（図５（Ｄ１）及び図６（Ｂ１））、発振出力を遅く
するため、最上位ビットを「１」から「０」に変更する
一方、その１ビット下位のビットを「０」から「１」に
設定する。これにより、レジスタ８の値は「０１００」
となり（図５（Ｅ１）及び図６（Ｂ１）、制御電圧値は
Ｖc ／４に設定される。
【００４１】一方、比較出力ＣＭＰが「０」の場合には
（図５（Ｄ２）及び図６（Ｂ２））、発振出力を速くす
るため、最上位ビットはそのままで（すなわち「１」の
ままで）、その１ビット下位のビットを「０」から
「１」に設定する。これにより、レジスタ８の値は「１
１００」となり（図５（Ｅ２）及び図６（Ｂ２））、制
御電圧値は３Ｖc ／４に設定される。
【００４２】このように更新された制御電圧値は、レジ
スタ８からＤ／Ａ変換器９に与えられてアナログ電圧値
に変換された後、ローパスフィルタ４を介してＶＣＯ１
に帰還される。そして、この制御電圧値に基づいて発振
周波数の調整を受けたＶＣＯ１の発振出力は、カウンタ
５において再び計数され、分周比（基準カウント値）と
比較して大きいか否かが判定される。
【００４３】なお、前周期における制御電圧値が「０１
００」であって、今回の比較出力ＣＭＰが「１」の場合
には、レジスタ８は発振出力をより遅くするため、制御
電圧値を「００１０」に変更し（図６（Ｃ１）、制御電
圧値をＶc ／８に設定する。これに対して、前周期にお
ける制御電圧値が「０１００」であって、今回の比較出
力ＣＭＰが「０」の場合には、レジスタ８は発振出力を
より速くするため、制御電圧値を「０１１０」に変更し
（図６（Ｃ２）、制御電圧値を３Ｖc ／８に設定する。
【００４４】一方、前周期における制御電圧値が「１１
００」であって、今回の比較出力ＣＭＰが「１」の場合
には、レジスタ８は発振出力をより遅くするため、制御
電圧値を「１０１０」に変更し（図６（Ｃ３）、制御電
圧値を５Ｖc ／８に設定する。これに対して、前周期に
おける制御電圧値が「１１００」であって、今回の比較
出力ＣＭＰが「０」の場合には、レジスタ８は発振出力
をより速くするため、制御電圧値を「１１１０」に変更
し（図６（Ｃ４）、制御電圧値を７Ｖc ／８に設定す
る。
【００４５】以後、かかる動作が繰り返され、ＶＣＯ１
に帰還される制御電圧の値が設定される。この結果、遅
くとも、Ｍクロック後（この例の場合、４クロック後）
には、その制御電圧は誤差Ｖc ／（２^M）（この例の場
合、Ｖc ／１６）以内に追い込まれ、ほぼロック状態に
入る。
【００４６】コントローラ１０は、Ｍクロック分の時間
が経過しＶＣＯ１の発振出力がロック状態に入ったこと
を、その内蔵カウンタのカウント値によって知ると、第
１のスイッチＳＷ１を開く一方で第２のスイッチＳＷ２
を閉じ、第２の帰還ループを能動状態に制御する。
【００４７】この結果、ロック状態への引き込みには時
間がかかるが安定性に優れた第２の帰還ループによっ
て、ＶＣＯ１の発振出力はロック状態を維持され、所望
の逓倍クロックが得られる。
【００４８】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態によれば、特性を異にす
る２種類の帰還ループを用意し、収束速度の速い方の帰
還ループで自走状態からロック状態に追い込み、安定性
の高い方の帰還ループでロック状態を維持させるように
したことにより、ロック速度と安定性とを両立できる回
路構成の簡単な逓倍クロック生成回路を実現することが
できる。
【００４９】加えて、この第１の実施形態によれば、帰
還ループの一方を、１基準クロック周期内に発生したＶ
ＣＯ１の発振出力をカウントするカウンタ５と、そのカ
ウント値と目標値とを比較する比較器７と、その比較結
果を基に得た制御電圧値（ディジタル値）をアナログ電
圧に変換しＶＣＯ１に帰還するＤ／Ａ変換器９とで構成
したので、Ｄ／Ａ変換器９の分解能から定まるクロック
数が経過した後における制御電圧を、目標電圧とほぼ一
致させることができる。
【００５０】特に、基準クロックｆref より高速な逓倍
クロックを間欠的に必要とする装置（例えば、内部にシ
リアルポートやＡ／Ｄ変換器などを内蔵し、これらを動
作させるために間欠的に高速クロックを必要とする装
置）では本実施形態の構成のクロック逓倍回路は有効で
ある。
【００５１】さらに、基準クロックｆref として低速の
クロックしか使用し得ないような回路の場合には、引き
込み時間が長くなるので、分解能に応じて定まるクロッ
ク時間経過後にロック状態に引き込める本実施形態は特
に有利である。
【００５２】（Ｂ）第２の実施形態 （Ｂ−１）第２の実施形態の構成 続いて、本発明に係るクロック逓倍回路の第２の実施形
態を説明する。なお、図７には、図１との対応、同一部
分に対応、同一符号を付して示している。
【００５３】この第２の実施形態に係るクロック逓倍回
路と第１の実施形態に係るクロック逓倍回路との違い
は、第１の帰還ループの一部構成に変更を加えた点であ
る。すなわち、比較器７を用いない点が異なる。
【００５４】この第２の実施形態の特徴は、分周比（基
準カウント値）の補数をカウンタ５にプリセットし、基
準クロック周期で、当該カウンタ５の最上位ビットから
桁上がり信号（キャリー信号）が出力されるか否かをレ
ジスタ８に順次格納する構成としている点である。
【００５５】すなわち、この第２の実施形態における第
１の帰還ループは、カウンタ５’と、分周比補数メモリ
６’と、レジスタ８と、Ｄ／Ａ変換器９とでなる。
【００５６】ここで、カウンタ５’は、基準クロックｆ
ref をゲート入力として、１基準クロック周期の間に発
生された発振出力のパルス数を計数するカウンタであ
り、新たな基準クロックｆref が入力されるたび、分周
比Ｎの補数にプリセットされるようになっている。
【００５７】このカウンタ５’は、発振出力の速度が基
準クロックｆref に比して速い場合には、最上位ビット
に桁上がりが生じるので「１」を出力するよう動作し、
発振出力の速度が基準クロックｆref より遅い場合に
は、最上位ビットに桁上がりが生じないので「０」を出
力するよう動作する。
【００５８】分周比補数メモリ６’は、ＶＣＯ１が目標
とする発振周波数と基準クロックｆref の周波数の分周
比（基準カウント値）の補数を記憶する回路である。
【００５９】なお、この実施形態におけるレジスタ８
は、基準クロックｆref の入力タイミングで、カウンタ
５’から出力される最上位ビットの桁上がり信号を、最
上位ビット（ＭＳＢ）から順番にラッチする点を除い
て、第１の実施形態と同様に動作うる。
【００６０】（Ｂ−２）第２の実施形態の動作 次に、以上の構成を有するクロック逓倍回路を用いるこ
とにより、逓倍クロックが発生される様子を説明する。
【００６１】まず、ロック状態に入るまでの動作を説明
する。クロック逓倍回路の動作が開始されると、コント
ローラ１０は、第１のスイッチＳＷ１を閉じる一方で第
２のスイッチＳＷ２を開き、第１の帰還ループを能動状
態に制御する。
【００６２】またこのとき、レジスタ８は「１０００」
に初期設定され、ＶＣＯ１は、Ｖc／２で与えられる制
御電圧に応じた周波数で発振を開始する。また、分周比
の補数が書き込まれたカウンタ５’は、次のゲート信号
が入力されるまで、ＶＣＯ１において発生される発振出
力のクロックを計数するよう動作する。
【００６３】このとき、ＶＣＯ１の発振出力の方が目標
とする発振周波数よりも速ければ、ゲート信号が入力さ
れて再び分周比の補数がプリセットされる前に最上位ビ
ットから桁上がり信号が出力される（すなわち「１」が
出力される）。一方、ＶＣＯ１の発振出力の方が基準ク
ロックｆref よりも遅ければ、最上位ビットから桁上が
り信号が出力されることはない（すなわち「０」が出力
される）。
【００６４】このように間他５’から出力された最上位
ビットについての桁上がり信号は、レジスタ８にラッチ
される。ここで、レジスタ８の動作は、図６を用いて第
１の実施形態において説明した通りである。
【００６５】例えば、桁上がり信号が「１」の場合に
は、発振出力を遅くするため、最上位ビットを「１」か
ら「０」に変更する一方、その１ビット下位のビットを
「０」から「１」に設定する。これにより、レジスタ８
の値は「０１００」となり、制御電圧値はＶc ／４に設
定される。
【００６６】一方、桁上がり信号が「０」の場合には、
発振出力を速くするため、最上位ビットはそのままで
（すなわち「１」のままで）、その１ビット下位のビッ
トを「０」から「１」に設定する。これにより、レジス
タ８の値は「１１００」となり、制御電圧値は３Ｖc ／
４に設定される。
【００６７】このように更新された制御電圧値は、レジ
スタ８からＤ／Ａ変換器９に与えられてアナログ電圧値
に変換された後、ローパスフィルタ４を介してＶＣＯ１
に帰還される。そして、この制御電圧値に基づいて発振
周波数の調整を受けたＶＣＯ１の発振出力は、カウンタ
５において再び計数され、上述の動作が繰り返されるこ
とになる。
【００６８】そして、ほぼロック状態に入った後は、コ
ントローラ１０により、第１のスイッチＳＷ１が開かれ
る一方、第２のスイッチＳＷ２が閉じられるので、第２
の帰還ループが能動状態となる。この結果、ロック状態
への引き込みには時間がかかるが安定性に優れた第２の
帰還ループによって、ＶＣＯ１の発振出力はロック状態
を維持され、所望の逓倍クロックが得られる。
【００６９】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、前述した第１
の実施形態と同じ効果を得られるにも拘わらず、第１の
実施形態に比して、さらにその構成の簡単な（比較器７
を必要としない）クロック逓倍回路を実現することがで
きる。
【００７０】（Ｃ）第３の実施形態 続いて、本発明に係るクロック逓倍回路の第３の実施形
態を説明する。この第３の実施形態に係るクロック逓倍
回路と前述の第１及び第２の実施形態との違いは、ロー
パスフィルタ４の特性を、能動的に切り替え得るように
した点である。
【００７１】すなわち、速度優先の第１の帰還ループを
選択している場合には、ローパスフィルタ４の遅延時間
を短くし、安定性を優先する第２の帰還ループを選択し
ている場合には、ローパスフィルタ４の遅延時間を比較
的長くとるようにした点である。
【００７２】図８に、第３の実施形態に係るクロック逓
倍回路で用いるローパスフィルタ４’の構成を示す。こ
のローパスフィルタ４’は、信号線路に対して直列に挿
入された抵抗Ｒ１と、信号線路と接地電位間に挿入され
た抵抗Ｒ２及びコンデンサＣ１からなる基本フィルタ部
に、スイッチＳＷ３及びＳＷ４を設けた構成でなる。
【００７３】ここで、スイッチＳＷ３及びＳＷ４は、そ
れぞれ、抵抗Ｒ１及びＲ２の両端を短絡するか否かを切
り替え得るように接続されており、第１及び第２の帰還
ループを切り替えている切替信号と同一の信号によって
切替動作されている。
【００７４】例えば、第１の帰還ループが能動状態に選
択されている起動後の一定期間、スイッチＳＷ３及びＳ
Ｗ４は共に閉じられる。このとき、図８のローパスフィ
ルタ４’の等価回路は図９で与えられる回路として機能
する。
【００７５】一方、逓倍クロックがロック状態となり、
第２の帰還ループが能動状態に選択される状態になる
と、スイッチＳＷ３及びＳＷ４は共に開かれる。このと
き、図８のローパスフィルタ４’の等価回路は図１０で
与えられる回路として機能する。
【００７６】この構成によれば、速度優先の第１の帰還
ループによるロック状態になるのに要する時間を、第１
及び第２の実施形態の場合に比して短縮できるのに加
え、一端ロック状態になった後は、多少のノイズ等によ
ってはロック状態がはずれないようもできる。
【００７７】（Ｄ）他の実施形態 なお、上述の第１の実施形態においては、カウンタ５の
後段に比較器７を設け、基準クロック周期でカウント値
と分周比（基準カウント値）とを比較する構成とした
が、比較器７に変えて減算器を用意しても良い。このよ
うに、減算器を用いて構成すれば、１回の減算動作によ
り現在の制御電圧値と設定すべき制御電圧値との差分が
分かるので、その分速く、ロック状態に引き込むことが
できる。
【００７８】また、上述の第１の実施形態においては、
カウンタ５をカウントアップ動作させ、そのカウント値
と分周比（基準カウント値）とを比較する構成とした
が、カウンタ５をカウントダウン動作させ、分周比の補
数と比較する構成としても良い。
【００７９】また、上述の第２の実施形態においては、
カウンタ５’に分周比の補数をプリセットして順次カウ
ントアップ動作させる場合について述べたが、カウンタ
５’に分周比をプリセットし、発振出力が入力されるた
びにカウントダウンさせるようにしても良い。この場
合、桁借り信号が出力された場合には、発振出力のクロ
ック速度が速すぎるものとし、桁借り信号が出力されな
い場合には、発振出力のクロック速度が遅すぎるものと
すれば良い。
【００８０】さらに、上述の第３の実施形態において
は、２つの抵抗Ｒ１及びＲ２に対して並列に接続された
スイッチＳＷ３及びＳＷ４を同時に開閉制御する場合に
ついて述べたが、これらスイッチの一方のみを開閉制御
するようにしても良い。また、ローパスフィルタ４’の
構成についても、図８に示す構成のものに限らず、その
他の回路構成のものにも適用し得る。要するに、帰還ル
ープの切替に同期してローパスフィルタの通過特性を切
り替えることができれば良い。
【００８１】
【発明の効果】上述のように、第１及び第２の発明によ
れば、２種類の帰還ループを用意し、起動直後は追従速
度の速い第１の帰還ループを作動させ、ロック後は安定
性の高い第２の帰還ループを作動させるようにしたこと
により、位相ロックに要する時間が短くかつその後の安
定性をも両立できるクロック逓倍回路を実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係るクロック逓倍回路の構成
を示すブロック図である。
【図２】従来回路の構成を示すブロック図である。
【図３】ローパスフィルタの構成例を示す回路図であ
る。
【図４】第１の実施形態で発生される制御電圧の遷移状
態を表した図である。
【図５】第１の実施形態の動作説明に供するタイミング
チャートである。
【図６】レジスタの更新動作を表した図である。
【図７】第２の実施形態に係るクロック逓倍回路の構成
を示すブロック図である。
【図８】第３の実施形態に係るローパスフィルタの構成
例を示す回路図である。
【図９】スイッチを閉じた場合のローパスフィルタの等
価回路図である。
【図１０】スイッチを開いた場合のローパスフィルタの
等価回路図である。
【符号の説明】
１…ＶＣＯ１、２…分周器、３…位相比較器、４…ロー
パスフィルタ、５、５’…カウンタ、６…分周比メモ
リ、６’…分周比補数メモリ、７…比較器、８…レジス
タ、９…Ｄ／Ａ変換器、１０…コントローラ、１０Ａ…
内部カウンタ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 フィルタを介して帰還された制御電圧に
    応じた周波数で発振する電圧制御発振回路を有し、当該
    電圧制御発振回路より基準クロックの所定倍の速度のク
    ロックを出力するクロック逓倍回路において、 上記電圧制御発振回路より出力されるクロックのクロッ
    ク数を、基準クロック周期で計数するカウンタと、当該
    カウンタにおいて求められたカウント値と目標とする基
    準カウント値との大小を比較する比較器と、その比較結
    果を発生順に格納することにより、上記電圧制御発振回
    路に帰還する制御電圧に対応するディジタル信号値を得
    るレジスタと、上記ディジタル信号値をアナログ電圧信
    号に変換し上記フィルタに与えるディジタル／アナログ
    変換回路とを有する第１の帰還ループと、 上記電圧制御発振回路より出力されるクロックを分周す
    る分周器と、分周器の出力と基準クロックとの位相を比
    較しその比較結果を上記フィルタに与える位相比較器と
    を有する第２の帰還ループと、 上記電圧制御発振回路から出力されるクロックが基準ク
    ロックに対してロック状態となるまでは上記第１の帰還
    ループを作動させ、ロック状態となった後は上記第１の
    帰還ループから切り替えて上記第２の帰還ループを作動
    させる切替制御手段とを備えることを特徴とするクロッ
    ク逓倍回路。
  2. 【請求項２】 請求項１に記載のクロック逓倍回路にお
    いて、 上記比較器に替えて減算器を設け、当該減算器で求めら
    れた上記カウント値と上記目標とする基準カウント値と
    の差分値を、上記レジスタに一括して格納させるように
    することを特徴とするクロック逓倍回路。
  3. 【請求項３】 フィルタを介して帰還された制御電圧に
    応じた周波数で発振する電圧制御発振回路を有し、当該
    電圧制御発振回路より基準クロックの所定倍の速度のク
    ロックを出力するクロック逓倍回路において、 基準クロック周期ごとに設定される基準カウント値を初
    期値として、上記電圧制御発振回路より出力されるクロ
    ックのクロック数を計数するカウンタと、当該カウンタ
    から出力される桁上がり又は桁借り信号の有無を発生順
    に格納することにより、上記電圧制御発振回路に帰還す
    る制御電圧に対応するディジタル信号値を得るレジスタ
    と、上記ディジタル信号値をアナログ電圧信号に変換し
    上記フィルタに与えるディジタル／アナログ変換回路と
    を有する第１の帰還ループと、 上記電圧制御発振回路より出力されるクロックを分周す
    る分周器と、分周器の出力と基準クロックとの位相を比
    較しその比較結果を上記フィルタに与える位相比較器と
    を有する第２の帰還ループと、 上記電圧制御発振回路から出力されるクロックが基準ク
    ロックに対してロック状態となるまでは上記第１の帰還
    ループを作動させ、ロック状態となった後は上記第１の
    帰還ループから切り替えて上記第２の帰還ループを作動
    させる切替制御手段とを備えることを特徴とするクロッ
    ク逓倍回路。
  4. 【請求項４】 請求項１又は３に記載のクロック逓倍回
    路において、 上記フィルタの遅延特性は、上記第１の帰還ループが作
    動させるとき遅延時間の短いものに切り替えられ、上記
    第２の帰還ループが作動されるとき遅延時間の長いもの
    に切り替えられることを特徴とするクロック逓倍回路。
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