JPH04196715A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＰＬＬ回路のジッタ抑圧技術に関する。

従来の技術 近年、ディジタルオーディオ機器であるＣＤプレーヤや
ＤＡＴｌ　或はＢＳチューナ等の間で、オーディオデー
タをディジタル接続することが行わ′些ている。この場
合データとともに、クロック信号も同時にディジタルオ
ーディオインタフェースフォーマットに載せて伝送して
いるので、受信側でこのオーディオ信号をアナログ再生
する場合にＰＬＬ回路が必要となる。高品位の音響信号
として再生する場合には、ＰＬＬ回路で再生するクロッ
ク信号のジッタをできる限り抑圧して、純度の高いクロ
ック信号を得る必要がある。

第２図に従来のＰＬＬ回路を示す。位相比較器２０１は
入力信号ＲＥＦと出力クロックＰＣＫを分周器で分周し
て得た連続クロック信号ＶＡＲとの位相を比較して、位
相誤差信号を出力する。ローパスフィルタ２０２はこの
位相誤差信号の高域成分を抑圧して電圧制御発振器（以
降ｖＣＯと略す）２０３に制御電圧として供給する。Ｖ
ＣＯ２０３はローパスフィルタ２０２の出力電圧に応じ
た周波数のクロック信号ＰＣＫを出力する。このＰＣＫ
を分周器２０４で分周して得たＶＡＲを位相比較器２０
１に帰還することで閉ループを構成し、周波数および位
相差に対する自動制御を行っている。

発明が解決しようとする課題 このような従来例のＰＬＬ回路では、ＰＣＫの残留ジッ
タを減少させるためにローパスフィルタの帯域を狭帯域
にするとＰＬＬの応答性を損なうという二律背反の関係
になってしまう。したがってｖＣＯの制御電圧変動を十
分抑圧して高純度の再生クロックを得ようとした場合に
、ＰＬＬがロックするまでに非常に長い時間を必要とす
る。

本発明は上記課題を解決するもので、引き込みが早く、
そして残留ジッタの少ないＰＬＬ回路を提供することを
目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、位相比較器の比較
出力が、入力信号の位相に対して出力クロック信号の位
相が遅れていることを示す場合にはカウントアツプ動作
をし、逆に入力信号の位相が出力クロックのそれよりも
進んでいる場合にはカウントダウン動作をするカウンタ
と、カウンタの出力をアナログ電圧信号に変換するＤＡ
変換器を備え、前記ＤＡ変換器の出力電圧に応じてＶＣ
Ｏの発振周波数を制御する。

また、カウンタのビット数を十分に多くするか、もしく
は位相誤差の大きさに応じてカウンタの出力とＤＡ変換
器のディジタルコード入力とのビットの対応関係を適切
に割り当ててなるものである。

作用 本発明は上記した構成において、ＰＬＬが引き込み過程
にあるときは、カウンタはカウントアツプ動作またはカ
ウントダウン動作を続け、ロック状態にあるときは、２
つのカウント値の間をカウントアツプ動作とカウントダ
ウン動作を繰り返すことで往復する。すなわち、カウン
タによって、ＶＣＯの制御電圧はホールドされるのでそ
のときの出力クロックＰＣＫは非常に安定する。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の第１の実施例のブロック図で
ある。位相比較器１０１は入力信号ＲＥＦと出力クロッ
クＰＣＫを分周器で分周して得た連続クロック信号ＶＡ
Ｒとの位相を比較して、２値の位相比較信号ＵＤを出力
する。カウンタ１０２は位相比較信号ＵＤに応じてクロ
ック入力のたびにカウントアツプまたはカウントダウン
する。カウンタ１０２の出力ＣＯＵはＤＡ変換器１０３
にディジタルコード入力として供給され、そこでアナロ
グ電圧信号に変換されてＶＣＯＩＯ４に制御電圧ＶＣＴ
として供給される。ｖｃｏｔ０４はＶＣＴに応じて出力
クロック信号ＰＣＫを生成する。分周器１０５はＰＣＫ
を分周して帰還信号ＶＡＲを生成し、位相比較器１０１
に供給する。

このように構成された本発明の実施例の動作を説明する
。位相比較器１０１はＲＥＦとＶＡＲとの位相を比較し
て、ＲＥＦの方が進み位相である場合にはローレベル、
ＶＡＲの方が進み位相である場合には、ハイレベルの信
号ＵＤを出力する。

この様な位相比較器の構成例を第３図に示す。フリップ
フロップ３０１および３０２は各々ＲＥＦおよびＶＡＲ
の立上りエツジの到来によってリセットパルスＮＵＰま
たはセットパルスＮＤＮｔ４起させる。ＮＵＰおよびＮ
ＤＮはナンド回路３０３とインバータ回路３０６および
ナンド回路３０５とインバータ回路３０７とによって排
他的に生起する。すなわち、どちらか先に生起した方が
他方の生起を妨げる。ラッチ回路３０８はＮＵＰの生起
によって出力ＵＤの論理レベルをハイレベルに確定し、
ＮＤＮの生起によって出力ＵＤの論理レベルをローレベ
ルに確定する。ナンド回路３０４はＲＥＦとＶＡＲの両
方の立上りエツジの到来によってフリップフロラップ３
０１および３０２をリセットする。第４図は第３図の位
相比較器の動作タイミング図である。第４図に示される
ように、ＲＥＦがＶＡＲに対して進み位相である場合に
は、負パルスＮＵＰが出力され、ＵＤはローレベルとな
り、反対にＶＡＲがＲＥＦよりも進み位相である場合に
は、負パルスＮＤＮが出力され、ＵＤはハイレベルとな
る。

第５図は引き込み過程のタイミング図である。

第５図では当初カウンタ１０２のカウント値が小さく、
シたがってＤＡ変換器１０３の出力する制御電圧も低い
状態を示している。この場合はＶＣ０１０４の出力クロ
ックＰＣＫの周波数はＲＥＦの周波数よりも幾分低い状
態にある。位相比較器１０１はＲＥＦの位相に対応する
カウント値の目標値（第５図（Ｃ）に破線で示す）まで
カウンタ１０２のカウント値ＣＯＵが増えるようにＵＤ
をローレベル出力する。そしてカウンタ１０２はＣＣＫ
の到来のたびにカウント値を１ずつカウントアツプし、
Ｐ点に達して目標値を越えると今度は、位相比較器１０
１はＵＤをハイレベル出力する。

このようにして安定状態では、カウンタ１０２は目標値
を挟んで２つのカウント値を往復する。なお目標値はア
ナログ的なＶＣＯ１０４の制御電圧に対応する値であり
、ディジタル的なカウント値とカウント値の間の実数に
なるのが普通である。

Ｐ点以降は目標値を挟んだ２つのカウント値の往復にな
るが、カウンタのビット数を十分に多くするか、もしく
はカウンタの出力ＣＯＵとＤＡ変換器のディジタルコー
ド入力とのビットの対応関係を適切に割り当てて、カウ
ンタの１回の歩道によるＰＣＫの変化が再生音に殆ど聴
覚上の不自然さを与えないようにすることができる。カ
ウンタ１０２としては例えば標準ロジックＩＣの５Ｎ７
４１９１を用いることができる。

次に、本発明の第２の実施例を図面を用いながら説明す
る。第６図は本発明の第２の実施例のブロック図である
。第１の実施例との違いはＣＣＫの発生にクロック選択
回路６０６を更に備えた点であり、位相比較器６０１．
カウンタ６０２．ＤＡ変換器６０３．ＶＣＯ８０１５よ
び分周器６０５は各々第１図の位相比較器１０１．カウ
ンタ１０２、ＤＡ変換器１０３．ＶＣＯ１０４，分周器
１０５と同一の物であり説明を省略する。

第１の実施例の場合には、クロック人力ＣＣＫとしては
どのような周波数のクロック信号も用いることができる
が、ロック状態におけるＰＣＫの安定性を高めるために
はＣＣＫは十分低速である方がよい。一方、引き込み過
程を短時間にするにはＣＣＫがある程度高速で頬繁にカ
ウンタ値を更新できる方がよい。第６図における実施例
では高速クロックと低速クロックとを準備しておき、Ｐ
ＬＬが引き込み過程にあるときは、ＣＣＫとじて高速ク
ロックを用い、安定状態ではＣＣＫとして低速クロック
を用いる。第７図にクロ、ツク選択回路６０６の構成例
を示す。第７図に゛おいてフリップフロップ回路７０１
はＵＤをＣＣＫのクロックで遅延しており、排他的オア
回路７０２はフリップフロップ回路７０１との組合せ動
作でＵＤの論理レベルの変化を検出し、変化があればセ
レクタ７０３に選択信号ＣＫＳＥＬを送出する。即ちＵ
Ｄの論理レベルの変化の有無をもってＰＬＬのロック状
態を検出している。ＵＤがローレベルまたはハイレベル
に張り付いている間はＣＫＳＥＬはローレベルを保ち、
ＣＣＫとして、高速クロックＦＣＫを選択する。ＵＤに
変化があればセレクタ７０３は低速クロックＳＣＫをＣ
ＣＫとして選択する。フリップフロップ７０１のクロッ
ク入力はＣＣＫを用いている。第８図は第６図の実施例
におけるＰＬＬの引き込み過程のタイミング図である。

第８図においてＱ点は引き込み過程から安定状態に移行
するポイントである。Ｑ点以前は、当初カウンタ６０２
のカウント値が小さく、シたがってＤＡ変換器６０３の
出力する制御電圧も低い状態を示している。この場合は
ＶＣＯ６０４の出力クロックＰＣＫの周波数はＲＥＦの
周波数よりも幾分低い状態にある。位相比較器６０１は
ＲＥＦの位相に対応するカウント値の目標値（第８図に
破線で示す）までカウンタ６０２のカウント値が増える
ようにＵＤをローレベル出力を保持する。

従って、クロック選択回路６０６は第８図（Ｃ）のＣＣ
Ｋとして第８図（ａ）の高速クロックＦＣＫを選択して
出力し、カウンタ６０２はＣＣＫの到来のたびに第８図
（ｅ）のカウント値ＣＯＵを１ずつカウントアツプし、
急速にＱ点に達する。Ｑ点に達して目標値を越えると今
度は、位相比較６０１はＵＤをハイレベル出力に変化さ
せる。クロック選択回路６０６はこのＵＤの変化を検出
して今度はＣＣＫに第８図（ｂ）の低速クロックＳＣＫ
を選択する。Ｑ点以降は目標値を挟む２つのカウント値
の状態を往復するのでＣＣＫの到来の度ごとにＵＤは反
転し、第７図のＣＫＳＥＬも瞬時はローレベルになって
も再びハイレベルを保持する。従って、安定状態ではＣ
ＣＫとして低速クロックＳＣＫが常に選択され続け、結
果として出力クロ・ツク信号ＰＣＫを安定なものとする
。なお、クロ、ツク選択回路６０６として、位相誤差の
大きさを数段階に分類して検出し、それぞれの段階に応
じて数種類のクロックを切り替えてＣＣＫとするような
回路を用いると、より性能の向上が望める。

次に本発明の第３の実施例について、図面とともに説明
する。第９図は本発明の第３の実施例のブロック図であ
る。第９図において位相比較器９０１、カウンタ９０２
．ＤＡ変換器９０３．ＶＣｏ　９０４、　　分周器９０
５は各々第１図の位相比較器１０１．カウンタ１０２．
ＤＡ変換器１０３゜ＶＣＯ１０４および分周器１０５と
構成および機能が同一であるので説明を省略する。第９
図の例では、カウンタ９０２とＤＡ変換器９０３の間に
、セレクタ９０７およびセレクタ８０８を設け、これら
セレクタの一方の入力にはカウンタθ０２の出力ＣＯＵ
を共通に入力し、他方の入力にはセレクタ９０７，９０
８各々の出力を帰還して入力している。従って、これら
のセレクタはＣＯＵを出力するか、以前の出力をホール
ドするかのどちらかの動作を選択信号入力で切り替える
。ロック検出回路９０６は位相誤差の大きさの判定を行
う。

即ちＵＤの値からＰＬＬが引き込み過程であるのかロッ
ク状態、即ち目標周波数にあるのかを判定して、引き込
み過程であれば出力ＳＥＬをローレベルにし、ＰＬＬが
目標周波数に到達していればハイレベルにする。セレク
タ９０７の選択信号入力には、信号ＳＥＬがインバータ
回路９０９を介して入力されており、ＳＥＬがローレベ
ルのとき、即ちＰＬＬが引き込み過程にあるときにＣＯ
Ｕを出力し、ロック状態では引き込み過程から切り替わ
る直前の値をホールドしている。一方セレクタ９０８は
反対に、ＰＬＬの引き込み過程では前の値をホールドす
るが、ロック状態ではカウンタ９０２の出力ＣＯＵを出
力する。セレクタ９０７およびセレクタ９０８の出力は
各々ＤＡ変換器９０３のディジタルコード入力の上位部
分と下位部分とに対応させて入力されている。したがっ
て、口ツク検出回路９０６の出力ＳＥＬがローレベルの
ときは、カウンタ９０２の出力ＣＯＵはＤＡ変換器のデ
ィジタルコード入力の上位部分に導かれ、ＳＥＬがハイ
レベルのときは、ＣＯＵは反対に下位部分に導かれる。

故に、カウンタ９０２の１回の歩進に対するＶＣＯ９０
４の入力制御電圧ＶＣＴの変化幅は、引き込み過程では
大きく、目標周波数付近では小さくなる。このようにし
てＰＬＬの応答性とＰＣＫの純度の両方を良好なものと
している。ロック検出回路９０６としては、第７図で用
いたようなフリップフロップ回路７０１と排他的オア回
路７０２との組合せによる変化検出回路を用い、変化が
あればＳＥＬをローレベルからハイレベルに変更して以
降ハイレベルを保持するようにすればよい。

このように本発明の実施例のＰＬＬ回路によれば、引き
込み時のｖＣＯ制御電圧の変化を早くし、ロック時には
ｖＣＯ制御電圧をホールドするように配しであるので、
引き込み時間が短く、モしてジッタの少ない出力が得ら
れる。

以上、本発明の実施例について説明してきたか、位相誤
差の大きさを検出する手段として、たとえば第２図に示
す従来例のローパスフィルタ２０２の出力をＡＤ変換し
てマイクロコンピュータに取り込み、判定を行うように
することもできる。このようにすれば、位相誤差の大き
さを簡単に判定でき、それを用いて第２の実施例におけ
るカウンタのクロックとして、より多くのクロック信号
を用意して適切に選ぶこともできるし、あるいは第３の
実施例におけるセレクタをより多く用意して、カウンタ
の出力をＤＡ変換器の入力のどの桁に導くかを細かく制
御するようにもできる。

発明の効果 以上の実施例から明らかなように、本発明によればＶＣ
Ｏの制御電圧を一定の時間ホールドできるので、ジッタ
による再生音の音質劣化を抑制することができる。従っ
て、ディジタルオーディオ機器相互間のディジタル接続
において再生音の音質を極めて良好になし得るＰＬＬ回
路を提供できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＰＬＬ回路の構成を示
すブロック図、第２図は従来例のＰＬＬ回路のブロック
図、第３図は本発明の実施例で用いる位相比較器のブロ
ック図、第４図は第３図の位相比較器の動作を説明する
タイミング図、第５図は本発明の第１の実施例における
引き込み過程を説明するタイミング図、第６図は本発明
の第２の実施例を示すブロック図、第７図は本発明の第
２の実施例で用いるクロック選択回路のブロック図、第
８図は本発明の第２の実施例における引き込み過程を説
明するタイミング図、第９図は本発明の第３の実施例を
示すブロック図である。 １０１．６０１，９０１・・・位相比較器、　　１０２
．６０２．９０２・・・カウンタ、　　１０３，６０３
．９０３・・・Ｄ／Ａ変換器、　　１０４，８０４゜９
０４−Ｖ　ＣＯｌ　　１０５，６０５．９０５・・・分
周器、　　６０６・・・クロック選択回路、　　９０６
・・・ロック検出回路、　　９０７，９０８・・・セレ
クタ。 代理人の氏名　弁理士　小蝦治　明　ほか２名載　　　
　　　　旬 に べ （ｖ）１′ 第８図

Claims (4)

【特許請求の範囲】
1. （１）入力信号と出力クロック信号との位相を位相比較
   器で比較して、その比較誤差が最小となるように電圧制
   御発振器の出力信号が制御されるＰＬＬ回路において、
   前記位相比較器の比較出力が、入力信号の位相に対して
   出力クロック信号の位相が遅れていることを示す場合に
   はカウントアップ動作をし、逆に入力信号の位相が出力
   クロックの位相よりも進んでいることを示す場合にはカ
   ウントダウン動作をするカウンタと、前記カウンタの出
   力をアナログ電圧信号に変換するＤＡ変換器とを備え、
   前記ＤＡ変換器の出力電圧に応じて前記電圧制御発振器
   の発振周波数を制御するようにしたＰＬＬ回路。
2. （２）カウンタのクロック入力として周波数が入力信号
   の周波数に比して十分低い低速クロック信号を用いてな
   る請求項１記載のＰＬＬ回路。
3. （３）位相比較器の出力する位相誤差の大きさを判定す
   る誤差判定回路と、周波数の異なる複数のクロック信号
   を入力とし前記誤差判定回路の判定結果に応じて位相誤
   差がより大きい場合に前記複数のクロック信号からより
   高速のクロックを選択して前記カウンタに供給するクロ
   ック選択回路を備えてなる請求項１記載のＰＬＬ回路。
4. （４）入力信号と出力クロック信号との位相を位相比較
   器で比較して、その比較誤差が最小となるように電圧制
   御発振器の出力信号が制御されるＰＬＬ回路において、
   前記位相比較器の比較出力が、入力信号の位相に対して
   出力クロック信号の位相が遅れていることを示す場合に
   はカウントアップ動作をし、逆に入力信号の位相が出力
   クロックの位相よりも進んでいることを示す場合にはカ
   ウントダウン動作をするｍビットのカウンタと、ｎ＞ｍ
   なるｎビットのディジタルコード入力をアナログ電圧信
   号に変換するＤＡ変換器と、前記位相比較器の出力する
   位相誤差の大きさを判定する誤差判定回路と、前記誤差
   判定回路の出力が位相誤差が大きいことを示す場合には
   、前記カウンタのｍビットの出力を前記ＤＡ変換器のｎ
   ビットの入力の上位の桁に供給し、前記誤差判定回路の
   出力が位相誤差が小さいことを示す場合には前記カウン
   タのｍビット出力を前記ＤＡ変換器のｎビットの入力の
   下位の桁に供給する選択回路とを備え、前記ＤＡ変換器
   の出力電圧に応じて前記電圧制御発振器の発振周波数を
   制御するようにしてなるＰＬＬ回路。