WO2007058002A1 - 周波数シンセサイザ - Google Patents

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WO2007058002A1
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Takeshi Ikeda
Hiroshi Miyagi
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Neuro Solution Corp.
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the reference generator 1 0 1 generates a reference signal having a reference frequency.
  • PC 1 0 2 divides the output frequency of V co 1 0 6 by the specified division ratio and outputs the result as a variable frequency comparison signal to phase comparator 1 0 3
  • Phase comparator 1 0 3 detects the phase difference between the reference signal output from the reference generator 10 0 1 and the comparison signal output from the PC 1 0 2, and the logic “L” or ⁇ H Output control signals from the Up and Down terminals.
  • the charge pump circuit 10 4 performs charge operation or pump operation of the capacitor constituting LPF 1 0 5 based on the control signal output from the Up and D own terminals of the phase comparator 10 3.
  • FIG. 4 is a diagram illustrating a configuration example of a dipump circuit 10 4.
  • the charge pump circuit 10 4 includes a first switch 1 0 4 a connected between the power source and the LPF 1 0 5 and a ground and the LPF 1 0 5.
  • a second switch 10 4 b connected between them, and either switch is turned on based on the control signal output from the Up and D own terminals of the phase comparator 10 3 It becomes.
  • phase of the comparison signal is delayed from the phase of the reference signal
  • a logic “HJ control signal having a pulse width corresponding to the phase difference is output from the Up terminal of the phase comparator 10 3.
  • a logic “L” control signal is output to the D own terminal of the phase comparator 1 0 3.
  • the first switch 10 04 a of the charge pump circuit 10 4 becomes ON, and electric charge is supplied (charged) to the capacitor of L PF 1 105.
  • phase of the comparison signal advances from the phase of the reference signal
  • a control signal of logic ⁇ H having a pulse width corresponding to the phase difference is output from the D ow n terminal of the phase comparator 103.
  • a logic “L” control signal is output to the U p terminal of the phase comparator 10 3.
  • the second switch 10 04 b of the charge pump circuit 10 4 becomes ON, and the charge charged in the capacitor of L PF 1 105 is discharged (pumped).
  • the oscillation frequency of the VCO 1 0 6 increases. To do. Stations output from this VCO l 0 6 The local oscillation signal is output to PC 1 0 2. At this time, the frequency of the comparison signal output from PC 10 2 increases, and the phase difference from the reference signal decreases. As a result, the frequency of the local oscillation signal output from VCO 10 6 approaches a desired frequency proportional to the frequency of the reference signal.
  • the present invention has been made in order to solve such a problem, and without imitating both the control accuracy of the frequency to be squeezed and the processing speed.
  • the purpose is to be able to integrate the P and L circuit configurations on a single semiconductor chip.
  • an up Z down force counter that performs a force count operation based on an oscillation control signal output from a phase comparator, and an up Z down count.
  • the voltage value is obtained by D / A converting the count value output from the counter, and the local oscillation frequency is roughly adjusted by the DZA converter that supplies the voltage value to the local oscillation circuit.
  • a non-stationary signal generation circuit that generates a non-stationary signal having a waveform in which the voltage value constantly changes in a constant cycle, and a pulse generation that generates a sampling pulse based on the comparison signal output from the variable frequency divider
  • the voltage value of the unsteady signal is sampled and held by the circuit and the sampling pulse.
  • the local oscillation frequency is fine-tuned by the sample and hold circuit that supplies to the local oscillation circuit.
  • the frequency of the local oscillation signal output from the local oscillation circuit is compared with the target frequency, and the range of oscillation frequencies that the local oscillation circuit can take is determined.
  • n (where n is an integer greater than or equal to 2)
  • the capacitance value of the varactor diode that constitutes the local oscillation circuit is determined by the frequency comparator that compares the magnitude and the control circuit that switches the switch selection state based on the comparison result of the frequency comparator. Change the frequency to the coarsest and adjust the local oscillation frequency most coarsely.
  • the local oscillation frequency is coarsely adjusted by the up-Z down counter and the DZA converter, and the local signal is generated by the non-stationary signal generation circuit, the pulse generation circuit, and the sample hold circuit. Fine adjustment of the oscillation frequency.
  • the frequency synthesizer since the frequency synthesizer is configured using the up-Z down counter and the DA converter, the phase difference between the reference signal and the comparison signal is taken into account. There is no need to charge or pump the capacitor accordingly. As a result, the LPF using a large-capacity capacitor can be omitted from the frequency synthesizer, and the frequency synthesizer can be integrated on one semiconductor chip. Further, according to the present invention, the local oscillation frequency is adjusted roughly using the up / down counter, and the local oscillation frequency is finely adjusted using the sample hold circuit.
  • the local oscillation frequency can be spoken to the desired frequency at high speed. You can Moreover, the local oscillation frequency can be adjusted by fine adjustment using the sample hold circuit. The wave number can be locked with high accuracy.
  • Capacitance for the sample hold circuit can be several p F (pico farad), and can be easily integrated on a semiconductor chip.
  • FIG. 1 shows an example of the overall configuration of a conventional frequency synthesizer.
  • FIG. 2 is a diagram illustrating a configuration example of the charge pump circuit.
  • FIG. 3 is a diagram showing an example of the overall configuration of the frequency synthesizer according to the first embodiment.
  • Figure 4 is a waveform diagram for explaining the generation of a triangular wave signal from the reference signal by the non-stationary wave generation circuit.
  • FIG. 5 is a diagram illustrating a configuration example of the pulse generation circuit. --'-' ⁇ Fig. 6 is a timing chart for explaining the operation of the pulse generator configured as shown in Fig. 5.
  • Fig. 7 is a diagram for explaining the operation of the frequency synthesizer according to the first embodiment.
  • Fig. 7 (a) shows the operation by the first mouth loop
  • Fig. 7 (b) shows the second lock loop.
  • FIG. 7 (a) shows the operation by the first mouth loop
  • Fig. 7 (b) shows the second lock loop.
  • FIG. 8 is a diagram showing an example of the overall configuration of a frequency synthesizer according to the second embodiment.
  • FIG. 9 is a diagram showing an example of dividing the frequency used in the third loop loop according to the second embodiment.
  • FIG. 3 is a diagram illustrating an overall configuration example of the frequency synthesizer according to the first embodiment.
  • the frequency synthesizer of this embodiment includes a crystal oscillator circuit 1, a reference frequency divider 2, a programmable counter (PC) 3, a phase comparator 4, an up-down counter 5, a DZA converter 6, and an adder. 7, voltage controlled oscillator (VCO) 8, unsteady wave generation circuit 9, pulse generation circuit 10, sample hold (S ZH) circuit 11 1 and buffer 12
  • VCO voltage controlled oscillator
  • S ZH sample hold
  • the crystal oscillation circuit 1 generates a signal having a predetermined frequency.
  • the reference divider 2 divides the frequency of the signal output from the crystal oscillation circuit 1 by a fixed division ratio to generate a reference signal having a reference frequency.
  • the crystal oscillator circuit 1 and the reference frequency divider 2 constitute the reference generator of the present invention.
  • PC 3 corresponds to the variable frequency divider of the present invention, which divides the frequency of the local oscillation signal output from VC 08 by a specified division ratio and compares the result with the variable frequency. Output to phase comparator 4 as signal f v .
  • the phase comparator 4 detects the phase difference between the reference signal f r output from the reference frequency divider 2 and the comparison signal f v output from the PC 3, and according to the detected phase difference, VC 08 Outputs the oscillation control signal from the Up pin and D own pin.
  • the oscillation control signal output from the U p and D own terminals is a logic “L” or ⁇ H signal.
  • the phase comparator 4 when the phase of the comparison signal f v is delayed from the phase of the reference signal f r , the phase comparator 4 outputs a control signal of logic “H” having a pulse width corresponding to the phase difference from the U p terminal. To do. At this time, the phase comparator 4 is connected to the D own terminal. Outputs a logic “L” control signal. On the other hand, when the phase of the comparison signal f v advances from the phase of the reference signal f f , the phase comparator 4 outputs a logic “H” control signal having a pulse width corresponding to the phase difference from the D own terminal. . At this time, the phase comparator 4 outputs a logic “shi” control signal from the U p terminal. When the phase of the comparison signal f v and the phase of the reference signal f r are synchronized, the phase comparator 4 outputs a logic “L” control signal from both the U p terminal and the D own terminal.
  • the up / down counter 5 performs a counting operation based on a logic “H” signal output from the Up and Dow n terminals of the phase comparator 4. That is, while the logic “H” control signal is output from the Up pin of the phase comparator 4, the up-down counter 5 performs the count-up operation.
  • the Do W input terminal of the phase comparator 4; ⁇ et al. “The up-counter 5 performs a count-down operation while the HJ control signal is being output. Force Kanta 5 does not need to increase the number of bits for the purpose of improving the control accuracy of the oscillation frequency.
  • the D / A converter 6 obtains a voltage value by DA-converting the count value output from the up-Z down counter 5 and supplies the obtained voltage value to the VCO 8 via the adder 7.
  • V C O 8 corresponds to the local oscillation circuit of the present invention, and oscillates at a frequency proportional to the voltage value supplied from the adder 7, and a local oscillation frequency signal obtained as a local oscillation signal f. As well as being output to the outside of the frequency synthesizer, it is output to PC3.
  • Non stationary wave generating circuit 9 which corresponds to a non-stationary signal generating circuit of the present invention integrates example by Uni shown in FIG. 4 (a), the reference signal f r outputted Ri good reference divider 2 To generate a triangular wave.
  • the triangular wave generated here is This is a non-stationary signal having a waveform in which the voltage value constantly changes at a constant rate in time.
  • an example of generating a triangular wave is described.
  • a signal having a waveform whose voltage value constantly changes in time with a constant period may be used.
  • a sawtooth wave may be generated instead.
  • the non-stationary signal is generated by integrating the reference signal f, but the method of generating the non-stationary signal is not limited to this.
  • the pulse generation circuit 10 includes the comparison signal f v output from the PC 3 and the VCO
  • FIG. 5 is a diagram illustrating a configuration example of the pulse generation circuit 10.
  • FIG. 6 is a timing chart for explaining the operation of the pulse generation circuit 10 configured as shown in FIG.
  • the pulse generation circuit 10 includes, for example, a D-type flip-flop 21 and an AND circuit 22.
  • the D-type flip-flop 21 receives the comparison signal f v from PC 3 at the data input terminal D, and the local oscillation signal f from VC 0 8 at the clock CK.
  • the pulse generation circuit 10 has a comparison signal f v output from PC 3 and
  • Local oscillation signal f output from V C O 8.
  • a signal that is being divided by P C 3 for example, 1 prescaler provided by P C 3 (where n is 1 6 3 2
  • the first lock loop is formed for the loop that passes through the phase comparator 4, the up-down counter 5 and the DZA converter 6, and the non-stationary wave generation circuit 9 and the ⁇ -Lus generation
  • the second loop loop is formed by the loop that goes through circuit 1 0 and SH circuit 1 1 ⁇
  • the phase comparison 4 detects the phase difference between the reference signal r output from the reference frequency divider 2 and the comparison signal v output from the PC 3.
  • a logic “H” control signal having a pulse width corresponding to the phase difference is output from the Up terminal of the phase comparator 4.
  • a logic “Shi” control signal is output to the D own terminal of the phase comparator 4.
  • phase of the comparison signal f v advances from the phase of the reference signal f r
  • a logic “H” control signal having a pulse width corresponding to the phase difference is output from the D own terminal of the phase comparator 4.
  • a logical “L” control signal is output to the U p terminal of the phase comparator 4.
  • phase of the comparison signal f v is completely synchronized with the phase of the reference signal f r , and the oscillation frequency of VC O.8 is locked to a constant frequency.
  • the voltage value V sampled and held every period of the comparison signal f v
  • the local oscillation frequency is coarsely adjusted by the first lock loop, and the local oscillation frequency is finely adjusted by the second lock loop.
  • the frequency synthesizer is configured using the up-down force Kunta 5
  • the capacitor is charged according to the phase difference between the reference signal f r and the comparison signal f v . This eliminates the need for pumping and eliminates LPFs that use large capacitors from frequency synthesizers.
  • the local oscillation frequency is set to a desired frequency. Can be quickly spoken to.
  • the local oscillation frequency can be accurately ⁇ -capped by fine adjustment using the s / H circuit 11 1. As described above, both the control accuracy and processing speed of the local oscillation frequency to be locked are imitated, and the configuration of the frequency synthesizer can be integrated on one semiconductor chip.
  • switch 3 2 -, - 3 2 - 8 the control of the control circuit 3 9, one of its is selectively turned on.
  • switch 3 2, and switch 3 2 _ 5 , switch 3 2 — 2 and switch 3 2 — 6 , switch 3 2 _ 3 and switch 3 2 — 7 , Switch 3 2 — 4 and Switch 3 2 — 8 are turned on or off in synchronization with each other.
  • switch SW 2 When switch SW 2 is on, the voltage supplied to varactor diodes 3 1 —, ⁇ 3 1 _ 8 via switches 3 2 —, ⁇ 3 2 — 8 Fixed voltage, but multiple switches 3 2 _
  • the third lock loop includes a frequency counter 3 7, a frequency comparator 3 8, and a control circuit 3 9.
  • the frequency counter 37 is a local oscillation signal f that can be output from VC 08 via the buffer 36.
  • the frequency (hereinafter referred to as local oscillation frequency f) is counted.
  • the frequency comparator 3 8 is the local oscillation frequency f counted by the frequency counter 3 7. Is compared with the target frequency f p to be finally converged by the frequency synthesizer, and the comparison result is transmitted to the control circuit 39.
  • the target frequency f p is supplied to the frequency comparator 3 8 from a microcomputer (not shown) or a DSP (Digital Signal Processor).
  • the frequency comparator 38 is a frequency range obtained by dividing the oscillation frequency range that can be taken by VC 08 by n (n is an integer of 2 or more), and the frequency range to which the target frequency f p belongs.
  • the frequency f middy, f max hitting the boundary is compared with the local oscillation frequency f counted by the frequency counter 37, and the comparison result is transmitted to the control circuit 39.
  • the frequencies f min and f max corresponding to the boundary of the frequency range to which the target frequency f p belongs are also supplied to the frequency comparator 38 from a microcomputer or DSP (not shown).
  • the FM reception frequency range (76 to 108 MHz) is divided into four frequency ranges f as shown in FIG. , ⁇ F 4 into 4 equal parts.
  • the control circuit 39 receives the comparison result signal supplied from the frequency comparator 38. Based on this, switch 3 2 —! 3 2 _ 8 , 3 4 —! 3 4 — 8 , SW 1, SW 2 selection is switched. Initially, the control circuit 3 9 turns on the switch SW 2 and turns on the switch 3 2 3 2 — 5 , 3 4 _,, 3 4 _ 5 , etc. Turn off the switch. In this state, the lowest frequency range f, is selected.
  • the control circuit 39 has f rai noir ⁇ f. If the condition of f max is satisfied, if not, switch SW 2 remains on and local oscillation frequency f. Switch the selected state of switches 3 2-, 3 2 _ 8) 3 4-, 3 4 — 8 according to the magnitude relationship between and the target frequency f p .
  • F ma which hits the boundary of the frequency range f 2 , is compared with the local oscillation frequency f, and the comparison result is controlled.
  • the control circuit 3 9 determines whether or not f min ⁇ f and f nax is satisfied , because this condition is satisfied .
  • the local oscillation frequency is most roughened by the third lock loop using the frequency counter 37, the frequency comparator 38, and the control circuit 39. Make adjustments.
  • one of the divided frequency ranges ⁇ , ⁇ ⁇ 4 is specified, and a plurality of varactor diodes 3 1 _, ⁇ 3 1 are set so that the VCO 8 oscillates within the specified frequency range.
  • sweep rate pitch 3 2 _ one from among the _ 8, to select Ri by the ⁇ 3 2 _ 8.
  • the junction capacitance of the varactor diode selected in the third mouth loop can be roughly changed by the first mouth loop using the up / down counter 5.
  • local oscillation frequency f Coarse adjustment (finer adjustment than the third lock loop adjustment) and the second lock loop using the S / H circuit 11 1 Selection By finely changing the junction capacitance of the selected varactor diode.
  • Local oscillation frequency f Make fine adjustments.
  • O LPF which uses a large-capacity capacitor, can be omitted from the frequency synthesizer.
  • the local oscillation frequency is set to a desired value.
  • the frequency can be spoken at high speed.
  • the rough range of the local oscillation frequency is specified by the third loop loop, and the local oscillation frequency is roughly adjusted by the first loop by focusing on the range. Therefore, it can be made ⁇ -clicked higher than in the first embodiment.
  • the local oscillation frequency can be made to be highly accurate ⁇ D y by fine adjustment by the second lock loop using the SH circuit 11.
  • the configuration of the frequency synthesizer can be integrated into one semiconductor chip without imitating both the control accuracy and processing speed of the local oscillation frequency to be locked.
  • the second embodiment relates to a frequency synthesizer that adjusts the local oscillation frequency using a node diode and a resonator diode, and a frequency synthesizer including a node diode K. This configuration can be integrated on a single semiconductor chip.
  • the frequency is divided into four
  • the number of divisions is 1 (when it is not divided a), it is substantially the same as in the first embodiment, so the number of divisions is 2 or more. It is preferable that the number of divisions should not be too large in view of the purpose of adjusting the frequency in the loop loop more coarsely than in the first lock loop.
  • a plurality of varactor diodes 3 1 _, ⁇ 3 1 _ 8 having different capacitance values are connected to VC 0 8, and one pair of varactor diodes is connected to switch 3.
  • the present invention this is not limited constant.
  • the capacitance values of varactor diodes 3 1 — i to 3 1 — 8 may all be the same. In this case, instead of selecting only one pair of varactor diodes using switches 3 2 _ to 3 3 8 , it is possible to select one or more pairs of varactor diodes. As a result, the total capacity value of the varactor diodes connected to VC08 can be made variable.
  • the present invention is useful for a frequency synthesizer using a phase loop loop.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　アップ／ダウンカウンタ５を用いた第１のロックループによって局部発振周波数の粗調整を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって局部発振周波数の微調整を行うことにより、位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作を不要とし、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略できるようにする。また、Ｓ／Ｈ回路１１を用いた微調整によって局部発振周波数を精度良くロックさせることができるようにするとともに、ロックさせる周波数の制御精度を上げるためにアップ／ダウンカウンタ５のビット数を大きくする必要をなくし、局部発振周波数を所望の周波数に高速にロックさせることができるようにする。

Description

明 細 書 周波数シンセサイザ 技術分野
本発明は周波数シンセサイザに関 し、 特に、 位相ロ ッ クループを用い た周波数シンセサイザに用いて好適なものである。 背景技術
一般に、 無線通信機では、 P L L (Phase Locked Loop) を用いた周波 数シンセサイザが用いられる。 図 1 は、 P L Lを用いた周波数シンセサ ィザの一般的な構成を示す図である。 図 1 に示すよ う に、 周波数シンセ サイザは、 準発生器 1 0 1 、 プロ グラマブル力 ゥンタ （ P C ) 1 0 2
、 位相比較器 1 0 3 、 チャージポンプ回路 1 0 4 パスフィルタ （
L P F ) 1 0 5 おぶび電圧制御発振器 （ V C O ) 1 0 6 を備えて構成さ れている。
基準発生器 1 0 1 は、 基準周波数の基準信号を発生する。 P C 1 0 2 は、 V c o 1 0 6の出力周波数を指定された分周比で分周 し その結果 を可変周波数の比較信号と して位相比較器 1 0 3 に出力する 位相比較 器 1 0 3 は 基準発生器 1 0 1 から出力される基準信号と 、 P C 1 0 2 から出力される比較信号との位相差を検出 し、 その検出結果に して、 論理 「 L」 または Γ H」 の制御信号を U p端子および D o w n端子よ り 出力する。
チャージポンプ回路 1 0 4 は、 位相比較器 1 0 3 の U p端子および D o w n端子よ り 出力される制御信号に基づいて、 L P F 1 0 5 を構成す る コ ンデンサのチャージ動作またはポンプ動作を行 う。 図 2 は、 チヤ一 ジポンプ回路 1 0 4の構成例を示す図である。 図 2に示すよ うに、 チヤ —ジポンプ回路 1 0 4は、 電源と L P F 1 0 5 との間に接続された第 1 のスィ ッチ 1 0 4 aおよび、 グラン ドと L P F 1 0 5 との間に接続され た第 2のスィ ツチ 1 0 4 b を備えており 、 位相比較器 1 0 3の U p端子 、 D o w n端子よ り出力される制御信号に基づいて何れかのスィ ツチが O Nとなる。
すなわち、 比較信号の位相が基準信号の位相よ り遅れると、 その位相 差に応じたパルス幅を有する論理 「 HJ の制御信号が位相比較器 1 0 3 の U p端子から出力される。 このとき位相比較器 1 0 3の D o w n端子 には、 論理 「 L」 の制御信号が出力されている。 これによつてチャージ ポンプ回路 1 0 4の第 1 のスィ ッチ 1 0 4 a が O Nとなり、 L P F 1 0 5のコンデンサに電荷が供給 （チャージ） される。
一方、 比較信号の位相が基準信号の位相よ り進むと、 その位相差に応 じたパルス幅を有する論理 Γ H」 の制御信号が位相比較器 1 0 3の D o w n端子から出力される。 このとき位相比較器 1 0 3の U p端子には、 論理 「 L」 の制御信号が出力されている。 これによつてチ ージポンプ 回路 1 0 4の第 2のスィ ッチ 1 0 4 bが O Nとなり 、 L P F 1 0 5のコ ンデンザにチャージされていた電荷が放電 （ポンプ） される。
L P F 1 0 5は、 コンデンサと抵抗とを備えて構成されており、 チヤ ージポンプ回路 1 0 4から出力される信号の高周波成分を除去して V C O 1 0 6に出力する。 V C O 1 0 6は、 L P F 1 0 5力、ら出力される信 号の電圧に比例した周波数で発振し、 局部発振信号と して周波数シンセ サイザの外部に出力すると と もに、 P C 1 0 2に出力する。
こ こで、 比較信号の位相が基準信号の位相よ り遅れるこ とによ り 、 チ ャ一ジポンプ回路 1 0 4が L P F 1 0 5に電荷をチャージすると、 V C O 1 0 6の発振周波数は上昇する。 この V C O l 0 6 よ り出力される局 部発振信号は、 P C 1 0 2 に出力される。 このと き、 P C 1 0 2 よ.り 出. 力される比較信号の周波数は上昇し、 基準信号と の位相差が小さ く なる 。 これによ り 、 V C O l 0 6 よ り 出力される局部発振信号の周波数は、 基準信号の周波数に比例した所望の周波数に近づいていく 。
一方、 比較信号の位相が基準信号の位相よ り進むこ と によって、 チヤ —ジポンプ回路 1 0 4 が L P F 1 0 5 の電荷を放電する と 、 V C O l 0 6 の発振周波数は下降する。 この V C O l 0 6 よ り 出力される局部発振 信号は、 P C 1 0 2 に出力される'。 このと き、 P C 1 0 2 よ り 出力され る比較信号の周波数は下降し、 基準信号との位相差が小さ く なる。 これ によ り 、 V C O l ひ 6 よ り 出力される局部発振信号の周波数は、 基準信 号の周波数に比例 した所望の周波数に近づいていく 。
このよ う に、 周波数シンセサイザは、 比較信号の周波数 （ V C O 1 0 6 の出力周波数に比例 した周波数） が基準信号の周波数よ り 高く ても低 く ても、 最終的には、 比較信号の周波数が基準信号の周波数に近づく よ う に動作し、 それによつて V C O 1 0 6 の発振周波数は一定周波数に口 ッ ク される。 このロ ッ ク状態のと きに、 位相比較器 1 0 3 から出力され る制御信号は、 U p端子および D o w n端子の両方と も論理 「 L」 の信 号と される。
以上のよ う に構成された周波数シンセサイザでは、 位相比較器 1 0 3 で比較する周波数が低く なればなるほど、 L P F 1 0 5 を構成する コ ン デンサと しては容量値の大きなものを使用 しなければならなく なる。 そ のため、 L P F 1 0 5 を半導体チップに集積化する こ と が難しいと レ、 う 問題があった。 これに対して、 ア ップ Zダウンカ ウンタ と DZA変換器 と を用いて P L L回路を構成する技術が提供されている （例えば、 特許 文献 1 参照） 。 この技術を用いれば、 大容量のコ ンデンサを用いる L P F を P L L回路から省略する こ とができ る。 特許文献 1 特開平.9一 1 5 2 5 6 1 号公報 発明の開示
しかしながら、 ァ ップ Zダゥンカ ウンタ と D Α変換器と を用いて P し L回路を構成した場合は、 ロ ッ ク させる周波数の制御精度と処理速度 とがカ ウンタのビッ ト数によつて制約を受けて しま う と い う 問題があつ た すなわち、 D / A変換器を使って定常状態に入る と 、 口 シクル一プ がォ一プンな状態と なって或る期間は何も応答せず、 そのよ ラ な不感知 範囲では発振周波数の制御が う ま く できなく なつて しま う。 ァ ップ ダ ク ンカ ウンタ と D Z A変換器のビッ ト数を大き く すれば制御精度を上げ る こ と ができ るが、 処理速度が遅く なつて しま う し、 回路規模も大き く なつて しま う。 逆に 、 ビッ ト数を小 δ く すれば処理速度は速 < なるが、 制御精度が落ちて しま う。
本発明は、 このよ う な問題を解決するために成.されたものであ り 、 口 シ ク させる周波数の制御精度と処理速度と を共に擬制にする こ と なく 、
P し L回路の構成を 1 つの半導体チップに集積でき る よ う にする こ と を 目的とする。
上記した課題を解決するために 、 本発明では、 位相比較器から出力さ れる発振制御用の信号に基づいて力 クン ト動作を行 う ァ ップ Zダウン力 ゥ ンタ と 、 ア ップ Zダウンカ ウンタから出力されるカ ウン ト値を D / A 変換する こ と によって電圧値を得て 、 当該電圧値を局部発振回路に供給 する D Z A変換器と によって、 局部発振周波数の粗調整を行う。 また、 電圧値が時間的に常に定周期で変化する波形の非定常信号を生成する非 定常信号生成回路と 、 可変分周器から出力される比較信号に基づいてサ ンプリ ングパルスを生成するパルス生成回路と、 サンプリ ングパルスに よって非定常信号の電圧値をサンプルホール ドし、 ホール ドした電圧値 を局部発振回路に供給す.るサンプルホール ド回路と によって、 局部発扳 周波数の微調整を行う。
また、 本発明の他の態様では、 局部発振回路から出力 される局部発振 信号の周波数と 目標の周波数との大小を比較する と と もに、 局部発振回 路がと り 得る発振周波数の範囲を n ( n は 2 以上の整数） 分割 した周波 数範囲の う ち、 目標の周波数が属 している周波数範囲の境界に当たる周 波数と周波数カ ウンタでカ ウン ト された局部発振信号の周波数と の大小 を比較する周波数比較器と、 周波数比較器による比較の結果に基づいて スィ ツチの選択状態を切 り 替える制御回路と によ り 、 局部発振回路を構 成するバラ ク タダイオー ドの容量値を大き く 変化させて最も粗く 局部発 振周波数の調整を行う。 その後、 上述よ う にア ップ Zダウンカ ウンタ と D Z A変換器と によって局部発振周波数の粗調整を行 う と と もに、 非定 常信号生成回路とパルス生成回路とサンプルホール ド回路と によって局 部発振周波数の微調整を行う。
上記のよ う に構成した本発明によれば、 ア ップ Zダウンカ ウンタ と D A変換器と を用いて周波数シンセサイザを構成する方式をと っている ので、 基準信号と比較信号と の位相差に応じてコ ンデンサに電荷をチヤ —ジした り ポンプした り する動作は不要である。 これによ り 、 大容量の コ ンデンサを用いる L P F を周波数シンセサイザから省略する こ と がで き、 1 つの半導体チップ上に周波数シンセサイザを集積する こ とができ る。 また、 本発明によれば、 ア ップノダウンカ ウンタ を用いた局部発振 周波数の調整は粗く 行われ、 局部発振周波数の微調整はサンプルホール ド回路を用いて行われる。 そのため、 ロ ッ ク させる周波数の制御精度を 上げるためにア ップ/ダウ ンカ ウンタの ビッ ト数を大き く する必要がな く 、 局部発振周波数を所望の周波数に高速に口 ッ ク させる こ と ができ る 。 しかも、 サンプルホール ド回路を用いた微調整によって、 局部発振周 波数を精度良く ロ ック させるこ とができる。 サンプルホール ド回路用の. コンデンサの容量は数 p F (ピコ · ファラ ド） でよいので、 半導体チッ プ上に容易に集積するこ とができる。 図面の簡単な説明
図 1 は、 従来の周波数シンセサイザの全体構成例を示す図である。 図 2は、 チャージポンプ回路の構成例を示す図である。
図 3は、 第 1 の実施形態による周波 ¾シンセサイザの全体構成例を示 す図である。
図 4は、 非定常波生成回路によ り基準信号から三角波信号を生成する こ とを説明するための波形図でめ
図 5は、 パルス生成回路の一構成例を示す図である。 - - ' -' · 図 6は、 図 5のよ うに構成したパルス生成回路の動作を説明するため のタイ ミ ングチャー トである
図 7は、 第 1 の実施形態による周波数シンセサイザの動作を説明する ための図であり、 図 7 ( a ) は第 1 の口 ックループによる動作を示し、 図 7 ( b ) は第 2のロ ックル ―プによる動作を示す図である。
図 8は、 第 2 の実施形態による周波数シンセサイザの全体構成例を示 す図である。
図 9は、 第 2 の実施形態による第 3 の口 ックループで使用する周波数 の分割例を示す図である。 発明を実施するための最良の形態
(第 1 の実施形態）
以下、 本発明の一実施形態を図面に基づいて説明する。 図 3は、 第 の実施形態による周波数シンセサイザの全体構成例を示す図である。 3に示すよ うに、 本実施形態の周波数シンセサイザは、 水晶発振回路 1. 、 基準分周器 2、 プログラマブルカウンタ （ P C) 3、 位相比較器 4、 アツプ ダウンカウンタ 5、 DZA変換器 6、 加算器 7、 電圧制御発振 器 （V C O) 8、 非定常波生成回路 9、 パルス生成回路 1 0、 サンプル ホール ド （ S ZH) 回路 1 1およびバッ ファ 1 2を備えて構成されてい る。
これらの-各構成：！〜 1 2は、 例え ίま、 CMO S (Complementary Metal Oxide Semiconductor) プロセス、 あ :るいは B i CMO S (Bipolar- CM0 S) プロセスにて全て同じ半導体チップ上に集積されている。 なお、 本実 施形態において、 これら各構成 1 〜 1 2の全てを 1 チップに集積するこ とは必須でない。
水晶発振回路 1 は、 所定の周波数の信号を発生する。 基準分周器 2は 、 水晶発振回路 1 から出力される信号の周波数を固定の分周比で分周 し 、 基準周波数の基準信号 を発生する。 この水晶発振回路 1および基準 分周器 2によって、 本発明の基準発生器が構成されている。 P C 3は、 本発明の可変分周器に相当するものであり、 V C 08から出力される局 部発振信号の周波数を指定された分周比で分周 し、 その結果を可変周波 数の比較信号 f v と して位相比較器 4に出力する。
位相比較器 4は、 基準分周器 2から出力される基準信号 f r と、 P C 3 から出力される比較信号 f vとの位相差を検出し、 検出した位相差に応じ て、 V C 08の発振制御用の信号を U p端子および D o w n端子よ り 出 力する。 U p端子および D o w n端子よ り出力される発振制御用の信号 は、 論理 「 L」 または Γ H」 の信号である。
すなわち、 比較信号 f vの位相が基準信号 f rの位相よ り遅れる と、 位 相比較器 4は、 その位相差に応じたパルス幅を有する論理 「 H」 の制御 信号を U p端子から出力する。 このとき位相比較器 4は、 D o w n端子 から論理 「 L」 の制御信号を出力する。 一方、 比較信号 f vの位相が基準 信号 f f の位相よ り進むと、 位相比較器 4は、 その位相差に応じたパルス 幅を有する論理 「H」 の制御信号を D o w n端子から出力する。 このと き位相比較器 4は、 U p端子から論理 「し」 の制御信号を出力する。 ま た、 比較信号 f vの位相と基準信号 f r の位相とが同期すると、 位相比較 器 4は、 U p端子および D o w n端子の双方から論理 「 L」 の制御信号 を出力する。
アップ/ダウンカ ウンタ 5は、 位相比較器 4 の U p端子および D o w n端子から出力される論理 「H」 の御用信号に基づいてカウン ト動作を 行う。 すなわち、 位相比較器 4 の U p端子から論理 「 H」 の制御信号が 出力されている間は 、 ァップノダウンカ ウ ンタ 5はカ ウン トァップ動作 を行う。 一方、 位相比較器 4の D o W Π端子；^ら顺理 「 H J の制御信号 が出力されている間は 、 ァップ ダゥンカウンタ 5はカウン ダウン動 作を行う 。 なお 、 本実施形態のアツプ ダウン力クンタ 5は 、 発振周波 数の制御精度を良くすることを目的と してビッ 卜数を大きなちのどする 必要はない。
D / A変換器 6は 、 ァップ Zダゥンカ ウンタ 5から出力されるカウン ト値を D A変換するこ とによって電圧値を得て 、 得られた電圧値を、 加算器 7を介して V C O 8に供給する。 V C O 8は 、 本発明の局部発振 回路に相当するものであり 、 加算器 7から供給される電圧値に比例した 周波数で発振し 、 その ロ 得られる局部発振周波数の信号を局部発振信 号 f 。と して周波数シンセサイザの外部に出力すると と もに、 P C 3に出 力する。
非定常波生成回路 9は、 本発明の非定常信号生成回路に相当するもの であり 、 例えば図 4 ( a ) に示すよ うに、 基準分周器 2 よ り 出力される 基準信号 f rを積分して、 三角波を生成する。 こ こで生成する三角波は、 電圧値が時間的に常に一定の割合で変化する波形の非定常信号である。 . なお、 本実施形態では三角波を生成する例について説明 しているが、 電圧値が時間的に常に定周期で変化する波形の信号であれば、 これ以外 の波形の信号であつてもよレ、。 例えば、 図 4 ( b ) に示すよ う にのこぎ り 波を生成する よ ラ に しても良い。 また、 本実施形態では基準信号 f を 積分する こ と によつて非定常信号を生成しているが、 非定常信号の生成 法はこれに限定される ものではなレ、。
パルス生成回路 1 0は、 P C 3から出力 される比較信号 f v と 、 V C O
8から出力される局部発振信号 f 。 と に基づいて、 S ZH回路 1 1 をサン プノレホール ドするためのサンプリ ングパルス S Pを生成する。 図 5は、 パルス生成回路 1 0の一構成例を示す図である。 また、 図 6は、 図 5の よ う に構成したパルス生成回路 1 0の動作を説明するためのタイ ミ ング チヤ一トである。
図 5 ( a ) に示す う に、 パルス生成回路 1 0は、 例えば、 D型フ リ ップフ ロ ップ 2 1 と A N D回路 2 2 と を備えて構成されている。 D型フ リ ップフ ロ ップ 2 1 は 、 データ入力端子 Dに P C 3からの比較信号 f vを 入力 し、 ク ロ ック 子 C Kに V C 0 8からの局部発振信号 f 。を入力する
。 図 6に示すよ う に 、 局部発振信号 f 。は、 比較信号 f vに比べて周期の 短い信号であ り 、 これを D型フ リ ップフ ロ ップ 2 1 の動作ク ロ ック と し て用いる。 これに り 、 データ入力端子 Dに入力された比較信号 f vは、 局部発振信号 f 。の 1周期だけ遅れて正の出力端子 Qから出力される。 ま た、 その反転信号が負の出力端子 Qバーから出力される。 AN D回路 2 2は、 P C 3から出力される比較信号 f v と、 D型フ リ ップフ ロ ップ 2 1 の負の出力端子 Qバーから出力される信号との論理積を と る こ と によ り 、 比較信号 f vが 「H」 の期間中において局部発振信号 f 。の周期で只 1 回のみ論理 「H」 と なる ワ ンシ ョ ッ ト のサンプリ ングパルス S Pを発生 する。 . なお、 こ こでは D型フ リ ップフ ロ ップ 2 1 の動作ク ロ ック と して局部 発振信号 f 。を用いる例について説明 したが、 これに限定されない。 比較 信号 f vに同期 していて、 当該比較信号 f v よ り も周期の短い信号であれ ば、 局部発振信号 f 。以外の信号を用いても良い。 例えば、 そのよ う な信 号を別のタイ ミ ング発生回路 （図示せず） で生成する よ う に しても良い
また、 パルス生成回路 1 0 は P C 3 から出力される比較信号 f v と 、
V C O 8 から出力される局部発振信号 f 。を P C 3 で分周 している途中の 信号 (例えば、 P C 3 が備える 1 プリ スケーラ （ n は 1 6 3 2
6 4 など） の出力信号） と に基づいてサンプリ ングパルス S P を生成す る よ う に しても良い。 P C 3 での分周比が大きいと、 サンプリ ングパル ス S Pのデュ一ティ が大さ < な り Λノレス φ畐カ ヒ ゲのよ う に極めて細く なる 。 そのため、 レス信号が見えなく なつて しま う こ と もあるので、 分周比が小さい段階のプリ スケ ラ出力を用いる こ とで、 サンプリ ング パルス S P のノ ノレス Φ畐をある程度大き く する こ と ができ る。
また、 P C 3 での分周途中の信号を用いる代わ り に、 図 5 ( b ) に示 すよ う に、 複数の D型フ シプフ ロ ップ 2 1 を縦続接続する よ う に して も良い。 このよ う に した場 α ち サンプリ ングパルス S Pのノ ノレス を ある程度大き く する こ とがでさ る P C 3 での分周途中の信号を用いる
·¾;口 は、 サンプリ ングパルス S Pのパルス幅が分周比によつて変わるの で、 ノヽ °ノレス幅の安定化とレ、 ラ 点では D型フ リ ップフロ ップ 2 1 を多段接 続する構成の方が好ま しレ、 ただし、 パルス幅が分周比によつて変わる といつても 、 周波数範囲が狭レ、ので、 パルス幅の変化量は殆ど無視でき
Ό
S Z H回路 1 1 は、 パルス生成回路 1 0 によ り 生成されたサンプリ ン グノ ルス s Pによって、 非定常波生成回路 9によ り生成された二角波信 号の電圧値をサンプルホ一ノレドし、 ホ —ル ドした電圧値を 、 ノく ク フ ァ 1
2および加算器 7 を介して V C O 8に供給する。 加算器 7は 、 D Z A変 換器 6から供給される 圧値と、 s H回路 1 1 からノく ッファ 1 2 を介 して供給される電圧値とを加算し、 加算した結果の電圧値を V C O 8に 供給する。
以上のよ うな周波数シンセサイザにおいて、 位相比較器 4 、 ァップノ ダウンカウンタ 5および D Z A変換器 6 を経由するループに つて第 1 のロ ックノレ —プが形成される また、 非定常波生成回路 9 、 Λルス生成 回路 1 0および S H回路 1 1 を経由するループによつて第 2の口 ック ル一プが形成される □
次に、 上記のよ ラに構成した第 1 の実施形態に る周波数シンセサイ ザの動作を説明する 。 図 7は 、 第 1 の実施形態による周波数シンセサイ ザの動作を説明するための図であり、 図 7 ( a ) は第 1 のロ ックノレ一プ による動作を示し 、 図 7 ( b ) は第 2のロ ックノレ一プによる動作を示し てい Ό。
第 1 のロ ックノレ プにおレ、て 、 位相比較 4は 、 基準分周器 2から出 力される基準信号 r と、 P C 3から出力される比較信号 vとの位相差 を検出する。 比較信号 の位相が基準信号 の位相よ り遅れる と、 そ の位相差に応じたパルス幅を有する論理 「 H」 の制御信号が位相比較器 4 の U p端子から出力される。 この と き位相比較器 4 の D o w n端子に は、 論理 「し」 の制御信号が出力されている。
位相比較器 4 の U p端子から出力された論理 「H」 の制御信号と、 D o w n端子から出力された論理 「 L」 の制御信号は、 アップ/ダウン力 ゥンタ 5に入力される。 アップ/ダウンカウンタ 5は、 位相比較器 4の U p端子から入力される論理 「H」 の制御信号に同期して、 カウン トァ ップ動作を行 う。 そ して、 カ ウン トア ップされたカ ウン ト値が DZ A変. 換器 6によ り DZA変換され、 これによつて得られた電圧値が加算器 7 を介して V C 08に出力される。
このよ う なア ップノダウンカ ウンタ 5のカ ウ ン トア ップ動作によって 、 DZ A変換器 6から出力される電圧値が上昇する と 、 それに伴って V C 08の発振周波数は上昇する。 そのため、 じ 0 8から ？ 。 3にフィ ― ドバッ ク される局部発振信号 f 。の周波数が上昇し、 これを分周 した比 較信号 f vの周波数も上昇する。 これによ り 、 基準信号 f rの周波数よ り も低かった比較信号 f vの周波数が、 当該基準信号 f 「の周波数に近づい ていく 。 その結果、 V C 08 よ り 出力される局部発振信号 f 。の周波数は 、 基準信号 f rの周波数に比例 した所望の周波数に近づいていく 。
一方、 比較信号 f vの位相が基準信号 f rの位相よ り進むと、 その位相 差に応じたパルス幅を有する論理 「 H」 の制御信号が位相比較器 4の D o w n端子から出力される。 このと き位相比較器 4の U p端子には、 論 理 「 L」 の制御信号が出力されている。
位相比較器 4の U p端子から出力された論理 「 L」 の制御信号と 、 D o w n端子から出力された論理 「H」 の制御信号は、 ア ツプ ダウン力 ゥンタ 5に入力される。 ア ップ Zダウンカ ウンタ 5は、 位相比較器 4の D o w n端子から入力される論理 「H」 の制御信号に同期 して、 カ ウン トダウン動作を行 う。 そ して、 カ ウン トダウンされたカ ウン ト値が DZ A変換器 6によ り D/A変換され、 これによつて得られた電圧値が加算 器 7 を介 して V C 08に出力される。
このよ う なア ツプ ダウンカ ウンタ 5のカ ウン トダウン動作によって 、 D/A変換器 6から出力される電圧値が下降する と 、 それに伴って V C 08の発振周波数は下降する。 そのため、 じ 0 8から ？ じ 3にフ ィ ― ドバッ ク される局部発振信号 f 。の周波数が下降し、 これを分周 した比 較信号 f vの周波数も下降する。 これによ り 、 基準信号 f r の周波数よ り も高かった比較信号 f vの周波数が、 当該基準信号 f r の周波数に近づい ていく 。 その結果、 V C O 8 よ り 出力される局部発振信号 f 。の周波数は 、 基準信号 f rの周波数に比例した所望の周波数に近づいていく 。
このよ う に、 周波数シンセサイザは、 図 7 ( a ) に示すよ う に、 比較 信号 f vの周波数が基準信号 f 「の周波数よ り 高く ても低く ても、 比較信 号 f vの周波数が基準信号 f Fの周波数に近づく よ う に動作する。 そ して 、 最終的には位相比較器 4 から出力される制御信号は、 U p端子および D o w n端子の両方と も論理 「 L」 とな り 、 ア ツプノダウンカ ウンタ 5 のカ ウン ト動作が停止 して、 一定のカ ウン ト値が出力される こ と と なる ただし、 本実施形態においてア ップ Zダウンカ ウンタ 5 の ビッ ト数は それほど大き く なく 、 周波数の分解能があま り 高く ない。 そのため、 発 振周波数調整の処理速度は速く でき る ものの、 比較信号 f vの周波数を基 準信号 f 「 の周波数に精度よ く 一致させる こ と は難しい。 本実施形態では 、 比較信号 f v の周波数を基準信号 f r の周波数に精度よ く 一致させるた めに、 S Z H回路 1 1 を用いた第 2 のロ ッ クループで発振周波数の微調 整を行っている。
すなわち、 基準分周器 2 よ り 出力される基準信号 f が非定常波生成回 路 9 によ り 積分されて、 三角波信号が生成される。 また、 パルス生成回 路 1 0 によ り 、 比較信号 f vに同期 したサンプリ ングパルス S Pが生成さ れる。 そ して、 図 7 ( b ) に示すよ う に、 パルス生成回路 1 0 によ り 生 成されたサンプリ ングパルス S Pによって、 非定常波生成回路 9 によ り 生成された三角波信号の電圧値が S / H回路 1 1 によ り サンプルホール ドされ、 ホール ドされた電圧値が、 バ ッ フ ァ 1 2 をおよび加算器 7 を介 して V C 0 8 に供給される。 このよ う なサンプルホール ド動作によって、 ッファ 1 2 から出力さ. れる電圧値が例えば上昇する と 、 それに伴って V C O 8 の発振周波数は 上昇する。 そのため、 V C 0 8 力、ら P C 3 にフィ ー ド くック される局部 発振信号 f 。の周波数が上昇し、 これを分周 した比較信号 f vの周波数も 上昇する。 これによ り 、 基準信号 f rの周波数よ り も低かった比較信号 f vの周波数が、 当該基準信号 f rの周波数に近づいていく 。 その結果、 V C 0 8 よ り 出力される局部発振信号 f 。の周波数は、 基準信号 f ^の周波 数に比例 した所望の周波数に近づいていく 。
また、 バッ ファ 1 2 から出力される電圧値が下降する と 、 それに伴つ て V C 0 8 の発振周波数は下降する。 そのため、 じ 0 8 から ？ じ 3 に フィ 一 ドバック される局部発振信号 f 。の周波数が下降し、 これを分周 し た比較信号 f vの周波数も下降する。 これによ り 、 基準信号 の周波数 よ り も高かった比較信号 f vの周波数が、 当該基準信号 f rの周波数に近 づいていく 。 その結果、 V C O 8 よ り 出力される局部発振信号 f 。の周波 数は、 基準信号 f 「の周波数に比例 した所望の周波数に近づいていく 。 実際は、 ア ップ/ダウン力 ゥンタ 5 から D/ A変換器 6 を介して供給 される電圧値と、 S ZH回路 1 1 からバッ ファ 1 2 を介して供給される 電圧値とが加算器 7 にて加算され、 加算 した結果の電圧値が V C O 8 に 供給される。 すなわち、 ア ツプ ダウンカ ウンタ 5 によって粗調整され た電圧値に対して、 S ZH回路 1 1 によって微調整された電圧値が加算 され、 その加算結果の電圧値によって V C 0 8 の発振周波数が制御され る。
そ して、 最終的に比較信号 f vの位相は基準信号 f rの位相と完全に同 期 して、 V C O.8 の発振周波数は一定周波数にロ ッ ク される。 非ロ ッ ク 状態のと きは、 比較信号 f vの周期毎にサンプルホール ドされる電圧値 V
, , V 2 , V 3 , · · ' は異なる値と なっているが、 ロ ッ ク状態になる と 、 この電圧値が一定と なる。 また、 サンプリ ングノ ノレス S Pの時間間隔. ち一定と なる。
以上詳しく 説明 したよ う に、 第 1 の実施形態では、 ァ yプノダゥンカ クンタ 5 を用いて第 1 のロ ッ クループを形成する と と ちに 、 S / H回路
1 1 を用いて第 2 の口 ッ ク ゾレープを形成する'。 そ して 、 第 1 のロ ッ クノレ 一プによって局部発振周波数の粗調整を行う と と もに 、 第 2 の口 ッ クノレ 一プによって局部発振周波数の微調整を行う よ う に した このよ う に、 ァ ップ ダウン力 クンタ 5 を用いて周^数シンセサイザを構成する方式 をと つているので、 基準信号 f r と比較信号 f v との位相差に応じてコ ン デンサに電荷をチャージした り ポンプした り する動作が不要で、 大容量 のコ ンデンサを用いる L P F を周波数シンセサイザから省略する こ と が でき る。
また、 第 1 の実施形 によればゝ ロ ッ ク させる局部発振周波数の制御 精度を上げるためにァ クプ Zダウンカ ウンタ 5 の ビッ ト数を大き < する 必要がなく 、 局部発振周波数を所望の周波数に高速に口 ッ ク させる こ と ができ る。 しかち、 s / H回路 1 1 を用いた微調整によつて、 局部発振 周波数を精度良く π ック させる こ とができ る。 以上よ り 、 ロ ッ ク させる 局部発振周波数の制御精度と処理速度と を共に擬制にする こ と な < 、 周 波数シンセサイザの構成を 1 つの半導体チップに集積する こ と がでさ る
(第 2 の実施形態）
次に、 本発明の第 2 の実施形態について説明する。 図 8 は、 第 2 の実 施形態によ る周波数シンセサイザの全体構成例を示す図 ある。 なお 、 この図 8 において、 図 3 に示した符号と 同一の符号を付したものは 一 の機能を有する ものであるので、 こでは重複する説明を省略する な お、 図 8 に示す構成は全て、 例えば C MO S プロセス、 あるレ、は B i C MO S プロ セスにて同 じ半導体チップ上に集積されている。 ただし、 本 実施形態において、 図 8 に示す'構成の全てを 1 チップに集積する こ と は 必須でない。
第 2 の実施形態において、 V C 0 8 には、 容量値の異なる複数のバラ ク タダイオー ド 3 1 — ,〜 3 1 _8 と、 当該複数のバラ ク タ ダイオー ド 3 1 - ， 〜 3 1 — 8の何れかを選択する複数のスィ ッチ 3 2 _ , 〜 3 2 — 8 と、 容 量値の異なる複数の共振コ ンデンサ 3'3 - ,〜 3 3 — 8 と、 当該複数の共振 コ ンデンサ 3 3 ― ,〜 3 3 — 8の何れかを選択する複数のス ィ ツチ 3 4 — , 〜 3 4 — 8 と 、 共振コィノレ 3 5 と、 バ ッ フ ァ 3 6 とが接続されている。 複数のバラ ク タダイ オー ド 3 1 _ ,〜 3 1 _8は、 複数のスィ ッチ 3 2 _ ,〜 3 2 _8からス ィ ツチ S W 1 を介して加算器 7 に接続される と と もに 、 スィ ッチ S W 2 を介 して固定電圧の電源 4 0 に接続されている。 スィ ツチ S W 1 とスィ ツチ S W 2 は、 後述する制御回路 3 9 の制御によって 、 必ず一方がオンのと きは他方がオフ と なる よ う に制御される。 すなわ ち、 スィ ッチ S W 1 力 オンのと きにスィ ッチ S W 2 はオフ、 スィ ッチ S W 2 がオンのと きにスィ ッチ S W 1 はオフ と なる。
複数のスィ ッチ 3 2 ― ,〜 3 2 — 8は、 制御回路 3 9 の制御によって、 そ の何れかが選択的にオンと される。 こ こで、 スィ ッチ 3 2 , と スィ ッチ 3 2 _ 5、 スィ ッチ 3 2 — 2 と スィ ッチ 3 2 — 6、 スィ ッチ 3 2 _ 3 と スイ ツ チ 3 2 — 7、 スィ ッチ 3 2 — 4 とスィ ッチ 3 2 — 8の組は各々同期 してオン またはオフ と なる。 同様に'、 複数の共振コ ンデンサ 3 3 ― , 〜 3 3 — 8と グ ラン ドと の間に接続されたスィ ツチ 3 4 _ , と スィ ツチ 3 4 — 5、 スィ ツチ 3 4 — 2 と スィ ッチ 3 4 — 6、 スィ ッチ 3 4 — 3 と スィ ッチ 3 4 _ 7、 スイ ツ チ 3 4 _ 4 と スィ ツチ 3 4 _ 8の組は各々同期 してオンまたはオフ と なる。 第 2 の実施形態では、 容量値の異なる複数のバラ ク タ ダイ オー ド 3 1 — ，〜 3 1 — 8の中からスィ ッチ 3 2 — ,〜 3 2 -8によ り 何れかを選択する と と もに、 選択したバラ ク タダイォー ドの容量値を加算器 7 からの印加電 圧によって変化させる こ と で、 V C 0 8 の局部発振周波数が変化する よ う に構成している。 具体的には、 まず複数のバラ ク タ ダイ オー ド 3 1 — ， 〜 3 1 — 8の中から適当な容量値のものを選択する こ と によ り V C 0 8 の 局部発振周波数を粗調整する。 その後、 その選択したバラク タダイォー ドの容量値を加算器 7 からの印加電圧によって変化させる こ と で、 V C 0 8 の局部発振周波数を細かく 調整し いく 。
複数のバラ ク タ ダイオー ド 3 1 ―， 〜 3 1 _8の中から何れかを選択する 際は、 スィ ッチ S W 2 をオンとする。 スィ ッチ S W 2 がオンのと きは、 スィ ツチ 3 2 — ,〜 3 2 —8を介してバラ ク タダイ オー ド 3 1 — ,〜 3 1 _8 に供給される電圧は電源 4 0 の固定電圧と なるが、 複数のスィ ツチ 3 2 _
,〜 3 2 _8の何れかを選択的にオンとする こ と によ り 、 V C 0 8 に繫が るバラ ク タダイオー ドの容量値を可変とする こ と ができ る。 これによ り 、 V C 0 8 の局部発振周波数が変化する。
また、 複数のバラク タダイ オー ド 3 1 — ,〜 3 1 _8の中から何れかを選 択した後は、 スィ ッチ S W 1 をオンとする。 スィ ッチ S W 1 がオンにな つている と、 加算器 7 から出力された電圧がスィ ツチ 3 2 — ,〜 3 2 _8を 介してバラク タダイ オー ド 3 1 ― ,〜 3 1 _8に対して逆方向にかけられ、 ダイ オー ドの持っている コ ンデンサ容量 （接合容量） が変化する。 こ こ で、 ロ ッ ク時以外は、 加算器 7 から出力される電圧値は変化している。 この電圧の変化によってバラ ク タダイ オー ド 3 1 — ,〜 3 1 — 8の容量値を 可変と し、 V C 0 8 の発振周波数を変化させる こ と ができ る。
第 2 の実施形態では、 第 1 の実施形態で説明 したア ツプ ダウンカ ウ ンタ 5 を用いた第 1 のロ ッ クループと 、 S ZH回路 1 1 を用いた第 2 の 口 ッ クル一プに加えて、 次のよ う な第 3 の口 ッ クル一プを備えている。 第 3のロ ッ クループは、 周波数カ ウンタ 3 7 と 、 周波数比較器 3 8 と 、 . 制御回路 3 9 と を備えている。
周波数カ ウンタ 3 7は、 V C 08からバッ ファ 3 6 を介して出力きれ る局部発振信号 f 。の周波数 （以下、 局部発振周波数 f 。 と記す） をカ ウ ン トする。 周波数比較器 3 8は、 周波数カ ウンタ 3 7でカ ウン ト された 局部発振周波数 f 。 と、 周波数シンセサイザで最終的に収束させたい目標 の周波数 f p と の大小を比較し、 その比較結果を制御回路 3 9に伝える。 こ こで、 目標の周波数 f pは、 図示 しないマイ コンあるいは D S P (Digi tal Signal Processor) から周波数比較器 3 8 に供給される。
また、 周波数比較器 3 8は、 V C 08がと り 得る発振周波数の範囲を n ( nは 2以上の整数） 分割 した周波数範囲の う ち、 目標の周波数 f pが 属 している周波数範囲の境界に当たる周波数 f mi„， f max と、 周波数カ ウ ンタ 3 7でカ ウン 卜 された局部発振周波数 f 。 との大小を比較し、 その比 較結果を制御回路 3 9に伝える。 こ こで、 目標の周波数 f pが属 している 周波数範囲の境界に当たる周波数 f min, f max も、 図示しないマイ コ ンあ るいは D S Pから周波数比較器 3 8に供給される。
例えば、 本実施形態の周波数シンセサイザを FMラ ジオ受信機に適用 する場合には、 図 9に示すよ う に、 F Mの受信周波数範囲 （ 7 6〜 1 0 8 MH z ) を 4つの周波数範囲 f ,〜 f 4に 4等分する。 こ こで、 目標の 周波数 f pが 8 5 MH z であったとする と、 周波数比較器 3 8は、 局部発 振周波数 f 。 と 目標の周波数 f p (= 8 5 MH z ) と の大小を比較 し、 そ の比較結果を制御回路 3 9に伝える。 また、 周波数比較器 3 8は、 当該 目標の周波数 f pが属 している周波数範囲 f 2の境界に当たる周波数 f min ( = 8 4 M H z ) , f max ( = 9 2 M H z ) と局部発振周波数 f 。 と の大小 を比較し、 その比較結果を制御回路 3 9に伝える。
制御回路 3 9は、 周波数比較器 3 8から供給される比較結果の信号に 基づいて、 スィ ッチ 3 2 — ! 3 2 _8, 3 4 — ! 3 4 — 8, S W 1 , S W 2 の選択状態を切 り 替える。 最初は、 制御回路 3 9 はスィ ッチ S W 2 をォ ンにする と と もに、 例えばスィ ッチ 3 2 い 3 2 — 5 , 3 4 _ , , 3 4 _ 5 をオンと し、 その他のスィ ッチをオフ とする。 この状態は、 最も低い周 波数範囲 f , を選択した状態である。
この状態で、 周波数比較器 3 8 は、 局部発振周波数 f 。 と 目標の周波数 f p ( = 8 5 MH z ) と の大小を比較する と と もに、 目標の周波数 f pが 属する周波数範囲 f 2の境界に当たる 波数 f mi„ ( = 8 4 MH z ) , f nax ( = 9 2 M H z ) と局部発振周波数 f 。 と の大小を比較し、 その比較結果 を制御回路 3 9 に伝える。 こ こで、 制御回路 3 9 は、 f rai„ < f 。く f max の条件が成り 立つかど う かを判定し、 成り 立たないと きは、 スィ ッチ S W 2 はオンに したまま、 局部発振周波数 f 。 と 目標の周波数 f p との大小 関係に応じてスィ ツチ 3 2 - , 3 2 _8) 3 4 - , 3 4 — 8の選択状態を 切 り 替える。
こ こでは、 f 。く f p と なるので、 局部発振周波数 f 。を大き く して 目 標の周波数 f pに近づけるために、 スィ ッチ 3 2 3 2 - 5 , 3 4 — , 3 4 _ 5をオフに してスィ ッチ 3 2 _ 2 , 3 2 _ 6 , 3 4 — 2 , 3 4 — 6をオン に切 り 替える。 この切 り 替え後の状態は、 2番目 の周波数範囲 f 2を選択 した状態である。 これによ り 、 V C O 8 に繋がるバラ ク タダイ オー ドの 容量値が大き く 変化 し、 V C 0 8 の局部発振周波数 f 。が大き く 変化する この状態で、 周波数比較器 3 8 は、 局部発振周波数 f 。 と 目標の周波数 f p と の大小を比較する と と もに、 周波数範囲 f 2の境界に当たる周波数 f mi„. f ma, と局部発振周波数 f 。 と の大小を比較し、 その比較結果を制 御回路 3 9 に伝える。 こ こで、 制御回路 3 9 は、 f min< f 。く f naxの条 件が成 り 立つかど う かを判定する。 こ こでは、 この条件が成り 立つので 、 スィ ッチ 3 2 — 2 , 3 2 — 6 , 3 4 — 2 , 3 4 - 6をオンに したまま、 スィ ツチ S W 2 をオフ、 スィ ッチ S W 1 をオンに切 り 替える。 これによ り 、 バラク タ ダイ オー ド 3 1 — 2 , 3 1 - 6が選択された状態と なる。
スィ ツチ S W 1 がオンになってバラ ク タダイ オー ド 3 1 — 2 , 3 1 _ 6が 選択された状態では、 加算器 7 から出力 された電圧がスィ ツチ S W 1 ， 3 2 _ 2 , 3 2 _ 6を介してバラク タダイオー ド 3 1 — 2 , 3 1 _ 6に印加さ れる。 これによ り 、 加算器 7 から出力される電圧の変化によってバラ ク タ ダイ オー ド 3 1 — 2 , 3 1 — 6の容量艟が変化し、 V C 0 8 の局部発振周 波数 f 。が少 しずつ変化していく 。
なお、 こ こでは、 最も低い周波数範囲 f ,から大きい周波数範囲 f 2 , f 3 , f 4へと順に切 り 替えていく 例について説明 したが、 この切 り 替え の順番は単なる一例に過ぎない。 また、 こ こでは F Mの受信周波数範囲 を 4つの周波数範囲 f ,〜 f 4に 4等分しているが、 必ずしも等分でなく ても良い。
以上のよ う に構成した第 2 の実施形態による周波数シンセサイザでは 、 周波数カ ウ ンタ 3 7 、 周波数比較器 3 8 および制御回路 3 9 を用いた 第 3 のロ ッ クループによって、 最も粗く 局部発振周波数の調整を行 う。 すなわち、 4 等分した周波数範囲 ί ，〜 ί 4の何れかを特定し、 その特定 した周波数範囲内で V C O 8 が発振する よ う に、 複数のバラ ク タダイォ ー ド 3 1 _ ,〜 3 1 _8の中から何れかをスィ ッチ 3 2 _ ,〜 3 2 _8によ り 選択する。
そ して、 ア ツプ ダウンカ ウ ンタ 5 を用いた第 1 の口 ッ クループによ つて、 第 3 の口 ッ ク ル一プで選択したバラ ク タダイォ一 ドの接合容量を おおまかに変化させる こ と によって局部発振周波数 f 。の粗調整 （第 3 の ロ ッ クループによる調整よ り は細かい調整） を行 う と と もに、 S /H回 路 1 1 を用いた第 2 のロ ッ クループによって、 第 3 のロ ックループで選 択したバラ ク タ ダイオー ドの接合容量を細かく 変化させる こ と によって. 局部発振周波数 f 。の微調整を行う。
以上詳しぐ 説明 したよ う に 、 第 2 の実施形態によれば、 ア ップ ダウ ン力 ゥ ンタ 5や周波数力 ゥンタ 3 7 を用いて周波数シンセサイザを構成 する方式をと つてレヽるので 、 ¾準信号 f r と比較信号 f v との位相差に応 じてコ ンデンザに電荷をチャ一ジした り ポンプした り する動作が不要で
、 大容量の ンデンサを用いる L P F を周波数シンセサイザから省略す る とがでさ る o
また、 第 2 の実施形態によれば 、 口 ック させる局部発振周波数の制御 精度を上げるためにカ ウンタ 5 , 3 7 の ビッ ト数を大き く する必要がな く 、 局部発振周波数を所望の周波数に高速に口 ッ ク させる こ と ができ る
。 第 2 の実施形態では、 第 3 の口 ッ クループで局部発振周波数のおおま かな範囲を特定し、 その範囲内に絞って第 1 の口 ッ クル ―プで局部発振 周波数を粗調整しているので 、 第 1 の実施形態に比べて に高 に π ッ ク させる こ とができ る。 し力 も 、 S H回路 1 1 を用いた第 2 のロ ッ ク ループによ る微調整によって 局部発振周波数を精度良 < D y ク させる こ とができ る。
以上よ り 、 ロ ッ ク させる局部発振周波数の制御精度と処理速度と を共 に擬制にする こ と なく 、 周波数シンセサイ ザの構成を 1 つの半導体チッ プに集積する こ とができ る。 特に、 第 2 の実施形態では 、 ノ、ラ ク タダイ ォー ドを用いて局部発振周波数の調整を行 う形式の周波数シンセサイザ に関 して、 ノくラ ク タ ダイ ォ一 Kを含む周波数シンセサイザの構成を 1 つ の半導体チップに集積する こ とができ る。
なお、 こ こでは周波数を 4分割する例について説明 したが 、 これは単 なる一例に過ぎない 。 分割数が 1 の場合 （分割 しない場 a ) は実質的に 第 1 の実施形態と 同様と なるので、 分割数は 2以上とするが 、 第 3 の口 ックループでは第 1 のロ ックループよ り も粗く 周波数の調整を行 う趣旨 に鑑みて、 分割数はあま り 多く し過ぎないよ う にするのが好ま しい。 また、 V C 0 8 に対して容量値の異なる複数のバラ ク タダイォ一 ド 3 1 _ ,〜 3 1 _8を接続し、 何れか一対のバラ ク タダイオー ドをスィ ッチ 3
2 _ ,〜 3 2 8によ り選択する例について説明 したが、 本発明はこれに限 定されない。 バラ ク タダイ オー ド 3 1 — i〜 3 1 — 8の容量値は全て同 じで あっても良い。 この場合は、 スィ ッチ 3 2 _ ,〜 3 2 8によ り 何れか一対 のみのバラ ク タダイォ一 ドを選択するのではなく 、 一対または複数対の バラ ク タダイ ォー ドを選択する こ と によ り 、 V C 0 8 に繋がるバラ ク タ ダイォー ドの総容量値を可変とする こ とができ る。
同様に、 V C 0 8 に対して接続される複数の共振コ ンデンサ 3 3 _ , 〜
3 3 _8に関 しても、 その容量値を全て同 じと し、 一対または複数対の共 振コ ンデンサを選択する こ と によ り 、 V C O 8 に繁がる共振コ ンデンサ の総容量値を可変とする こ とができ る。 このよ う にすれば、 1 つ 1 つの バラ ク タダイ オー ドや共振コ ンデンサの容量値を大き く しなく ても、 V C O 8 に繁がる総容量値を大き く する こ と も可能と なるので、 半導体チ ップ上に容易に集積する こ とができ る。
また、 上記第 1 および第 2 の実施形態では、 V C 0 8 に供給される電 圧が上昇する と V C 0 8 の発振周波数が上昇し、 V C 0 8 に供給される 電圧が下降する と V C 0 8 の発振周波数が下降する周波数シンセサイザ の例について説明 したが、 これと は逆に、 V C O 8 に供給される電圧が 上昇する と V C 0 8 の発振周波数が下降し、 V C 0 8 に供給される電圧 が下降する と V C 0 8 の発振周波数が上昇する周波数シンセサイザにも 本発明を適用する こ とが可能である。
その他、 上記第 1 および第 2 の実施形態は、 何れも本発明を実施する にあたっての具体化の一例を示 したものに過ぎず、 これらによって本発 明の技術的範囲が限定的に解釈されてはならないものである。 すなわち 、 本発明はその精神、 またはその主要な特徴から逸脱することなく 、 様 々な形で実施することができる。 産業上の利用可能性
本発明は、 位相口 ックル一プを用いた周波数シンセサイザに有用であ る

Claims

1 . 局部発振周波数の局部発振信号を出力する局部発振回路と、 上記局部発振回路から出力される局部発振信号を指定された分周比で 分周する可変分周器と、 ·
上記可変分周器から出力される可変周波数の比較信号と基準発生器か 請
ら出力される基準周波数の基準信号との位相差を検出し、 検出した位相 差に応じて、 上記局部発振回路の発振制御用の信号を出力する位相比較 の 2
器と、 4
上記位相比較器から出力される上記発振制御用の信号に基づいてカウ 囲
ン ト動作を行うアップ ダウンカ ウンタ と、
上記アップ ダウンカウンタから出力されるカウン ト値を D / A変換 するこ とによって電圧値を得て、 当該電圧値を上記局部発振回路に供給 する D Z A変換器と、
電圧値が時間的に常に定周期で変化する波形の非定常信号を生成する 非定常信号生成回路と、
上記可変分周器から出力される上記比較信号に基づいて、 サンプリ ン グパルスを生成するパルス生成回路と、 上記パルス生成回路によ り生成された上記サンプリ ングパルスによつ て、 上記非定常信号生成回路によ り生成された上記非定常信号の電圧値 をサンプルホールドし、 ホール ドした電圧値を上記局部発振回路に供給 するサンプルホール ド回路とを備えたこ とを特徴とする周波数シンセサ ィザ。
2 . 上記非定常信号生成回路は、 上記基準信号を用いて上記非定常信号 を生成することを特徴とする請求の範囲第 1項に記載の周波数シンセサ ィザ。
3 . 上記パルス生成回路は、 上記可変分周器から出力される上記比較信. 号と、 上記局部発振回路から出力 される上記局部発振信号あるいは上記 可変分周器による分周途中の信号に基づいて、 上記サンプリ ングパルス を生成する こ と を特徴とする請求の範囲第 1 項に記載の周波数シンセサ ィザ。
4 . 上記局部発振回路は、 複数のバラ ク タ ダイオー ドと 、 上記複数のバ ラ ク タダイ ォ一 ドの何れかを選択するスィ ツチと を備え、 上記複数のバ ラ ク タ ダイ ォ一 ドの何れか 1 つまたは複数を選択してその容量値を変化 させる こ と によって上記局部発振周波数が変化する よ う に成された回路 であ り 、
上記局部発振回路から出力される上記局部発振信号の周波数をカ ウン トする周波数力 ゥンタ と 、
上記周波数カ ウ ンタでカ ウン ト された上記局部発振信号の周波数と 目 標の周波数との大小を比較する と と もに、 上記局部発振回路がと り 得る 発振周波数の範囲を n ( n は 2以上の整数） 分割した周波数範囲の う ち 、 上記目標の周波数が属 している周波数範囲の境界に当たる周波数と上 記周波数カ ウンタでカ ウ ン ト された上記局部発振信号の周波数との大小 を比較する周波数比較器と、
上記周波数比較器によ る比較の結果に基づいて、 上記スィ ツチの選択 状態を切 り 替える制御回路と を備えたこ と を特徴とする請求の範囲第 1 項に記載の周波数シンセサイザ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102037654A (zh) * 2008-03-21 2011-04-27 天工方案公司 用于调谐无线电接收机的系统和方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8031025B2 (en) 2009-03-16 2011-10-04 Mediatek Inc. Mixed-mode PLL
CN104617950A (zh) * 2015-01-31 2015-05-13 复旦大学 一种集成的调频连续波数字频率综合器
CN105959001B (zh) * 2016-04-18 2018-11-06 南华大学 变频域全数字锁相环及锁相控制方法
US10778235B2 (en) * 2018-10-28 2020-09-15 Nuvoton Technology Corporation Intermittent tuning of an oscillator

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6182535A (ja) * 1984-09-29 1986-04-26 Sony Corp 位相同期回路
JPS6223620A (ja) * 1985-07-24 1987-01-31 Hitachi Ltd Ｐｌｌ回路
JPH04196715A (ja) * 1990-11-27 1992-07-16 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
EP0563945A1 (en) * 1992-03-31 1993-10-06 Nec Corporation Phase locked loop
JP2004312726A (ja) * 2003-04-01 2004-11-04 Seiko Epson Corp 全デジタル周波数検出器及びアナログ位相検出器を用いる周波数／位相同期ループクロックシンセサイザ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382921A (en) * 1992-11-23 1995-01-17 National Semiconductor Corporation Automatic selection of an operating frequency in a low-gain broadband phase lock loop system
US5757238A (en) * 1996-08-19 1998-05-26 International Business Machines Corporation Fast locking variable frequency phase-locked loop
US6614313B2 (en) * 2000-10-06 2003-09-02 Linear Technology Corporation Precision oscillator circuits and methods with switched capacitor frequency control and frequency-setting resistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6182535A (ja) * 1984-09-29 1986-04-26 Sony Corp 位相同期回路
JPS6223620A (ja) * 1985-07-24 1987-01-31 Hitachi Ltd Ｐｌｌ回路
JPH04196715A (ja) * 1990-11-27 1992-07-16 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
EP0563945A1 (en) * 1992-03-31 1993-10-06 Nec Corporation Phase locked loop
JP2004312726A (ja) * 2003-04-01 2004-11-04 Seiko Epson Corp 全デジタル周波数検出器及びアナログ位相検出器を用いる周波数／位相同期ループクロックシンセサイザ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102037654A (zh) * 2008-03-21 2011-04-27 天工方案公司 用于调谐无线电接收机的系统和方法

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