KR100326907B1 - 2개의 귀환루프를 갖는 클럭 승산기 - Google Patents

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사와무라 시코
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Abstract

클럭 승산기는 2개의 귀환루프에 의해 입력 클럭신호의 주파수에 따라서 출력 클럭신호의 주파수를 제어한다. 입력 클럭신호의 고정된 개수의 초기 사이클 동안에 활성화된 제 1 귀환루프는 입력 클럭신호의 각 사이클 동안 출력 클럭신호의 사이클을 카운트하고, 결과의 카운트값에 따라 출력 클럭 주파수를 제어한다. 고정된 개수의 초기 사이클 후에 사용된 제 2 귀환루프는 출력 클럭신호의 주파수를 분할하고, 결과의 분할된 신호와 입력 클럭신호의 위상차에 따라 출력 클럭 주파수를 제어한다.

Description

2개의 귀환루프를 갖는 클럭 승산기
본 발명은 위상 동기 루프(PLL: Phase-Locked-Loop)회로구성을 갖는 클럭 승산기에 관한 것이다.
클럭 승산기는 입력 클럭신호를 수신하여 입력 클럭 주파수의 정수배인 주파수를 갖는 출력 클럭신호를 발생한다. 클럭 승산기는 계산 및 통신기기에 널리 사용되어, 데이터 전송 및 다른 목적을 위해 클럭신호를 발생한다.
PLL형의 종래의 클럭 승산기는 귀환루프로 결합된 전압 제어 발진기(VOC: Voltage-Controlled Oscillator), 분주기, 위상 검출기 및 저역필터를 갖는다. VCO는 인가된 제어전압에 응답하는 주파수를 갖는 출력 클럭신호를 발생한다. 분주기는 출력 클럭신호의 주파수를 분할하고, 위상 검출기는 분할된 신호와 입력 클럭신호 사이의 위상차를 검출하며, 저역필터는 위상 검출기에 의해 생성된 위상 오차 신호를 평활화하여 VCO에 인가된 제어전압을 발생한다.
종래의 클럭 승산기의 문제점은 출력 클럭신호가 정확한 주파수에 로크되는 상태에, 위상 동기 루프가 도달하는 데는 상당한 시간이 걸린다는 것이다. 특히 입력 클럭신호가 저주파수를 갖는 경우에 이러한 현상이 나타난다. 저역필터의 시정수가 단축되어 로크 획득 시간을 줄이면, 귀환루프의 안정도가 반대로 작용된다.
특히, 느린 로크 획득의 문제점은 출력 클럭신호를 간헐적으로 발생하여 사용하는 경우에는 곤란하다는 것이다.
따라서, 본 발명의 목적은 로크된 상태를 신속하게 얻을 수 있고 로크 상태를 안정하게 유지할 수 있는 클럭 승산기를 제공하는 데에 있다.
본 발명의 클럭 승산기는 제 1 귀환루프와 제 2 귀환루프를 갖는다. 제 2 귀환루프는 VOC, 분주기, 위상 검출기 및 저역필터를 갖는데, 그것들은 종래의 클럭 승산기에서 처럼 동작한다. 위상 검출기는 분주기로부터 출력된 분할된 신호와 입력 클럭신호를 비교하여, 위상 오차 신호를 발생한다.
제 1 귀환루프는 카운터, 레지스터 및, 디지탈/아날로그 변환기를 구비한다. 카운터는 VOC에 의해 발생된 출력 클럭신호의 사이클을 카운트하여, 입력 클럭신호의 각 사이클 동안, 독립된 카운트값을 얻는다. 레지스터는 카운트값에 따라 변경되는 디지탈 신호값을 저장한다. 디지탈/아날로그 변환기는 디지탈 신호값을 아날로그 신호값으로 변환한다.
스위칭수단은 저역필터에 이러한 아날로그 신호를 공급하여, 입력 클럭신호의 고정된 개수의 초기 사이클 동안, 제 1 귀환루프를 활성화시킨다. 그 후, 스위칭수단은 저역필터에 이러한 아날로그 신호를 공급하는 것을 중단하고, 위상 검출기에 의해 생성된 위상 오차 신호를 저역필터에 공급하기 시작하여, 제 1 귀환루프에서 제 2 귀환루프로 전환한다.
제 1 귀환루프는 입력 클럭신호의 상기 고정된 개수의 사이클 동안 실질적으로 로크된 상태에 도달한다. 그 후, 제 2 귀환루프는 출력 클럭신호의 주파수가 입력 클럭신호의 주파수의 소망하는 정수배로 안정되는 마지막의 로크된 상태를 신속하게 획득한다.
도 1은 종래 클럭 승산기의 블록도,
도 2는 본 발명을 이용하는 제 1 클럭 승산기의 블록도,
도 3은 도 2의 저역필터의 구성 예를 나타낸 회로도,
도 4는 도 2의 카운터, 비교기 및, 레지스터의 동작을 나타내는 타이밍 파형도,
도 5는 도 2의 레지스터의 동작을 더 나타낸 도면,
도 6은 도 2의 디지탈/아날로그 변환기에 의해 출력된 파형의 일례를 나타낸 도면,
도 7은 본 발명을 이용하는 제 2 클럭 승산기의 블록도,
도 8은 본 발명을 이용하는 제 3 클럭 승산기의 저역필터의 회로도,
도 9는 스위치가 폐쇄된 경우의 도 8의 저역필터의 등가 회로도,
도 10은 스위치가 개방된 경우의 도 8의 저역필터의 등가 회로도,
도 11은 본 발명을 이용하는 제 4 클럭 승산기의 블록도.
<도면의 주요부분에 대한 부호의 설명>
1 : VCO 2 : 분주기
3 : 위상 검출기 4 : 저역필터
5 : 카운터 6,16 : 기억장치
7 : 비교기 8 : 레지스터
9 : D/A변환기 10 : 제어기
종래의 클럭 승산기의 설명에 따라, 첨부된 도면을 참조하면서 본 발명의 실시예를 설명한다.
도 1은 VOC(1), 분주기(2), 위상 검출기(3) 및 저역필터(LPF)(4)를 구비하는 상술한 종래의 클럭 승산기를 나타낸다. 입력 클럭신호는 fref로 표시되고, 출력 클럭신호는 fout로 표시되며, 제어전압은 Vr로 표시되어 있다. 분주기(2)는 출력 클럭 주파수를 N, 즉 출력 클럭 주파수와 입력 클럭 주파수의 소정의 비율의 정수로 나눈다.
위상 검출기(3)는 입력 클럭신호(fref)와 분주기(2)에 의해 생성된 분할된 클럭신호 사이의 주파수차와 위상차에 응답하여 위상 오차 신호 또는 오차전압 Ve를 발생한다. 로크된 상태에서, 주파수차는 0이고, 일정한 위상차가 유지되며, 오차전압 Ve은 일정하게 존재하고, 제어전압 Vr은 VOC(1)로 하여금 N과 곱셈된 입력 클럭 주파수와 같은 주파수로 발진하게 하는 값으로 유지된다.
도 2는 본 발명의 제 1 실시예를 나타내는데, 도 2에서는 도 1과 대응하는 소자에 대해서는 동일한 참조부호를 부착하고 있다. 도 1에 존재하지 않은 소자들은 제 1 귀환루프에 속하고, 제 1 귀환루프와 제 2 귀환루프 사이에서 전환하는 스위칭수단에 속한다. 제 2 귀환루프는 VOC(1), 분주기(2), 위상 검출기(3) 및 저역필터(4)를 구비한 종래의 클럭 승산기 내의 귀환루프와 비슷하다.
제 1 귀환루프는 동일한 VOC(1) 및 저역필터(4)와, 카운터(5), 기억장치(6), 비교기(7), 레지스터(8) 및 디지탈/아날로그 변환기(DAC)(9)를 구비한다.
스위칭수단은 내부에 카운터(11)를 갖는 제어기(10)와, 제어기(10)의 제어하에서 제 1 및 제 2 귀환루프를 활성/비활성화시키는 한 쌍의 스위치 SW1, SW2를 구비한다. 스위치 SW1은 디지탈/아날로그 변환기(9)와 저역필터(4) 사이에 삽입된다. 스위치 SW2는 위상 검출기(3)와 저역필터(4) 사이에 삽입된다.
VOC(1), 분주기(2) 및 위상 검출기(3)에 대해서는 잘 알려져 있기 때문에 이들에 대한 상세한 설명은 생략한다.
예컨대, 저역필터(4)는 한쌍의 레지스터(12, 13)와 스위치 SW2와 접지 사이에 직렬로 접속된 커패시터(14)를 구비하면서, 도 3에 나타낸 구성을 갖는다.
다시 도 2를 참조하면, 카운터(5)는 입력 사이클 신호(fref)의 각 사이클 동안 출력 클럭신호(font)의 사이클을 카운트한다. 카운터(5)가 fref의 각 하강 천이에서 다음 fref의 하강 천이까지 fout의 하강 천이를 카운트한다고 가정한다. 각 fref의 하강천이에서, 즉 입력 클럭신호의 각 사이클의 끝부분에서, 카운터(5)는 비교기(7)에 그 사이클 동안 획득한 카운트값 Nv을 출력한 후, 0으로 재설정하여 다시 카운트를 시작한다.
기억장치(6)는 소망하는 출력 클럭 주파수로 분할된 입력 클럭 주파수인 소정값 N을 기억한다.
비교기(7)는 소정값 N과 카운트값 Nv를 비교하여, 값이 크다는 것을 표시하면서 이하 결과비트라고 칭하는 1비트 결과신호 CMP를 출력한다. Nv가 N보다 크면, 비교기(7)는 VOC(1)가 너무 빨리 진동하고 있다는 것을 표시하는 '1' 결과비트를 출력하고, Nv가 N보다 작으면, VOC(1)가 너무 느리게 진동하고 있다는 것을 표시하는 '0'결과비트를 출력한다. 또, Nv가 N과 같으면, 그 결과비트는 '0'이다.
입력 클럭신호(fref)와 동기하여 동작하면서, 레지스터(8)는 비교기(7)로 각 결과비트 출력을 래치한다. 그 결과비트는 후술하는 레지스터(8) 내에 다소 저장된다. 레지스터(8) 내에 저장된 비트의 개수는 이하, 문자 M으로 표시되는 디지탈/아날로그 변환기(9)의 분해능과 같다.
디지탈/아날로그 변환기(9)는 레지스터(8) 내에 저장된 M비트 디지탈값을 스위치 SW2를 통해서 저역필터(4)로 공급되는 아날로그 전압신호 Va로 변환한다. Va의 범위는 0볼트와 VCO(1)의 제어범위 내의 최대 전압인 일정한 전압 Vc사이에 있다.
제어기(10) 내에 있는 내부 카운터(11)는 입력 클럭신호(fref)의 사이클을 카운트하고, 제어기(10)는 이와 같이 획득한 입력 클럭 사이클의 카운트에 따라 스위치 SW1 및 SW2를 제어한다. 특히, 첫 번째의 M이 입력 클럭 사이클과, 어떤 선행의 일부 사이클을 완성하는 동안, 제어기(10)는 스위치 SW1을 폐쇄하고 스위치 SW2를 개방하여, 제 1 귀환루프를 활성화시키고, 제 2 귀환루프를 비활성화시킨다. 이들 초기의 M이 사이클들을 완성한 후에, 제어기(10)는 스위치 SW1을 개방하고 스위치 SW2를 폐쇄하여, 제 2 귀환루프를 활성화시키고, 제 1 귀환루프를 비활성화시킨다.
다음에, 이 실시예의 동작에 대해서 설명한다.
동작을 시작하기 전에, 제어기(10)는 레지스터(8)를 최상위비트 위치(MSB 위치)에 있는 '1'과, 그 외의 비트 위치에 있는 '0'을 갖는 디지탈값으로 초기화한다. 이 디지탈값은 아날로그 신호 전압과, Vc/2의 제어전압에 대응한다.
동작이 시작하면, 제어기(10)는 스위치 SW1을 개방하고 스위치 SW2를 폐쇄하여, 제 1 귀환루프를 활성화시킨다.
도 4는 첫 번째로 완성된 입력 클럭 사이클과 다음의 일부 입력 클럭 사이클 동안의 카운터(5), 비교기(7) 및 레지스터(8)의 다음 동작을 나타낸다. 첫 번째의 라인(A)은 입력 클럭신호(fref)의 파형이고, 두 번째의 라인(B)는 입력 클럭신호의 각 하강 천이에서 순간적으로 높아지는, 카운터(5) 내에서 발생된 내부 게이트 신호의 파형이다. 세 번째의 라인(C)은 출력 클럭신호(fout, 미도시)의 각 사이클에서 하나씩 증가하는, 카운트(5) 내의 카운트값을 나타낸다. 게이트 신호(B)가 높게 되면, 카운트값은 리셋트되어, 다음 출력 클럭 사이클에서, 카운트값이 1로 된다.
다음 라인(D1)은 첫 번째로 완성된 입력 클럭 사이클의 끝부분에서 카운트값 Nv가 소정의 값 N을 초과하는 경우의 비교기(7)의 동작을 나타낸다. 이 비교기(7)는 이 경우에 '1'을 출력한다.
다음 라인(E1)은 레지스터(8)가 4비트 레지스터(M=4)인 경우의 레지스터(8)의 대응 동작을 나타낸다. 비교기(7)에 의해 출력된 '1'은 반전되어 레지스터(8)의 MSB 위치에서 '0'으로 설정된다. 동시에, 최하위비트가 반전되어, '0'에서 '1'로 변경된다. 이와 같이, 레지스터(8) 내의 디지탈값은 초기값 '1000'에서 신규값 '0100'으로 변경된다.
제어기(10)가 레지스터(8)를 제어함으로써 레지스터(8)에 의해 래치될 첫 번째의 결과비트가 첫 번째로 완성된 입력 클럭 사이클의 단부에서 출력된 결과비트로 된다. 일부 입력 클럭 사이클로 동작이 시작하면, 그 사이클 동안 결과비트는 래치되지 않는다.
다음 2개의 라인(D2, E2)은 첫 번째의 카운트값 Nv가 소정의 값 N보다 작은 경우의 비교기(7) 및 레지스터(8)의 동작을 나타낸다. 이 경우에, 비교기(7)는 '0' 결과비트를 출력하고, '0' 결과비트는 반전되어 레지스터(8) 내의 MSB 위치에서 '1'로 설정된다. 또, 레지스터(8) 내의 인접한 비트가 반전되어, 신규 디지탈값이 '1100'으로 된다.
도 5는 초기값(A), 첫 번째로 완성된 입력 클럭 사이클 후의 2개의 가능한 값(B1, B2) 및, 두 번째로 완성된 입력 클럭 사이클 후의 4개의 가능한 값(C1, C2, C3, C4)을 나타내는 레지스터(8)의 동작을 더 나타낸다. 두 번째로 완성된 입력 클럭 사이클 후에, 결과비트(CMP)가 반전되어 MSB가 변경되지 않은 상태로 남아 있는 동안, 두 번째의 비트 위치로 설정되며, 세 번째의 비트 위치에 있는 비트는 '0'에서 '1'로 반전된다.
일반적으로, 비교기(7)로부터 수신된 k번째의 결과비트가 반전되어 k번째의 비트 위치에서 설정된다. 동시에, (k+1)번째의 비트 위치는 '0'에서 '1'로 반전된다(k=1, 2, ......, M-1). M번째의 결과비트가 수신되면, 그 결과비트가 반전되어 M번째의 비트 위치에서 설정된다. 이 위치는 최하위비트 위치이기 때문에, 반전을 위해서는 어떠한 (M+1)번째의 비트도 없다.
도 6은 디지탈/아날로그 변환기(9)에 의해 출력된 아날로그신호 파형의 일례를 나타낸다. 아날로그신호 전압 Va는 종축 상에 표시된다. 시간은 횡축 상에 표시되고, 횡축 상의 번호는 첫 번째, 두 번째, M번째로 완성된 입력 클럭 사이클의 끝부분을 나타낸다.
처음에, 레지스터(8)는 값 '1000'을 유지하고, 아날로그신호 전압레벨은 Vc/2이다. 또, 제어전압 Vr은 Vc/2와 같다.
첫 번째로 완성된 입력 클럭 사이클의 끝부분에서, 첫 번째의 결과비트가, 제어전압 Vr이 너무 적다는 것을 나타내는 '0'이면, 레지스터(8) 내의 디지탈값은 '1100'으로 변경되고, 아날로그신호 전압은 3Vc/4로 상승한다. 저역필터(4) 내의 커패시터(14)가 변경됨에 따라, 제어전압 Vr도 3Vc/4로 상승한다.
다음 결과비트가 제어전압이 현재 너무 크다는 것을 나타내는 '1'이면, 디지탈 신호값은 '1010'으로 변경되고, 아날로그 신호 전압 Va는 5Vc/8로 변경된다. 현재, 커패시터(14)가 방전하여, 제어전압 Vr은 5Vc/8로 다시 하강한다.
다음 2개의 입력 클럭 사이클 동안, Va와 Vr은 처음에 11Vc/16으로 상승한 후에, 21Vc/32로 하강한다. 각 입력 클럭 사이클에서, Va와 Vr의 변화는 선행의 입력 클럭 사이클의 변화의 1/2이다.
제어전압에서 발생할 것 같은 최대 오차는 비슷하게 1/2만큼 감소한다. 첫 번째로 완성된 입력 클럭 사이클 동안, 레지스터(8)는 여전히 그것의 초기값을 포함하고, Vr오차는 Vc/2만큼 클 수도 있지만, M번째의 사이클 동안에는, 최대의 Vr 오차가 Vc/2M(현재의 예에서는 Vc/16)으로 감소된다.
제어전압 Vr과 VCO(1)가 아날로그신호 Va의 변화에 즉시 응답하였다면, 이들 최대의 한계선은 엄격하게 시행될 것이고, M번째로 완성된 입력 클럭 사이클에서, 아날로그 신호 Va와 제어 전압 Vr은 모두 디지탈/아날로그 변환기(9)의 분해능의 한계선 내에서 정확할 것이다. 저역필터(4) 때문에, 그 응답은 즉각적이지는 않지만, 그래도 Va와 Vr은 정확한 값에 가까운 값으로 집중된다.
M번째의 사이클의 끝부분에서, 레지스터(8)의 최하위비트는 '1'에서 '0'으로 변할 수도 있지만, 이것은 Va와 Vr의 정확도를 반드시 향상시키지는 않는다. 제 1 귀환루프의 작업은 M번째 사이클의 끝부분에서 완료되고, 이 점에서, 실질적으로 로크된 상태가 도달되었다.
제어기(10)는 현재 스위치 SW1을 오프하고, 스위치 SW2를 폐쇄하며, 제 2 귀환루프에서의 위상 검출기(3)와 분주기(2)로 출력 클럭 주파수의 제어를 전환한다. 제 2 귀환루프는 또 제어전압 Vr을 조절하므로 출력 클럭신호는 입력 클럭신호의 주파수 N배인 주파수에서 정확히 로크되게 된다. 제 2 귀환루프가 활성화되면, 출력 클럭신호의 주파수는 이미 입력 클럭 주파수 N배와 거의 같아서, 제 2 귀환루프는 최종의 로크된 상태를 빨리 획득할 수 있다. 일단 로크되면, 제 2 귀환루프는 안정된 클럭 출력을 유지하고, 위상 검출기(3)는 높은 주파수 정밀도를 제공하며, 저역필터(4)는 잡음에 대한 높은 면역을 제공한다.
종래의 클럭 승산기에 있어서, VCO의 초기의 주파수가 정확한 주파수로부터 많이 벗어나면, 로크는 어떤 주어진 시간 내에 획득될 것이고, 정말로 상당한 시간이 필요할 수도 있다는 것을 보증하는 것은 어렵다. 본 실시예에 있어서, 제 2 귀환루프가 예상대로 단시간 내에 최종의 로크를 획득한 후에, 제 1 귀환루프는 항상 M 입력 클럭 사이클 동안 실질적으로 로크된 상태에 도달한다. 이와 같이, 유용한 출력 클럭신호는 쉽게 보증될 수 있는 시간 내에서, 빨리 획득된다.
다음에, 본 발명의 제 2 실시예를 도 7을 참조하면서 설명하는데, 도 1과 동일한 소자에는 동일한 참조번호를 부착한다.
도 7에서의 카운터(15)는 사전 설정가능하거나 혹은 재로드가능한 카운터이고, 이 카운터는 입력 클럭신호의 각 하강 천이시에 주파수 배수값 N의 보수를 재로드한다. 도면에서 로 표시된 N의 보수는 기억장치(16)로부터 공급된다. N의 보수는 대수학적으로 -1-N과 같다.
카운터(15)는 이 값으로부터 카운트업한다. 카운터값이 -1에서 0으로 오버풀로(overflow)하면, 카운터(15)는 최상위비트로부터 캐리신호를 출력한다. 카운트된 출력 클럭 사이클의 개수가 N을 초과할 때, 캐리신호는 이 포인트에서 출력되고, 입력 클럭신호의 다음 하강 천이시에 카운터(15)가 재로드할 때까지 계속 출력된다.
카운터(15)와 기억장치(16)는 제 1 실시예에서의 카운터(5), 기억장치(6) 및 비교기(7) 대신에 사용하고, 카운터(5)에 의해 출력된 캐리신호는 비교기로부터의 결과신호의 기능을 수행한다. 따라서, 제 2 실시예에 있어서, 제 1 귀환루프는 카운터(15), 기억장치(16), 레지스터(8), 및 디지탈/아날로그 변환기(9)를 구비한다.
제 2 실시예는 제 1 실시예와 같은 방법으로 동작한다. VOC주파수가 너무 크면, 카운터(15)는 1개의 입력 클럭 사이클 동안, N 출력 클럭 사이클보다 더 많이 카운트하고, -1에서 0으로 오버플로하며, 값 '1'을 갖는 캐리신호를 발생한다. 레지스터(8)는 이 값을 반전하여 관련된 비트 위치에 '0'을 저장한다.
VCO 주파수가 너무 크지 않으면, 카운터(15)는 1개의 입력 클럭 사이클 동안 N개 또는 소수의 출력 클럭 사이클을 카운트하여 캐리를 발생하지 않는다. 그 후, 레지스터(8)는 '1'로 반전되어 관련된 비트 위치에 저장되는 '0'값을 카운트(15)로부터 수신한다.
제 2 실시예는 보다 간단한 회로구성을 갖고, 어떠한 비교기도 필요하지 않는 다는 점을 제외하고, 제 1 실시예와 동일한 효과를 달성한다.
다음에, 제 3 실시예를 설명한다.
제 3 실시예와 제 1 및 제 2 실시예의 차이점은 저역필터(4)와 관련된다. 도 1 및 도 7에 도시한 바와 같이, 다른 소자들은 제 1 혹은 제 2 실시예의 어느 한 쪽의 대응하는 소자와 동일하다.
도 8을 참조하면, 제 3 실시예에서의 저역필터(4)는 제 1 실시예에서 주어진 예에서 처럼, 한 쌍의 레지스터(12, 13)와 커패시터(14)를 구비하지만, 제어기(10)에 의해 제어되는 한 쌍의 스위치 SW3, SW4도 구비한다. 스위치 SW3은 레지스터(12)를 바이패스한다. 스위치 SW4는 레지스터(13)를 패이패스한다.
제 1 M 입력 클럭 사이클 동안, 제 1 귀환루프는 활상화상태이지만, 제어기(10)는 스위치 SW3과 SW4를 모두 폐쇄한다. 그 후, 저역필터(4)는 도 9에서의 회로와 동일한데, 간단한 저역필터는 단일 커패시터(14)로 형성된다. 레지스터(12, 13)가 바이패스되기 때문에, 커패시터(14)는 신속하게 충방전하고, VCO(1)는 디지탈/아날로그 변환기(9)에 의해 출력된 아날로그 신호의 변화에 즉시 응답한다.
제 1 M 입력 출력 사이클 후에, 제 2 귀환루프는 활성화상태로 되고, 제어기(10)는 스위치 SW3과 SW4를 모두 개방한다. 저역필터(4)는 현재 도 3과 동일한 도 10에서의 회로와 동일하다. 커패시터(14)는 보다 천천히 충방전하고, 전류의 흐름은 레지스터(12, 13)에 의해 제한되며, 제 1 및 제 2 실시예와 동일한 형태의 저역필터링이 얻어진다.
따라서, 제 1 귀환루프가 활성화상태인 동안, 제 3 실시예는 저역필터(4)의 시정수를 감소시켜서, 제어전압 Vr은 아날로그신호 Va의 변화에 더 신속하게 응답한다. 이 보다 빠른 응답에 의해 제 1 귀환루프가 보다 정확하게 집중될 수 있어, 제 1 실시예와 제 2 실시예에서 보다 나은 아날로그신호 Va의 값을 생성한다. 보다 빠른 루프응답은 입력 클럭신호가 높은 주파수를 가질 때 특히 바람직하다.
실질적으로 로크된 상태가 획득된 후에, 시정수가 증가되고, 제 2 귀환루프는 제 1 및 제 2 실시예와 동일한 안정된 방법으로 동작한다.
다음에, 제 4 실시예를 도 11을 참조하면서 설명하는데, 도 1과 동일한 소자에 대해서는 동일한 참조번호를 부착한다.
제 4 실시예는 기억장치(6)에 저장된 소정값 N으로부터 카운터(5)로부터 출력된 카운트값을 감산하여, 그 차를 출력하는 감산기(17)로 제 1 실시예의 비교기(7)를 교체한다. 그 차에 대한 모든 비트는 누산기 레지스터(ACC. REC.)(18)의 현 내용에 동시에 추가되고, 그 결과의 합계는 누산기 레지스터(18)의 현 내용을 교체한다.
제 1 귀환루프의 루프 이득에 의존하는 경우, 제 4 실시예에 의하면 실질적으로 로크된 상태가 M 입력 클럭 사이클보다 적게 도달될 수 있다. 필요한 경우에는, 제 1 귀환루프의 루프이득이 감산기(17)에 의해 출력된 차와 상수를 곱셈함으로써 조절되어, 안정도와 집중속도 사이의 최적의 밸런스를 얻을 수 있다. 제어기(10)는 고정의 개수의 입력 클럭 사이클 후에 제 1 귀환루프에서 제 2 귀환루프로 전환되지만, 이 고정된 개수는 현재 M보다 적을 수도 있다.
카운트값과 N 사이의 차가 누산기 레지스터 값에 매우 정확하게 필요한 조절을 주기 때문에, 입력 클럭신호가 저주파수를 갖고 N의 값이 클 때, 제 4 실시예가 특히 유용하다. 따라서, 소수의 입력 클럭 사이클 후에 제 1 귀환루프에서 제 2 귀환루프로의 전환이 행해져서, 입력 클럭 주파수가 낮을 때 뚜렷한 이점을 갖는다.
제어전압 Vr이 가능한 아날로그신호 Va의 빠른 변화를 추적할 수 있도록, 제 3 실시예의 저역필터는 제 4 실시예에 사용될 수 있다.
로크된 상태를 빨리 획득할 수 있는 능력 때문에, 본 발명은 단지 간헐적으로만 고주파수 클럭신호를 발생하는 장치에 사용하는 것이 매우 적합하다. 실례들은 필요한 원리에 따라 동작하는 빌트인 직렬포트 혹은 비슷한 원리에 따라 동작하는 빌트인 아날로그-디지탈 변환기를 갖는 연산장치를 포함한다.
본 발명은 상기 실시예에 제한되지 않고, 다양한 변형이 가능하다.
3개의 제 1 실시예에 있어서, 레지스터(8) 내의 M번째 결과비트의 설정이 생략될 수도 있다.
제 2 실시예에 있어서, N의 보수로부터 카운트업하여 캐리신호를 발생하는 대신에, 카운터(5)는 N으로부터 카운트다운할 수 있어 0에서 -1로 언더플로(underflow)할 때 캐리신호를 발생한다.
비슷하게, 제 1 실시예에 있어서, 카운터(5)는 0으로부터 카운트다운할 수 있고, 비교기(7)는 N의 보수와 카운트값을 비교할 수 있다.
제 3 실시예에 있어서, 스위치 SW3과 SW4는 동시에 개방되어 폐쇄될 필요가 없다. 제어기(10)는 이들 2개의 스위치 중 단 한 개를 개방, 폐쇄함으로써 저역필터의 지연특성을 변경할 수 있고, 다른 스위치는 개방된 상태로 있다. 항상 개방된 상태로 있는 스위치는 도 8에서의 회로구성에는 무시될 수 있다.
모든 실시예에 있어서, 저역필터 회로구성에 대한 많은 다른 변형들이 가능하다.
본 발명이 속하는 기술분야의 당업자들은 아래의 청구범위 내에서 더 변형이 가능하다는 것을 인식할 것이다.
상술한 바와 같이, 본 발명에 의하면, 두 가지의 귀환루프를 준비하여, 기동직후 추종속도가 빠른 제 1 귀환루프를 작동시키고, 로크후 안정성이 높은 제 2 귀환루프를 작동시킴으로써, 위상 동기에 필요한 시간이 짧게 또한 그 후의 안정성도 양립할 수 있는 클럭 승산기를 실현할 수 있다.

Claims (18)

  1. 제 1 주파수를 갖는 입력 클럭신호를 수신하여, 제 1 주파수의 정수배인 제 2 주파수를 갖는 출력 클럭신호를 발생하는 클럭 승산기에 있어서,
    상기 출력 클럭신호를 발생하는 전압제어 발진기와,
    상기 전압제어 발진기에 접속되어, 전압제어 발진기의 발진 주파수를 제어하는 제어전압을 발생하여, 상기 제 2 주파수를 제어하는 저역필터와,
    상기 전압제어 발진회로에 접속되어 상기 입력 클럭신호를 수신하고, 상기 입력 클럭신호의 각 사이클 동안 상기 출력 클럭신호의 사이클을 카운트하여, 상기 입력 클럭신호의 각 상기 사이클의 끝부분에서 카운트값을 발생하는 카운터와, 상기 비교기에 접속되어, 상기 카운터값에 응답하여 디지탈 신호값을 저장하는 레지스터를 갖는 제 1 귀환루프와,
    상기 전압제어 발진기에 접속되어, 상기 제 2 주파수를 분할하여 분할된 신호를 생성하는 분주기와, 상기 분주기에 접속되어, 상기 입력 클럭신호와 상기 분할된 신호를 비교하여, 위상 오차 신호를 발생하는 위상 검출기를 갖는 제 2 귀환루프와,
    상기 디지탈/아날로그 변환기와 상기 위상 검출기에 접속되어, 상기 저역필터에 아날로그신호를 공급하여, 상기 입력 클럭신호의 일정한 개수의 초기 사이클 동안, 상기 제 1 귀환루프를 활성화한 후, 상기 저역필터에 상기 위상 오차 신호를 공급하여, 상기 제 1 귀환루프에서 상기 제 2 귀환루프로 전환하는 스위칭수단을 구비한 것을 특징으로 하는 클럭 승산기.
  2. 제 1 항에 있어서,
    상기 레지스터는 상기 입력 클럭신호의 각 상기 사이클의 끝부분에서, 상기 카운트값에 응답하여 결과비트를 수신하고, 연속적인 결과비트는 최상위비트 위치에서 시작하여, 상기 레지스터 내의 연속적인 비트 위치에 설정되도록 구성된 것을 특징으로 하는 클럭 승산기.
  3. 제 2 항에 있어서,
    각 상기 결과비트가 상기 레지스터 내에 설정될 때, 상기 레지스터 내의 인접한 최하위비트가 반전되도록 구성된 것을 특징으로 하는 클럭 승산기.
  4. 제 2 항에 있어서,
    상기 카운터와 상기 비교기 사이에 배치되어, 상기 카운트값을 소정값과 비교함으로써 상기 결과비트를 각각 발생하는 비교기를 더 구비한 것을 특징으로 하는 클럭 승산기.
  5. 제 4 항에 있어서,
    상기 소정값은 상기 제 1 주파수에 의해 분할된 상기 제 2 주파수와 같은 것을 특징으로 하는 클럭 승산기.
  6. 제 2 항에 있어서,
    상기 카운터는 상기 입력 클럭신호의 각 상기 사이클이 시작할 때 소정값을 재로드하고, 상기 소정값으로부터 카운트업하며, 캐리신호로서 상기 결과비트를 발생하도록 구성된 것을 특징으로 하는 클럭 승산기.
  7. 제 2 항에 있어서,
    상기 카운터는 상기 입력 클럭신호의 각 사이클이 시작할 때 소정값을 재로드하고, 상기 소정값으로부터 카운트다운하며, 빌림신호로서 상기 결과비트를 발생하도록 구성된 것을 특징으로 하는 클럭 승산기.
  8. 제 1 항에 있어서,
    상기 카운터와 상기 레지스터 사이에 배치되어, 상기 카운트값과 소정값의 차를 산출하는 감산기를 더 구비하고, 상기 카운트값과 소정값의 차는 상기 디지탈 신호값을 변경하는데 사용되도록 구성된 것을 특징으로 하는 클럭 승산기.
  9. 제 1 항에 있어서,
    상기 저역필터는 상기 스위칭수단이 상기 제 1 귀환루프에서 상기 제 2 귀환루프로 전환할 때 상기 스위칭수단에 의해 변경되는 구성을 갖고, 따라서 상기 전환수단은 상기 제 2 귀환루프보다 빠른 응답을 상기 제 1 귀환루프에게 주도록 구성된 것을 특징으로 하는 클럭 승산기.
  10. 제 1 항에 있어서,
    상기 저역필터는
    레지스터와,
    상기 레지스터와 직렬로 접속된 커패시터와,
    상기 레지스터와 병렬로 접속되고, 상기 제 1 귀환루프가 활성화될 때 상기 레지스터를 바이패스하는 스위치를 구비한 것을 특징으로 하는 클럭 승산기.
  11. 출력 클럭신호의 주파수를 입력 클럭신호의 일정 정수배의 주파수로 만들도록 전압제어 발진기에 의해 발생된 출력 클럭신호의 주파수를 제어하는 방법에 있어서,
    상기 입력 클럭신호의 고정된 개수의 각 사이클 동안, 상기 출력 클럭신호의 사이클을 카운트하여, 각 카운트값을 얻는 단계와,
    상기 입력 클럭신호의 고정된 개수의 사이클 동안, 상기 카운트값에 응답하여 제어전압을 상기 전압제어 발진기에 공급하는 단계와,
    상기 입력 클럭신호와 상기 출력 클럭신호의 위상차를 검출하여, 위상 오차신호를 얻는 단계와,
    상기 입력 클럭신호의 상기 고정된 개수의 사이클 후에, 상기 위상 오차신호에 응답하여 제어전압을 상기 전압제어 발진기에 공급하는 단계를 구비한 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  12. 제 11 항에 있어서,
    상기 레지스터 내의 최상위비트에서 시작하여, 상기 카운터값에 따라서 레지스터 내에 연속적인 비트를 설정하는 단계와,
    디지탈에서 아날로그 형태로 상기 레지스터의 결과내용을 변환하여, 상기 입력 클럭신호의 상기 고정된 개수의 사이클 동안에 상기 전압제어 발진기에 공급된 제어전압을 얻는 단계를 더 구비한 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  13. 제 12 항에 있어서,
    각 연속적인 비트가 상기 레지스터 내에 설정될 때 수행되고,
    상기 레지스터의 인접한 최하위비트를 반전하는 단계를 더 구비한 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  14. 제 12 항에 있어서,
    소정값과 상기 카운트값을 비교하여, 비교결과를 얻는 단계를 더 구비하고, 상기 레지스터 내의 비트는 상기 비교결과에 따라서 설정되는 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  15. 제 12 항에 있어서,
    상기 카운트단계는 소정값으로부터 카운트업함으로써 수행되고,
    상기 레지스터 내의 비트는 상기 카운트단계가 캐리를 생성하는지의 여부에 따라 설정되는 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  16. 제 12 항에 있어서,
    상기 카운트단계는 소정값으로부터 카운트다운함으로써 수행되고,
    상기 레지스터 내의 비트는 상기 카운트단계가 빌림을 생성하는지의 여부에 따라서 설정되는 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  17. 제 11 항에 있어서,
    상기 카운트값과 소정값의 차를 산출하는 단계와,
    상기 카운트값과 소정값의 차에 따라서 레지스터값을 변경하는 단계와,
    디지탈에서 아날로그 형태로 상기 레지스터값을 변환하여, 상기 입력 클럭신호의 고정된 개수의 사이클 동안에 상기 전압제어 발진기에 공급된 제어전압을 얻는 단계를 더 구비한 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
  18. 제 11 항에 있어서,
    상기 카운트값에 응답하여 아날로그신호를 발생하는 단계와,
    제 1 시정수를 갖는 상기 아날로그신호를 저역필터링하여, 상기 입력 클럭신호의 상기 고정된 개수의 사이클 동안에 상기 전압제어 발진기에 공급된 제어전압을 얻는 단계와,
    상기 제 1 시정수보다 큰 제 2 시정수를 갖는 상기 위상 오차신호를 저역필터링하여, 상기 입력 클럭신호의 상기 고정된 개수의 사이클 후에 상기 전압제어 발진기에 공급된 제어전압을 얻는 단계를 더 구비한 것을 특징으로 하는 출력 클럭신호의 주파수 제어방법.
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