CN109698696B - 时钟分频方法、装置、系统、片上系统及存储介质 - Google Patents
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Abstract
本发明适用于电子技术领域，提供了一种时钟分频方法、装置、系统、片上系统及存储介质，包括：若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；若接收到片上系统发送的系统初始化完成信号，则停止对外部时钟源发出的时钟信号的时钟周期个数进行计数；统计对外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据计数结果获取对应的分频系数；根据分频系数对外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。本发明的时钟分频方法无需修改片上系统的程序，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
Description
技术领域
本发明属于电子技术领域，尤其涉及一种时钟分频方法、装置、系统、片上系统及存储介质。
背景技术
随着集成电路的发展，片上系统(System on Chip，SOC)应运而生。由于片上系统需要时钟供给才能进行工作，因此，现有的高速度片上系统所需的工作时钟通常是由一个低频时钟源经过锁相环(PhaseLockedLoop，PLL)倍频后得到的，该低频时钟源通常为片上系统内部时钟源或者外部时钟源。
由于片上系统在应用中工作频率确定，因此PLL输出的工作时钟需要确定，故对于PLL而言，不同频率的低频输入时钟均需修正到PLL要求的输入时钟频率值，方才能满足片上系统的工作频率。目前，现有技术主要通过在PLL输入时钟端口前插入分频器，在确定当前所输入的低频时钟源频率后，通过软件配置分频器将该低频时钟分频至PLL所需要的输入时钟频率值。
然而，由于上述方法需要通过软件进行分频器的配置工作，而当片上系统应用确定时，软件程序也将固定，因此，当外部时钟源由于某种因素需要更换为另一种频率的时钟源时，为确保片上系统的工作频率的确定性，需要将软件重新修改成符合新时钟源分频的配置程序，如此将使得工作效率降低，流程繁琐度增加，并且若不修改软件程序，则只能将外部时钟源换成同样频率的时钟源，限制应用开发。
故，有必要提供一种技术方案，以解决上述技术问题。
发明内容
有鉴于此，本发明实施例提供了一种时钟分频方法、装置、系统、片上系统及存储介质，无需修改片上系统的程序，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
本发明实施例的第一方面提供了一种时钟分频方法，包括：
若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；
若接收到所述片上系统发送的系统初始化完成信号，则停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数；
统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数；
根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
本发明实施例的第二方面提供了另一种时钟分频方法，包括：
在片上系统上电后，若检测到所述片上系统中的模拟模块稳定，则向时钟分频装置发送上电稳定信号；
对所述片上系统进行初始化检测，若检测到所述片上系统初始化完成，则向所述时钟分频装置发送系统初始化完成信号；
接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
本发明实施例的第三方面提供了又一种时钟分频方法，包括：
片上系统在自身上电后，若检测到自身中的模拟模块稳定，则向时钟分频装置发送上电稳定信号；
所述时钟分频装置在接收到所述片上系统发送的上电稳定信号时，开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；
所述片上系统对自身进行初始化检测，若检测到自身初始化完成，则向所述时钟分频装置发送系统初始化完成信号；
所述时钟分频装置在接收到所述片上系统发送的系统初始化完成信号时，停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数；
所述时钟分频装置统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数；
所述时钟分频装置根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环；
所述片上系统接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
本发明实施例的第四方面提供了一种时钟分频装置，包括：
计数模块，用于若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；
所述计数模块还用于若接收到所述片上系统发送的系统初始化完成信号，则停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数；
统计模块，用于统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数；
分频模块，用于根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
本发明实施例的第五方面提供了另一种时钟分频装置，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述的时钟分频方法的步骤。
本发明实施例的第六方面提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述的时钟分频方法的步骤。
本发明实施例的第七方面提供了一种片上系统，包括：
第一检测模块，用于在片上系统上电后，若检测到所述片上系统中的模拟模块稳定，则向时钟分频装置发送上电稳定信号；
第二检测模块，用于对所述片上系统进行初始化检测，若检测到所述片上系统初始化完成，则向所述时钟分频装置发送系统初始化完成信号；
接收模块，用于接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
本发明实施例的第八方面提供了一种时钟分频系统，包括锁存器，所述时钟分频系统包括上述的时钟分频装置与片上系统。
本发明实施例与现有技术相比存在的有益效果是：本发明通过在接收到片上系统发送的上电稳定信号和接收到片上系统发送的系统初始化完成信号的时间段内，对外部时钟源发出的时钟信号的时钟周期个数进行计数，根据计数结果获取对应的分频系数，并根据该分频系数对外部时钟源发出的时钟信号的频率进行分频处理后输出至锁相环，以便于锁相环根据分频处理后的时钟信号向片上系统提供工作时钟，无需修改片上系统的程序，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的时钟分频方法的实现流程示意图；
图2是本发明实施例二提供的时钟分频方法的实现流程示意图；
图3是本发明实施例三提供的时钟分频方法的实现流程示意图；
图4是本发明实施例四提供的时钟分频装置的结构示意图；
图5是本发明实施例五提供的时钟分频装置的结构示意图；
图6是本发明实施例六提供的片上系统的结构示意图；
图7时本发明实施例七提供的时钟分频系统的结构示意图。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。
参见图1，是本发明实施例一提供的一种时钟分频方法的示意流程图。如图1所示，该时钟分频方法可包括以下步骤：
步骤S101：若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数。
其中，在本发明实施例中，时钟分频装置所接收到的片上系统发送的上电稳定信号指的是片上系统在通电后检测到自身上电稳定时发出的状态信息，即该上电稳定信号是片上系统上电稳定的表示。当时钟分频装置接收到该上电稳定信号时，时钟分频装置开始对外部时钟源发出的时钟信号的时钟周期个数进行计数，此处所述的对外部时钟源发出的时钟信号的时钟周期个数进行计数指的是对外部时钟源发出的时钟信号的运行时钟周期数进行计数。
具体实施时，时钟分频装置可通过外部时钟源发出的时钟信号的翻转次数对外部时钟源发出的时钟信号的运行时钟周期数进行计数。例如，若时钟分频装置检测到外部时钟源发出的时钟信号经过从低电平翻转为高电平，又从高电平翻转为低电平的两次翻转，则时钟分频装置计数外部时钟源发出的时钟信号的运行时钟周期数为1，而当时钟分频装置再次检测到外部时钟源发出的时钟信号经过从低电平翻转为高电平，又从高电平翻转为低电平的两次翻转，则时钟分频装置计数外部时钟源发出的时钟信号的运行时钟周期数为2，以此实现对外部时钟源发出的时钟信号的运行时钟周期数进行计数的目的。
需要说明的是，在本发明实施例中，时钟分频装置也可以通过检测外部时钟源发出的时钟信号由高电平翻转为低电平，又从低电平翻转为高电平的翻转次数，实现对外部时钟源发出的时钟信号的运行时钟周期数进行计数的目的，其原理和上述计数过程相似，此处不再赘述。
步骤S102：若接收到所述片上系统发送的系统初始化完成信号，则停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数。
其中，在本发明实施例中，时钟分频装置所接收到的片上系统发送的系统初始化完成信号指的是片上系统在自身硬件初始化完成时发出的状态信息，即该系统初始化完成信号是片上系统硬件初始化完成的表示。
由于片上系统因需要经常会设置各种半导体器件，而半导体器件的工艺参数在不同的环境下将会发生不同的变化，因此，不同环境下片上系统在上电稳定到系统初始化完成过程中，其绝对时间将会不同，而无论环境如何变化，不同环境下片上系统在上电稳定到系统初始化完成过程中的相对时间是不会发生改变的，因此，时钟分频装置可根据片上系统的这一特性，在片上系统在上电稳定到系统初始化完成的时间段内，对外部时钟源发出的时钟信号的时钟周期个数进行计数，故，当时钟分频装置接收到片上系统发送的系统初始化完成信号时，时钟分频装置停止对外部时钟源发出的时钟信号的时钟周期个数进行计数。
需要说明的是，在本发明实施例中，片上系统在上电稳定到系统初始化完成过程中的绝对时间指的是片上系统在上电稳定到系统初始化完成过程中所需要的时间，而片上系统在上电稳定到系统初始化完成过程中的相对时间指的是片上系统在上电稳定到系统初始化完成过程中，片上系统的系统时钟在该过程中的翻转次数，即片上系统的系统时钟在该过程中的周期数。
步骤S103：统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数。
其中，在本发明实施例中，由于片上系统在工作时需要精确的工作时钟，该工作时钟可由外部时钟源提供，而不同的外部时钟源发出的时钟信号不同，因此，不同的外部时钟源发出的时钟信号必须经过精确的分频处理，才可向片上系统提供精确的时钟信号。
为了向片上系统提供精确的工作时钟，时钟分频装置在接收到片上系统发送的系统初始化完成信号，并对外部时钟源发出的时钟信号的时钟周期个数停止计数后，需对外部时钟源发出的时钟信号在片上系统从上电稳定到系统初始化完成这段时间内的时钟周期个数的计数结果进行统计，并根据计数结果获取相应的分频系数，以便于对外部时钟源发出的时钟信号进行分频处理。
进一步的，作为本发明一优选实施方式，所述根据所述计数结果获取对应的分频系数，包括：
在分频系数设定表中对所述计数结果进行查找，并根据查找结果确定所述计数结果对应的分频系数；其中，所述分频系数设定表为周期个数与分频系数两者之间的映射表。
其中，在本发明实施例中，当时钟分频装置统计出外部时钟源发出的时钟信号在片上系统从上电稳定到系统初始化完成这段时间内的时钟周期个数后，时钟分频装置可根据计数结果在该分频系数设定表中对外部时钟源的分频系数进行查找。
需要说明的是，在本发明实施例中，该分频系数设定表是预先建立的，其详细记录了外部时钟源发出的时钟信号在片上系统从上电稳定到系统初始化完成这段时间内的时钟周期个数统计结果与外部时钟源的分频系数之间的匹配关系，例如如下所示表格。
| 计数区间 | 对应晶振频率 | 分频系数 |
| 98～102 | 1MHz | 1 |
| 196～204 | 2MHz | 2 |
| 392～408 | 4MHz | 4 |
| 784～816 | 8MHz | 8 |
| 1564～1632 | 16MHz | 16 |
其中，上述表格只是根据锁相环输入时钟频率为1MHz，即外部时钟源分频后的最终频率为1MHz时，对本发明的分频系数设定表的示例说明，而本发明实施例提供的分频系数设定表并不局限于此。
具体实施时，当时钟分频装置获取了计数结果后，时钟分频装置可将该计数结果与保存在分频系数设定表中的计数区间进行对比，根据对比结果确定该外部时钟源产生的计数结果符合分频系数设定表中的对应计数区间，在确定了相应的计数区间后，时钟分频装置便可根据与该计数区间对应的分频系数获取该外部时钟源的分频系数。
需要说明的是，在本发明实施例中，如上表所示，在本发明实施例中，分频系数设定表中还包括有外部时钟源的时钟频率，即对应晶振频率，即本发明实施例提供的分频系数设定表也可以是周期个数、分频系数以及外部时钟源的时钟频率三者之间的映射表。也就是说，本发明实施例所提供的时钟分频方法不仅可以通过该分频系数设定表获取需要的分频系数，还可以在片上系统的工作时钟确定，且锁相环倍频数已知的情况下，通过对时钟分频装置中分频系数的读取，可根据该分频系数设定表检测未知频率的外部时钟源的时钟频率。
在本发明实施例中，通过分频系数设定表，使得本发明实施例提供的时钟分频方法，在获取了外部时钟源发出的时钟信号在片上系统从上电稳定到系统初始化完成这段时间内的时钟周期个数统计结果后，可有效根据该分频系数设定表获取与该外部时钟源对应的分频系数，无需修改片上系统的程序，方法简便快捷。
步骤S104：根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
其中，在本发明实施例中，对于一个功能确定且设计好的片上系统而言，其工作所需的工作时钟是确定的，该工作时钟是锁相环根据输入时钟信号进行倍频后得到的。由于锁相环的倍频数是确定的，因此，当需要得到片上系统的工作时钟时，时钟分频装置需要对外部时钟源输出的时钟信号进行分频处理，以确保锁相环对分频处理后的时钟信号进行倍频后所得到的时钟信号为片上系统的工作时钟，故时钟分频装置可在获取到与外部时钟源对应的分频系数后，可根据该分频系数对部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环，以作为锁相环的输入时钟信号。
进一步的，作为本发明一优选实施方式，在若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数之前，该时钟分频方法还包括：
建立分频系数设定表。
其中，在本发明实施例中，根据步骤S104可知，由于对一个功能确定且设计好的片上系统而言，其工作所需的工作时钟是确定的，并且该工作时钟是由锁相环根据输入时钟信号进行倍频后得到的，而锁相环的倍频数是确定的，因此，本发明在上述条件下测试发现，虽然不同的外部时钟源发出的时钟信号的运行时钟周期数在片上系统从上电稳定到系统初始化完成这段时间内不同，但是同一外部时钟源发出的时钟信号的运行时钟周期数在片上系统从上电稳定到系统初始化完成这段时间内变化很小，基于该测试发现结果，本发明建立了分频系数设定表，该分频系数设定表的详细描述可参考步骤S103，此处不再赘述。
在本发明实施例中，通过预先建立分频系数设定表，使得时钟分频装置可根据该分频系数设定表获取与外部时钟源对应的分频系数，进而可根据该分频系数对外部时钟源发出的时钟信号进行分频出处理，从而使得时钟分频装置在对外部时钟源发出的时钟信号进行分频时，无需修改片上系统的程序，可直接根据分频系数设定表获取分频系数，自动适应外部时钟源频率的改变，并且简单、快捷、有效。
在本实施例中，本发明通过在接收到片上系统发送的上电稳定信号和接收到片上系统发送的系统初始化完成信号的时间段内，对外部时钟源发出的时钟信号的时钟周期个数进行计数，根据计数结果获取对应的分频系数，并根据该分频系数对外部时钟源发出的时钟信号的频率进行分频处理后输出至锁相环，以便于锁相环根据分频处理后的时钟信号向片上系统提供工作时钟，无需修改片上系统的程序，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
参见图2，是本发明实施例二提供的一种时钟分频方法的示意流程图。如图2所示，该时钟分频方法可包括以下步骤：
步骤S201：在片上系统上电后，若检测到所述片上系统中的模拟模块稳定，则向时钟分频装置发送上电稳定信号。
其中，在本发明实施例中，片上系统中的模拟模块稳定指的是片上系统在上电后，其电压、电流、时钟等信号均稳定的状态。
进一步的，作为本发明一优选实施方式，所述检测到所述片上系统中的模拟模块稳定，包括：
在所述片上系统上电后，若检测到系统时钟的翻转次数达到第一预设值，则识别为所述片上系统中的模拟模块稳定；其中，所述系统时钟由所述锁相环根据所述片上系统的内部时钟确定。
其中，在本发明实施例中，片上系统使用锁相环输出时钟作为系统时钟，锁相环输入时钟源为两路可选，一路为内部时钟源，另一路为高精度外部时钟源，其中内部时钟源时钟频率固定不变，外部时钟源可选择晶振类型及相应频率。
然而，由于片上系统在工作过程中所需要的工作时钟精度很高，而内部时钟源的精度比较低，其主要是片上系统中的半导体器件和工艺参数在不同环境下的偏差导致的，因此，片上系统在设计时，片上系统的系统时钟通常由内部时钟源得到，而片上系统的工作时钟是由外部时钟源得到。
进一步的，虽然片上系统的内部时钟源精度不高，不适合作为片上系统在工作时锁相环的输入时钟，但是锁相环可根据该内部时钟源得到的片上系统的系统时钟，并且无论片上系统的运行环境如何改变，在SOC片上从上电稳定到硬件初始化完成的过程中，该系统时钟的运行周期数不变，因此，可将SOC片上从上电稳定到硬件初始化完成的时间段作为时钟分频装置获取外部时钟源的分频系数时，对外部时钟源发出的时钟信号的运行周期数进行计数时的参考时间段，该参考时间段的起始时间节点为片上系统上电稳定时的时间点，该参考时间段的终止时间节点为片上系统硬件初始化完成时的时间点，而片上系统上电稳定时的时间点和片上系统硬件初始化完成时的时间点均可根据系统时钟的运行周期数确定，即根据系统时钟的翻转次数确定。
假设内部时钟源频率为1MHz，锁相环倍频数为40，则片上系统的系统时钟频率为40MHz，而在SOC片上从上电稳定到硬件初始化完成的时间段则为4000个系统时钟周期，当片上系统检测到自身在上电后，运行的系统时钟周期数达到第一预设时间值(例如，200个系统时钟周期)时，则识别为自身上电稳定，即自身的模拟模块稳定，此时片上系统可向时钟分频装置发送上电稳定信号，以便时钟分频装置开始计数，而当运行的系统时钟周期数达到第二预设时间值(例如，800个系统时钟周期)时，则识别为自身硬件初始化完成，此时片上系统可向时钟分频装置发送系统初始化完成信号，以便时钟分频装置停止计数。
步骤S202：对所述片上系统进行初始化检测，若检测到所述片上系统初始化完成，则向所述时钟分频装置发送系统初始化完成信号。
其中，在本发明实施例中，系统初始化完成信号指的是片上系统在自身硬件初始化完成时发出的状态信息，即该系统初始化完成信号是片上系统硬件初始化完成的表示。
进一步的，作为本发明一优选实施方式，所述检测到所述片上系统初始化完成，包括：
在对所述片上系统进行初始化检测的过程中，若检测到所述系统时钟的翻转次数达到第二预设值，则识别为所述片上系统初始化完成。
其中，在本发明实施例中，片上系统初始化完成的检测可参考步骤S201的相关描述，此处不再赘述。
需要说明的是，在本发明实施例中，第一预设值和第二预设值是在SOC片山系统设计完成后，通过指令设置的，其可根据片上系统需要进行设置，并且在一个片上系统确定后，该第一预设值和第二预设值便为定值。
步骤S203：接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
其中，在本发明实施例中，由于片上系统的工作时钟是锁相环根据自身的输入时钟信号进行倍频后得到的，因此，当锁相环接收了时钟分频装置输出的分频后的时钟信号后，锁相环对该分频后的时钟信号进行倍频处理，以得到片上系统的工作时钟。
例如，当锁相环接收到的时钟分频装置输出的分频后的时钟信号的频率为1MHz时，并且该锁相环的倍频数为40时，锁相环对该频率为1MHz的时钟信号进行40倍放大处理，以得到频率为40MHz的时钟信号，该频率为40MHz的时钟信号即为片上系统所需的工作时钟。
在本实施例中，通过根据片上系统从上电稳定至系统初始化完成过程中，系统时钟的运行时钟周期数不变，使得片上系统在上电稳定和系统初始化完成时，分别向时钟分频装置发送上电稳定信号和系统初始化完成信号，使得时钟分频装置在片上系统上电稳定至系统初始化完成的时间段内，对外部时钟源发出的时钟信号的运行周期数进行计数，并根据计数结果获取外部时钟源对应的分频系数，进而便于锁相环根据该分频系数得到片上系统所需的工作时钟，其无需修改片上系统的程序即可自动进行外部时钟源判断，并进行自动分频向锁相环提供输入时钟，且不限制外部时钟源频率的改变，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
参见图3，是本发明实施例三提供的一种时钟分频方法的示意流程图。如图3所示，该时钟分频方法可包括以下步骤：
步骤S301：片上系统在自身上电后，若检测到自身中的模拟模块稳定，则向时钟分频装置发送上电稳定信号。
其中，在本发明实施例中，所述片上系统在自身上电后，若检测到自身中的模拟模块稳定，包括：
在所述片上系统上电后，若检测到系统时钟的翻转次数达到第一预设值，则识别为所述片上系统中的模拟模块稳定；其中，所述系统时钟由所述锁相环根据所述片上系统的内部时钟确定。
步骤S302：所述时钟分频装置在接收到所述片上系统发送的上电稳定信号时，开始对外部时钟源发出的时钟信号的时钟周期个数进行计数。
步骤S303：所述片上系统对自身进行初始化检测，若检测到自身初始化完成，则向所述时钟分频装置发送系统初始化完成信号。
其中，在本发明实施例中，所述片上系统对自身进行初始化检测，若检测到自身初始化完成，包括：
在所述片上系统对自身进行初始化检测的过程中，若检测到所述系统时钟的翻转次数达到第二预设值，则识别为所述片上系统初始化完成。
步骤S304：所述时钟分频装置在接收到所述片上系统发送的系统初始化完成信号时，停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数。
步骤S305：所述时钟分频装置统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数。
其中，在本发明实施例中，所述根据所述计数结果获取对应的分频系数，包括：
在分频系数设定表中对所述计数结果进行查找，并根据查找结果确定所述计数结果对应的分频系数；其中，所述分频系数设定表为周期个数与分频系数两者之间的映射表。
步骤S306：所述时钟分频装置根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
步骤S307：所述片上系统接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
需要说明的是，在本发明实施例中，步骤S302、S303、S305以及S306的具体实施过程可分别参考图1所示的时钟分频方法中的步骤S101、S102、S103以及S104的详细描述，此处不再赘述；而步骤S301、S303以及S307的具体实施过程可分别参考图2所示的时钟分频方法中的步骤S201、S202以及S203的详细描述，此处不再赘述。
在本实施例中，片上系统在上电稳定和系统初始化完成时，分别向时钟分频装置发送上电稳定信号和系统初始化完成信号，使得时钟分频装置在接收到片上系统发送的上电稳定信号和接收到片上系统发送的系统初始化完成信号的时间段内，对外部时钟源发出的时钟信号的时钟周期个数进行计数，根据计数结果获取对应的分频系数，并根据该分频系数对外部时钟源发出的时钟信号的频率进行分频处理后输出至锁相环，以便于锁相环根据分频处理后的时钟信号向片上系统提供工作时钟，无需修改片上系统的程序，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
参见图4，是本发明实施例四提供的时钟分频装置4的示意性框图。本发明实施例提供的时钟分频装置4包括的各模块用于执行图1对应的实施例中的各步骤，具体请参阅图1，以及图1对应的实施例中的相关描述，此处不再赘述。本发明实施例提供的时钟分频装置4包括计数模块401、统计模块402以及分频模块403。
其中，计数模块401，用于若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数。
计数模块401还用于若接收到片上系统发送的系统初始化完成信号，则停止对外部时钟源发出的时钟信号的时钟周期个数进行计数。
统计模块402，用于统计对外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据计数结果获取对应的分频系数。
进一步的，统计模块402具体用于在分频系数设定表中对计数结果进行查找，并根据查找结果确定计数结果对应的分频系数；其中，分频系数设定表为周期个数与分频系数两者之间的映射表。
分频模块403，用于根据分频系数对外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
进一步的，该时钟分频装置还包括建立模块(图中未示出)，该建立模块用于建立分频系数设定表。
在本实施例中，时钟分频装置4通过在接收到片上系统发送的上电稳定信号和接收到片上系统发送的系统初始化完成信号的时间段内，对外部时钟源发出的时钟信号的时钟周期个数进行计数，根据计数结果获取对应的分频系数，并根据该分频系数对外部时钟源发出的时钟信号的频率进行分频处理后输出至锁相环，以便于锁相环根据分频处理后的时钟信号向片上系统提供工作时钟，无需修改片上系统的程序，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
图5是本发明实施例五提供的时钟分频装置5的示意图。如图5所示，该实施例的时钟分频装置5包括：处理器50、存储器51以及存储在所述存储器51中并可在所述处理器50上运行的计算机程序52，例如时钟分频程序。所述处理器50执行所述计算机程序52时实现上述各个时钟分频方法实施例中的步骤，例如图1所示的步骤101至104。或者，所述处理器50执行所述计算机程序52时实现上述各装置实施例中各模块/单元的功能，例如图4所示模块401至403的功能。
示例性的，所述计算机程序52可以被分割成一个或多个模块/单元，所述一个或者多个模块/单元被存储在所述存储器51中，并由所述处理器50执行，以完成本发明。所述一个或多个模块/单元可以是能够完成特定功能的一系列计算机程序指令段，该指令段用于描述所述计算机程序52在所述时钟分频装置5中的执行过程。例如，所述计算机程序52可以被分割成信息计数模块、统计模块、分频模块、建立模块(虚拟装置中的模块)，各模块具体功能如下：
计数模块401，用于若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数。
计数模块401还用于若接收到片上系统发送的系统初始化完成信号，则停止对外部时钟源发出的时钟信号的时钟周期个数进行计数。
统计模块402，用于统计对外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据计数结果获取对应的分频系数。
进一步的，统计模块402具体用于在分频系数设定表中对计数结果进行查找，并根据查找结果确定计数结果对应的分频系数；其中，分频系数设定表为周期个数与分频系数两者之间的映射表。
分频模块403，用于根据分频系数对外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
建立模块用于建立分频系数设定表。
所述时钟分频装置5可以是桌上型计算机、笔记本及掌上电脑等计算设备。所述时钟分频装置5可包括，但不仅限于，处理器50、存储器51。本领域技术人员可以理解，图5仅仅是时钟分频装置5的示例，并不构成对时钟分频装置5的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如所述时钟分频装置5还可以包括输入输出设备、网络接入设备、总线等。
所称处理器50可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
所述存储器51可以是所述时钟分频装置5的内部存储单元，例如时钟分频装置5的硬盘或内存。所述存储器51也可以是所述时钟分频装置5的外部存储设备，例如所述时钟分频装置5上配备的插接式硬盘，智能存储卡(Smart Media Card，SMC)，安全数字(SecureDigital，SD)卡，闪存卡(Flash Card)等。
进一步地，所述存储器51还可以既包括所述时钟分频装置5的内部存储单元也包括外部存储设备。所述存储器51用于存储所述计算机程序以及所述时钟分频装置5所需的其他程序和数据。所述存储器51还可以用于暂时地存储已经输出或者将要输出的数据。
参见图6，是本发明实施例六提供的片上系统6的示意性框图。本发明实施例提供的片上系统6包括的各模块用于执行图2对应的实施例中的各步骤，具体请参阅图2，以及图2对应的实施例中的相关描述，此处不再赘述。本发明实施例提供的片上系统6包括第一检测模块601、第二检测模块602以及接收模块603。
其中，第一检测模块601，用于在片上系统上电后，若检测到片上系统中的模拟模块稳定，则向时钟分频装置发送上电稳定信号。
进一步的，第一检测模块601具体用于在对片上系统进行初始化检测的过程中，若检测到系统时钟的翻转次数达到第二预设值，则识别为片上系统初始化完成。
第二检测模块602，用于对片上系统进行初始化检测，若检测到片上系统初始化完成，则向时钟分频装置发送系统初始化完成信号。
进一步的，第二检测模块602具体用于在对片上系统进行初始化检测的过程中，若检测到系统时钟的翻转次数达到第二预设值，则识别为片上系统初始化完成。
接收模块603，用于接收工作时钟，并根据工作时钟工作；其中，工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
在本实施例中，片上系统6通过根据片上系统从上电稳定至系统初始化完成过程中，系统时钟的运行时钟周期数不变，使得片上系统在上电稳定和系统初始化完成时，分别向时钟分频装置发送上电稳定信号和系统初始化完成信号，使得时钟分频装置在片上系统上电稳定至系统初始化完成的时间段内，对外部时钟源发出的时钟信号的运行周期数进行计数，并根据计数结果获取外部时钟源对应的分频系数，进而便于锁相环根据该分频系数得到片上系统所需的工作时钟，其无需修改片上系统的程序即可自动进行外部时钟源判断，并进行自动分频向锁相环提供输入时钟，且不限制外部时钟源频率的改变，工作效率、应用开发效率以及应用范围高，且流程繁琐度低。
参见图7，是本发明实施例七提供的时钟分频系统7的示意性框图。本发明实施例提供的时钟分频系统7包括锁相环70、图4或图5所示的时钟分频装置4或5，以及图6所示的片上系统6；需要说明的是，关于本发明实施例提供的时钟分频系统7的工作原理可参考图1与图2所示的时钟分频方法的详细描述，此处不再赘述。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本发明所提供的实施例中，应该理解到，所揭露的装置/终端设备和方法，可以通过其它的方式实现。例如，以上所描述的装置/终端设备实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、电载波信号、电信信号以及软件分发介质等。需要说明的是，所述计算机可读介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读介质不包括是电载波信号和电信信号。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。
Claims (17)
1.一种时钟分频方法，其特征在于，包括：
若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；
若接收到所述片上系统发送的系统初始化完成信号，则停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数；
在片上系统上电稳定至系统初始化完成的时间段内，统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数；
根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
2.根据权利要求1所述的时钟分频方法，其特征在于，所述根据所述计数结果获取对应的分频系数，包括：
在分频系数设定表中对所述计数结果进行查找，并根据查找结果确定所述计数结果对应的分频系数；其中，所述分频系数设定表为周期个数与分频系数两者之间的映射表。
3.根据权利要求1或2所述的时钟分频方法，其特征在于，在若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数之前，包括：
建立分频系数设定表。
4.一种时钟分频方法，其特征在于，包括：
在片上系统上电后，若检测到所述片上系统中的模拟模块稳定，则向时钟分频装置发送上电稳定信号；
对所述片上系统进行初始化检测，若检测到所述片上系统初始化完成，则向所述时钟分频装置发送系统初始化完成信号；以使在所述片上系统上电稳定至系统初始化完成的时间段内，所述时钟分频装置统计对外部时钟源发出的时钟信号的时期周期个数进行计数的计数结果，并根据所述计数结果获取所述外部时钟源对应的分频系数，以及根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环；
接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
5.根据权利要求4所述的时钟分频方法，其特征在于，所述检测到所述片上系统中的模拟模块稳定，包括：
在所述片上系统上电后，若检测到系统时钟的翻转次数达到第一预设值，则识别为所述片上系统中的模拟模块稳定；其中，所述系统时钟由所述锁相环根据所述片上系统的内部时钟确定。
6.根据权利要求5所述的时钟分频方法，其特征在于，所述检测到所述片上系统初始化完成，包括：
在对所述片上系统进行初始化检测的过程中，若检测到所述系统时钟的翻转次数达到第二预设值，则识别为所述片上系统初始化完成。
7.一种时钟分频方法，其特征在于，包括：
片上系统在自身上电后，若检测到自身中的模拟模块稳定，则向时钟分频装置发送上电稳定信号；
所述时钟分频装置在接收到所述片上系统发送的上电稳定信号时，开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；
所述片上系统对自身进行初始化检测，若检测到自身初始化完成，则向所述时钟分频装置发送系统初始化完成信号；
所述时钟分频装置在接收到所述片上系统发送的系统初始化完成信号时，停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数；
在所述片上系统上电稳定至系统初始化完成的时间段内，所述时钟分频装置统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数；
所述时钟分频装置根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环；
所述片上系统接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
8.根据权利要求7所述的时钟分频方法，其特征在于，所述片上系统在自身上电后，若检测到自身中的模拟模块稳定，包括：
在所述片上系统上电后，若检测到系统时钟的翻转次数达到第一预设值，则识别为所述片上系统中的模拟模块稳定；其中，所述系统时钟由所述锁相环根据所述片上系统的内部时钟确定。
9.根据权利要求8所述的时钟分频方法，其特征在于，所述片上系统对自身进行初始化检测，若检测到自身初始化完成，包括：
在所述片上系统对自身进行初始化检测的过程中，若检测到所述系统时钟的翻转次数达到第二预设值，则识别为所述片上系统初始化完成。
10.根据权利要求7至9任一项所述的时钟分频方法，其特征在于，所述根据所述计数结果获取对应的分频系数，包括：
在分频系数设定表中对所述计数结果进行查找，并根据查找结果确定所述计数结果对应的分频系数；其中，所述分频系数设定表为周期个数与分频系数两者之间的映射表。
11.一种时钟分频装置，其特征在于，包括：
计数模块，用于若接收到片上系统发送的上电稳定信号，则开始对外部时钟源发出的时钟信号的时钟周期个数进行计数；
所述计数模块还用于若接收到所述片上系统发送的系统初始化完成信号，则停止对所述外部时钟源发出的时钟信号的时钟周期个数进行计数；
统计模块，用于在所述片上系统上电稳定至系统初始化完成的时间段内，统计对所述外部时钟源发出的时钟信号的时钟周期个数进行计数的计数结果，并根据所述计数结果获取对应的分频系数；
分频模块，用于根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环。
12.根据权利要求11所述的时钟分频装置，其特征在于，所述统计模块具体用于：
在分频系数设定表中对所述计数结果进行查找，并根据查找结果确定所述计数结果对应的分频系数；其中，所述分频系数设定表为周期个数与分频系数两者之间的映射表；
所述时钟分频装置还包括：
建立模块，用于建立所述分频系数设定表。
13.一种时钟分频装置，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至3任一项所述方法的步骤。
14.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至3任一项所述方法的步骤。
15.一种片上系统，其特征在于，包括：
第一检测模块，用于在片上系统上电后，若检测到所述片上系统中的模拟模块稳定，则向时钟分频装置发送上电稳定信号；
第二检测模块，用于对所述片上系统进行初始化检测，若检测到所述片上系统初始化完成，则向所述时钟分频装置发送系统初始化完成信号；以使在所述片上系统上电稳定至系统初始化完成的时间段内，所述时钟分频装置统计对外部时钟源发出的时钟信号的时期周期个数进行计数的计数结果，并根据所述计数结果获取所述外部时钟源对应的分频系数，以及根据所述分频系数对所述外部时钟源发出的时钟信号的频率进行分频处理，并将分频处理后的时钟信号输出至锁相环；
接收模块，用于接收工作时钟，并根据所述工作时钟工作；其中，所述工作时钟由锁相环根据时钟分频装置输出的分频处理后的时钟信号生成。
16.根据权利要求15所述的片上系统，其特征在于，所述第一检测模块具体用于：
在所述片上系统上电后，若检测到系统时钟的翻转次数达到第一预设值，则识别为所述片上系统中的模拟模块稳定；其中，所述系统时钟由所述锁相环根据所述片上系统的内部时钟确定；
所述第二检测模块具体用于：
在对所述片上系统进行初始化检测的过程中，若检测到所述系统时钟的翻转次数达到第二预设值，则识别为所述片上系统初始化完成。
17.一种时钟分频系统，包括锁存器，其特征在于，所述时钟分频系统还包括如权利要求11至13任一项所述的时钟分频装置和如权利要求15或16所述的片上系统。
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Families Citing this family (2)
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101977053A (zh) * | 2010-11-19 | 2011-02-16 | 长沙景嘉微电子有限公司 | 应用于动态可重配分频比的pll的锁定检测电路 |
| CN102025366A (zh) * | 2009-09-14 | 2011-04-20 | 炬力集成电路设计有限公司 | 等占空比时钟的分频时钟切换方法及分频器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1139806A (ja) * | 1997-07-14 | 1999-02-12 | Oki Electric Ind Co Ltd | クロック逓倍回路 |
| JP2944607B2 (ja) * | 1998-02-12 | 1999-09-06 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路とクロックの生成方法 |
| US6956793B2 (en) * | 2003-11-20 | 2005-10-18 | International Business Machines Corporation | Phase clock selector for generating a non-integer frequency division |
| CN101656536B (zh) * | 2008-08-18 | 2012-06-20 | 中芯国际集成电路制造(上海)有限公司 | 锁相环及其锁定检测装置和方法 |
| CN201608704U (zh) * | 2009-12-31 | 2010-10-13 | 上海集成电路研发中心有限公司 | 一种锁相环频率综合器 |
| KR101851614B1 (ko) * | 2011-12-12 | 2018-06-12 | 삼성전자주식회사 | 기능블럭을 포함하는 ＳｏＣ의 클락 제어 방법, 이를 구현한 ＳｏＣ 및 이를 포함하는 반도체 시스템 |
| US9048847B2 (en) * | 2013-09-24 | 2015-06-02 | Analog Devices Global | Apparatus and methods for synchronizing phase-locked loops |
| CN104378106B (zh) * | 2014-10-15 | 2017-03-15 | 灿芯半导体(上海)有限公司 | 可编程锁相环锁定检测器及其锁相环电路 |
| CN105718248B (zh) * | 2014-12-02 | 2020-02-21 | 比亚迪股份有限公司 | 片上系统和用于片上系统端口功能初始化的方法和装置 |
| CN106788420B (zh) * | 2016-11-30 | 2020-09-22 | 上海顺久电子科技有限公司 | 一种信号频率检测方法、装置及信号频率控制器 |
| CN107133192A (zh) * | 2017-05-11 | 2017-09-05 | 北方电子研究院安徽有限公司 | 一种SoC系统中的高速输入器和脉冲计数器电路 |
-
2017
- 2017-10-24 CN CN201711003055.8A patent/CN109698696B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102025366A (zh) * | 2009-09-14 | 2011-04-20 | 炬力集成电路设计有限公司 | 等占空比时钟的分频时钟切换方法及分频器 |
| CN101977053A (zh) * | 2010-11-19 | 2011-02-16 | 长沙景嘉微电子有限公司 | 应用于动态可重配分频比的pll的锁定检测电路 |
Non-Patent Citations (2)
| Title |
|---|
| Novel Method of Digital Clock Frequency Multiplication and Division Using Floating Point Arithmetic;Sundaresan Chidambaram等;《2013 4th International Conference on Intelligent Systems, Modelling and Simulation》;20130415;第592-595页 * |
| 一种SATA Ⅲ的Sigma-Delta小数分频扩频时钟产生器设计;龙强等;《无线电工程》;20161209;第47卷(第1期);第62-66页 * |
Also Published As
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