CN108446139B - 一种fpga芯片的唤醒方法及装置 - Google Patents
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Abstract
本发明提供一种FPGA芯片的唤醒电路及方法，以实现FPGA芯片在待机时能够被外部输入信号唤醒。该方法包括：微处理器、外部接口、系统供电电源以及FPGA芯片；其中，所述外部接口，被配置为将来自外部信号源的外部接入信号输出给所述微处理器；所述微处理器，被配置为检测所述外部输入信号是否符合所述唤醒条件；当检测到符合唤醒条件的外部输入信号时，向所述系统供电电源输出供电信号；所述系统供电电源，被配置为接收并响应来自所述微处理器的所述供电信号，为所述FPGA芯片供电，以唤醒所述FPGA芯片。
Description
技术领域
本发明涉及现场可编程门阵列(FPGA，Field Programmable Gate Array)设计领域，尤其涉及一种FPGA芯片的唤醒方法及装置。
背景技术
FPGA芯片，即现场可编程门阵列芯片，它是在可编程阵列逻辑(PAL，ProgrammableArray Logic)、通用阵列逻辑(GAL，Generic Array Logic)、复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC，Application Specific Integrated Circuit)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
目前，在FPGA芯片在使用过程中，由于应用于大规模集成电路，并且为其供电的均为全系统供电，所以，在需要待机的场合时，通常是整个系统掉电，而在这种情况下，当需要解除待机状态，或与FPGA有接口的外部信号进行热插拔操作时，FPGA芯片是不能进行处理的。
所以，现有技术中存在FPGA芯片无法待机唤醒的技术问题。
发明内容
鉴于上述问题，本发明实施例的目的是提供一种FPGA芯片的唤醒方法及装置，以实现FPGA芯片在待机时能够被外部输入信号唤醒。
为达到上述目的，本发明的技术方案是这样实现的：
第一方面，本发明实施例提供一种FPGA芯片的唤醒电路，包括：微处理器、外部接口、系统供电电源以及FPGA芯片；其中，所述外部接口，被配置为将来自外部信号源的外部接入信号输出给所述微处理器；所述微处理器，被配置为检测所述外部输入信号是否符合所述唤醒条件；当检测到符合唤醒条件的外部输入信号时，向所述系统供电电源输出供电信号；所述系统供电电源，被配置为接收并响应来自所述微处理器的所述供电信号，为所述FPGA芯片供电，以唤醒所述FPGA芯片。
在本发明实施例中，所述唤醒电路还包括：第一待机供电电源，被配置为在所述系统供电电源停止为所述FPGA芯片供电后，为所述微处理器供电。
在本发明实施例中，所述唤醒电路还包括：分压电路，所述分压电路的输入端与所述外部接口连接，所述分压电路的输出端与所述微处理器连接；所述分压电路的输入电压为所述外部接口的接口电压；所述微处理器，被配置为检测所述分压电路的输出端输出的分压电压信号是否为第一预设电平；其中，当所述分压电压信号为第一预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
在本发明实施例中，所述分压电路的输出端与所述微处理器的中断接口连接。
在本发明实施例中，所述唤醒电路还包括：配置芯片，被配置为接收来自所述外部接口的所述外部接入信号；对所述外部接入信号进行解码，获得外部时钟信号；根据所述外部时钟信号，输出对应的状态信号给所述微处理器；所述微处理器，还被配置为检测到所述状态信号是否为第二预设电平；其中，当所述状态信号为第二预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
在本发明实施例中，所述配置芯片，被配置为将所述外部时钟信号与内部时钟信号进行比对；如果一致，则向所述微处理器输出具有第二预设电平的状态信号；反之，则向所述微处理器输出具有第三预设电平的状态信号。
在本发明实施例中，所述配置芯片包括信号输入管脚和状态信号管脚；其中，所述信号输入管脚与所述外部接口连接，所述状态信号管脚与所述微处理器的中断接口连接。
在本发明实施例中，所述微处理器，被配置为在所述系统供电电源停止为所述FPGA芯片供电后进行初始化，并根据所述配置芯片的规格对所述配置芯片进行配置；所述FPGA芯片，被配置为在所述系统供电电源供电后进行初始化，并根据所述配置芯片的规格对所述配置芯片进行配置。
在本发明实施例中，所述唤醒电路还包括开关电路，设置于所述微处理器与所述FPGA芯片之间；所述开关电路，被配置为使能所述微处理器或者所述FPGA芯片。
在本发明实施例中，所述开关电路包括三极管，所述三极管的基极与所述FPGA芯片的输出管脚连接，所述三极管的集电极与所述微处理器的使能管脚连接；其中，在所述系统供电电源停止为所述FPGA芯片供电后，所述FPGA芯片输出管脚的输出信号为低电平，所述三极管处于截止状态，所述使能管脚的输入信号为高电平，所述微处理器使能并进行初始化；在所述系统供电电源为所述FPGA芯片供电后，所述FPGA芯片进行初始化；在所述FPGA芯片完成初始化后，所述FPGA芯片的输出管脚的输出信号为高电平，所述三极管处于导通状态，所述使能管脚的输入信号为低电平，所述微处理器失效。
在本发明实施例中，所述唤醒电路还包括：第二待机供电电源和第三待机供电电源；所述第二待机供电电源，被配置为为所述微处理器供电；所述第三待机供电电源，被配置为所述配置芯片供电。
第二方面，本发明实施例提供一种FPGA芯片的唤醒方法，应用于微处理器，包括：接收来自外部接口的外部信号；检测所述外部输入信号是否符合所述唤醒条件；当检测到符合唤醒条件的外部输入信号时，向系统供电电源输出供电信号，所述供电信号用于指示所述系统供电电源为所述FPGA芯片供电，以唤醒所述FPGA芯片。
在本发明实施例中，所述外部接口与所述微处理器之间设置有分压电路，所述分压电路的输入端与所述外部接口连接，所述分压电路的输出端与所述微处理器连接；所述分压电路的输入电压为所述外部接口的接口电压；所述检测所述外部输入信号是否符合所述唤醒条件，包括：检测所述分压电路的输出端输出的分压电压信号是否为第一预设电平；其中，当所述分压电压信号为第一预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
在本发明实施例中，所述外部接口与所述微处理器之间设置有配置芯片；所述检测所述外部输入信号是否符合所述唤醒条件，包括：检测到所述配置芯片输出的状态信号是否为第二预设电平；其中，所述状态信号为所述配置芯片根据对所述外部接入信号解码后获得的外部时钟信号输出的；当所述状态信号为第二预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
在本发明实施例中，所述方法还包括：在所述系统供电电源停止为所述FPGA芯片供电后进行初始化，并根据所述配置芯片的规格对所述配置芯片进行配置。
第三方面，本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如上述一个或者多个技术方案所述的方法步骤。
本发明实施例所提供的FPGA芯片的唤醒方法及装置中，通过在外部接口与FPGA芯片之间设置一微处理器，使得在系统供电电源停止为FPGA芯片供电，即系统处于待机状态之后，外部接口将来自外部信号源的外部接入信号输出给微处理器，然后，微处理器检测外部输入信号是否符合唤醒条件，当检测到符合唤醒条件的外部输入信号时，向系统供电电源输出供电信号，系统供电电源接收并响应来自微处理器的供电信号，为FPGA芯片供电，以唤醒FPGA芯片，如此实现FPGA芯片在系统待机时能够被外部输入信号唤醒。
附图说明
图1为本发明实施例中的FPGA芯片的唤醒电路的结构示意图一；
图2为本发明实施例中的唤醒电路的结构示意图二；
图3为本发明实施例中的针对有源信号源的唤醒电路的示意图；
图4本发明实施例中的分压电路的示意图；
图5为本发明实施例中的针对无源信号源的唤醒电路的示意图；
图6为本发明实施例中的LMH0318芯片的示意图；
图7为本发明实施例中的开关电路的示意图；
图8为本发明实施例中的FPGA芯片的唤醒方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本发明实施例提供一种FPGA芯片的唤醒电路，该唤醒电路可以应用于包含有FPGA芯片的电子设备上，如显示器、电视、笔记本电脑、智能手机、智能手表、平板电脑等。
图1为本发明实施例中的FPGA芯片的唤醒电路的结构示意图一，参见图1所示，该FPGA芯片的唤醒电路可以包括：微处理器101、外部接口102、系统供电电源103以及FPGA芯片104；
其中，外部接口，被配置为将来自外部信号源的外部接入信号输出给微处理器；微处理器，被配置为检测外部输入信号是否符合唤醒条件；当检测到符合唤醒条件的外部输入信号时，向系统供电电源输出供电信号；系统供电电源，被配置为接收并响应来自微处理器的供电信号，为FPGA芯片供电，以唤醒FPGA芯片。
具体来说，电子设备处于待机状态下，系统供电电源关闭，停止为FPGA芯片供电。接下来，在外部信号源接入外部接口之后，外部信号源向外部接口输出外部接入信号，外部接口又将外部接入信号输出给微处理器，微处理器接收外部接入信号之后，检测该外部接入信号是否符合唤醒条件，例如，检测外部接入信号是否为第一预设电平，或者外部接入信号的时钟信号是否与内部时钟信号一致等，当检测到符合唤醒条件的外部输入信号时，微处理器向系统供电电源输出供电信号，系统供电电源接收并响应该供电信号，为FPGA芯片供电，此时，FPGA芯片重新上电工作，FPGA芯片被唤醒。
在具体实施过程中，上述外部接口可以为接入有源信号源的接口，如高清晰度多媒体接口(HDMI，High Definition Multimedia Interface)、数字视频接口(DVI，DigitalVisual Interface)、视频图形阵列(VGA，Video Graphics Array)接口等，也可以为接入无源信号源的接口，如通用串行总线(USB，Universal Serial Bus)接口、数字分量串行接口(SDI，Serial Digital Interface)等，本发明实施例不作具体限定。
上述微处理器可以为嵌入式微控制器(MCU，Microcontroller Unit)、嵌入式微处理器(EMPU，Embedded Microprocessor Unit)、嵌入式数字信号处理器(DSP，DigitalSignal Processor)或者嵌入式片上系统(SoC，System on a Chip)等，还可以包括存储器、驱动电路等。本发明实施例不作具体限定。进一步地，上述微处理器可以为低功耗MCU。
上述系统供电电源可以为上述包含有FPGA芯片的电子设备进行整体供电的通用电源，也可以为为FPGA芯片进行供电的专用电源，本发明实施例不作具体限定。
进一步地，在系统供电电源停止为FPGA芯片供电后，为了能够再次唤醒FPGA芯片，为微处理设置了独立供电的电源。图2为本发明实施例中的唤醒电路的结构示意图二，参见图2所示，上述唤醒电路还包括：第一待机供电电源201，被配置为在系统供电电源103停止为FPGA芯片104供电后，为微处理器101供电。这里，第一待机供电电源可以为外部电源，也可以为超级电容。
下面分别针对外部接口接入的外部信号源为有源信号源和无源信号源两个情况来，对上述唤醒电路的结构进行详细的说明。
第一种，外部接口接入的外部信号源为有源信号源。
在此情况下，图3为本发明实施例中的针对有源信号源的唤醒电路的示意图，参见图3所示，该唤醒电路还可以包括：分压电路300，分压电路300的输入端301与外部接口102连接，分压电路300的输出端302与微处理器101连接；由于外部接口为有源接口，所以，分压电路300的输入电压Vin为外部接口的接口电压，分压电路300的输出电压Vout就是分压电压。例如，图4本发明实施例中的分压电路的示意图，参见图4所示，上述分压电路可以为电阻分压电路，该分压电路包括第一电阻R1，第二电阻R2，输入电压Vin为对外部接口进行热插拔操作时所带来的热插拔(HOTplug)电压HOTplug_Vcc，输出电压Vout为分压电压U，U＝HOTplug_Vcc×R1/(R1+R2)。
具体来说，外部信号源在接入外部接口后，会给外部接口带来接口电压，此时，外部接口获得外部接入信号，然后，分压电路以接口电压为输入电压进行分压，由此产生分压电压信号，并将分压电压信号输出给微处理器，微处理器在接收到分压电压信号后，检测该分压电压信号是否为第一预设电平，当分压电压信号为第一预设电平时，则表明外部接入信号符合唤醒条件；反之，则表明外部接入信号不符合唤醒条件。
例如，当外部接口没有外部信号源接入时，其接口电压为低电平，甚至为0，当外部信号源接入外部接口时，外部接口的接口电压拉高，成为高电平，然后，对接口电压进行分压，得到高电平的分压电压信号，接着，高电平的分压电压信号被输出给微处理器，微处理器在检测接收的分压电压信号为高电平的时候，认为存在外部信号源接入，外部接入信号满足唤醒条件，此时，微处理器向系统供电电源输出供电信号，以指示系统供电电源向FPGA芯片供电，唤醒FPGA芯片，如此，FPGA芯片就可以正常上电工作，由外部接口获得外部信号源接入的数据信号，并进一步地对这些数据信号进行处理。
当然，当外部接口没有外部信号源接入时，其接口电压也可以为高电平，当外部信号源接入外部接口时，外部接口的接口电压拉低，成为低电平，也就是说，第一预设电平可以为高电平，也可以为低电平，本发明实施例不作具体限定。
这里，上述分压电路的输出端可以与微处理器的中断接口连接。
第二种，外部接口接入的外部信号源为无源信号源。
在此情况下，图5为本发明实施例中的针对无源信号源的唤醒电路的示意图，参见图5所示，唤醒电路还可以包括：配置芯片501，被配置为接收来自外部接口102的外部接入信号；对外部接入信号进行解码，获得外部时钟信号；根据外部时钟信号，输出对应的状态信号给微处理器101；微处理器101，还被配置为检测到状态信号是否为第二预设电平；其中，当状态信号为第二预设电平时，则表明外部接入信号符合唤醒条件；反之，则表明外部接入信号不符合唤醒条件。
具体来说，在外部信号源接入外部接口之后，外部接口将外部信号源输入的外部接入信号输出给配置芯片，配置芯片对外部接入信号进行解码，获得外部时钟信号，然后，将外部时钟信号与内部时钟信号进行比对，如果两者一致，则生成具有第二预设电平的状态信号，并将该状态信号输出给微处理器；反之，生成具有第三预设电平的状态信号，并将该状态信号输出给微处理器。微处理在接收到来自配置芯片的状态信号之后，对其进行检测，当检测到该状态信号为第二预设电平时，则表明存在外部信号源接入，外部接入信号符合唤醒条件；反之，当检测到该状态信号为第三预设电平时，则表明不存在外部信号源接入，外部接入信号不符合唤醒条件。这里，上述第二预设电平可以为低电平，也可以为高电平，第二预设电平与第三预设电平是不同的，以实际应用中配置芯片的参数设置为准，本发明实施例不作具体限定。
在实际应用中，上述配置芯片可以包括信号输入管脚和状态信号管脚；其中，信号输入管脚与外部接口连接，状态信号管脚与微处理器的中断接口连接。例如，配置芯片可以为LMH0318芯片，图6为本发明实施例中的LMH0318芯片的连接示意图，参见图6所示，LMH0318芯片600的功能模块601通过信号输入管脚(IN0+、IN0-、IN1+、IN1-)与外部接口102连接，那么，在外部信号源接入外部接口102后，外部接口102将外部输入信号通过信号输入管脚传递给LMH0318芯片，LMH0318芯片解码出外部时钟信号与内部标准时钟进行比对，如果该外部时钟信号为标准时钟，则该LMH0318芯片将状态模块602的状态信号管脚(LOCK)的LOCK信号拉低，以表示有外部信号源输入并能够被FPGA芯片104正常接收，此时，微处理器101检测到LOCK信号后，立即向系统供电电源输出供电信号，以使得系统供电电源向FPGA芯片供电，FPGA芯片上电之后，FPGA芯片104通知微处理器101，微处理器101向配置模块603的使能管脚(Enable_PIN)输出使能信号，配置模块603响应该使能信号，控制功能模块601将外部信号源接入的数据信号通过信号输出管脚(OUT0+、OUT0-、OUT1+、OUT1-)输出给FPGA芯片104，FPGA芯片401接收数据信号，并对数据信号进行处理。这里，FPGA芯片分别与LMH0318芯片600和微处理器101之间的通信可以通过I2C总线完成。
进一步地，在系统供电电源停止为FPGA芯片供电后，为了能够再次唤醒FPGA芯片，为微处理和配置芯片设置了独立供电的电源，此时，唤醒电路还可以包括第二待机供电电源和第三待机供电电源，其中，第二待机供电电源，被配置为为微处理器供电；第三待机供电电源，被配置为配置芯片供电。在实际使用中，第二待机供电电源和第三待机供电电源可以在物理上分设，也可以在物理上合设，本发明实施例不作具体限定。
需要说明的是，这里所述的第二待机供电电源与上述实施例中所述的第一待机供电电源为同一电源，均为在系统供电电源停止为FPGA芯片供电后，为微处理供电。
至此，便实现了微处理器通过外部接入信号唤醒FPGA芯片的过程。
在本发明其他实施例中，在外部接口接入的外部信号源为无源信号源的情况下，为了提高对外部输入信号检测的准确性，消除潜在的不确定电路设计故障，在系统供电电源停止为FPGA芯片供电后，还需要对配置芯片进行配置。此时，微处理器，被配置为在系统供电电源停止为FPGA芯片供电后进行初始化，并根据配置芯片的规格对配置芯片进行配置；FPGA芯片，被配置为在系统供电电源供电后进行初始化，并根据配置芯片的规格对配置芯片进行配置。
具体来说，在系统供电电源停止为FPGA芯片供电后，使能微处理器，此时，微处理器进行初始化，此时，微处理器可以由第二待机供电电源供电进行工作。那么，微处理器在使能之后，对配置芯片根据不同接口芯片的配置功能表，由微处理器内置代码根据配置芯片的规格进行一次参数配置。这里，此次进行配置的参数可以为芯片的传输速率、时钟大小以及内部寄存器设置等。接下来，微处理器在通过外部接入信号唤醒FPGA芯片之后，FPGA芯片重新上电，然后，FPGA芯片进行初始化，并在完成初始化后，将微处理器失效，接着，FPGA芯片再根据配置芯片的规格要求并结合正常工作时的寄存器配置规格，对配置芯片再一次进行配置，以达到能够正常接收来自外部接口的数据。
在实际应用中，上述唤醒电路还可以包括开关电路，设置于微处理器与FPGA芯片之间；开关电路，被配置为使能微处理器或者FPGA芯片。
具体来说，图7为本发明实施例中的开关电路的示意图，参见图7所示，上述开关电路700可以包括三极管701，三极管701的基极b与FPGA芯片104的输出管脚(IO_PIN)连接，三极管701的集电极c与微处理器101的使能管脚(Enable_PIN)连接；三极管701的发射极e接地。
其中，在系统供电电源停止为FPGA芯片供电后，FPGA芯片输出管脚的输出信号为低电平，三极管处于截止状态，使能管脚的输入信号为高电平，微处理器使能并进行初始化；在系统供电电源为FPGA芯片供电后，FPGA芯片进行初始化；在FPGA芯片完成初始化后，FPGA芯片的输出管脚的输出信号为高电平，三极管处于导通状态，使能管脚的输入信号为低电平，微处理器失效。
至此，就完成了微处理器和FPGA芯片对配置芯片进行二次配置的过程。
本发明实施例所提供的FPGA芯片的唤醒装置中，通过在外部接口与FPGA芯片之间设置一微处理器，使得在系统供电电源停止为FPGA芯片供电，即系统处于待机状态之后，外部接口将来自外部信号源的外部接入信号输出给微处理器，然后，微处理器检测外部输入信号是否符合唤醒条件，当检测到符合唤醒条件的外部输入信号时，向系统供电电源输出供电信号，系统供电电源接收并响应来自微处理器的供电信号，为FPGA芯片供电，以唤醒FPGA芯片，如此实现FPGA芯片在系统待机时能够被外部输入信号唤醒。
基于上述FPGA芯片的唤醒装置，本发明实施例还提供一种FPGA芯片的唤醒方法，该方法可以应用于上述一个或者多个实施例中所述的微处理器。
图8为本发明实施例中的FPGA芯片的唤醒方法的流程示意图，参见图8所示，该方法可以包括：
S801：接收来自外部接口的外部信号；
S802：检测外部输入信号是否符合唤醒条件；
S803：当检测到符合唤醒条件的外部输入信号时，向系统供电电源输出供电信号；
这里，上述供电信号用于指示系统供电电源为FPGA芯片供电，以唤醒FPGA芯片。
在本发明其他实施例中，上述外部接口与上述微处理器之间可以设置有分压电路，分压电路的输入端与外部接口连接，分压电路的输出端与微处理器连接；分压电路的输入电压为外部接口的接口电压；
那么，S802可包括：检测分压电路的输出端输出的分压电压信号是否为第一预设电平；其中，当分压电压信号为第一预设电平时，则表明外部接入信号符合唤醒条件；反之，则表明外部接入信号不符合唤醒条件。
在本发明其他实施例中，上述外部接口与上述微处理器之间可以设置有配置芯片；
那么，S802可以包括：检测到配置芯片输出的状态信号是否为第二预设电平；其中，状态信号为配置芯片根据对外部接入信号解码后获得的外部时钟信号输出的；当状态信号为第二预设电平时，则表明外部接入信号符合唤醒条件；反之，则表明外部接入信号不符合唤醒条件。
在本发明其他实施例中，由于外部信号源为无源信号源，所以，上述唤醒方法还可以包括：在系统供电电源停止为FPGA芯片供电后进行初始化，并根据配置芯片的规格对配置芯片进行配置。
这里需要指出的是：以上方法实施例的描述，与上述装置实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本发明方法实施例中未披露的技术细节，请参照本发明装置实施例的描述而理解。
基于同一发明构思，本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如上述一个或者多个实施例所述的唤醒方法的方法步骤。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (15)
1.一种现场可编程门阵列FPGA芯片的唤醒电路，其特征在于，包括：微处理器、外部接口、系统供电电源以及FPGA芯片；其中，
所述外部接口，被配置为将来自外部信号源的外部接入信号输出给所述微处理器；
所述微处理器，被配置为检测所述外部输入信号是否符合所述唤醒条件；当检测到符合唤醒条件的外部输入信号时，向所述系统供电电源输出供电信号；
所述系统供电电源，被配置为接收并响应来自所述微处理器的所述供电信号，为所述FPGA芯片供电，以唤醒所述FPGA芯片。
2.根据权利要求1所述的唤醒电路，其特征在于，所述唤醒电路还包括：第一待机供电电源，被配置为在所述系统供电电源停止为所述FPGA芯片供电后，为所述微处理器供电。
3.根据权利要求1或2所述的唤醒电路，其特征在于，所述唤醒电路还包括：分压电路，所述分压电路的输入端与所述外部接口连接，所述分压电路的输出端与所述微处理器连接；所述分压电路的输入电压为所述外部接口的接口电压；
所述微处理器，被配置为检测所述分压电路的输出端输出的分压电压信号是否为第一预设电平；其中，当所述分压电压信号为第一预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
4.根据权利要求3所述的唤醒电路，其特征在于，所述分压电路的输出端与所述微处理器的中断接口连接。
5.根据权利要求1所述的唤醒电路，其特征在于，所述唤醒电路还包括：配置芯片，被配置为接收来自所述外部接口的所述外部接入信号；对所述外部接入信号进行解码，获得外部时钟信号；根据所述外部时钟信号，输出对应的状态信号给所述微处理器；
所述微处理器，还被配置为检测到所述状态信号是否为第二预设电平；其中，当所述状态信号为第二预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
6.根据权利要求5所述的唤醒电路，其特征在于，所述配置芯片，被配置为将所述外部时钟信号与内部时钟信号进行比对；如果一致，则向所述微处理器输出具有第二预设电平的状态信号；反之，则向所述微处理器输出具有第三预设电平的状态信号。
7.根据权利要求6所述的唤醒电路，其特征在于，所述配置芯片包括信号输入管脚和状态信号管脚；其中，所述信号输入管脚与所述外部接口连接，所述状态信号管脚与所述微处理器的中断接口连接。
8.根据权利要求5所述的唤醒电路，其特征在于，所述微处理器，被配置为在所述系统供电电源停止为所述FPGA芯片供电后进行初始化，并根据所述配置芯片的规格对所述配置芯片进行配置；
所述FPGA芯片，被配置为在所述系统供电电源供电后进行初始化，并根据所述配置芯片的规格对所述配置芯片进行配置。
9.根据权利要求8所述的唤醒电路，其特征在于，所述唤醒电路还包括开关电路，设置于所述微处理器与所述FPGA芯片之间；所述开关电路，被配置为使能所述微处理器或者所述FPGA芯片。
10.根据权利要求9所述的唤醒电路，其特征在于，所述开关电路包括三极管，所述三极管的基极与所述FPGA芯片的输出管脚连接，所述三极管的集电极与所述微处理器的使能管脚连接；
其中，在所述系统供电电源停止为所述FPGA芯片供电后，所述FPGA芯片输出管脚的输出信号为低电平，所述三极管处于截止状态，所述使能管脚的输入信号为高电平，所述微处理器使能并进行初始化；在所述系统供电电源为所述FPGA芯片供电后，所述FPGA芯片进行初始化；在所述FPGA芯片完成初始化后，所述FPGA芯片的输出管脚的输出信号为高电平，所述三极管处于导通状态，所述使能管脚的输入信号为低电平，所述微处理器失效。
11.根据权利要求5至8任一项所述的唤醒电路，其特征在于，所述唤醒电路还包括：第二待机供电电源和第三待机供电电源；所述第二待机供电电源，被配置为为所述微处理器供电；所述第三待机供电电源，被配置为所述配置芯片供电。
12.一种现场可编程门阵列FPGA芯片的唤醒方法，应用于微处理器，其特征在于，包括：
接收来自外部接口的外部信号；
检测所述外部输入信号是否符合所述唤醒条件；
当检测到符合唤醒条件的外部输入信号时，向系统供电电源输出供电信号，所述供电信号用于指示所述系统供电电源为所述FPGA芯片供电，以唤醒所述FPGA芯片。
13.根据权利要求12所述的方法，其特征在于，所述外部接口与所述微处理器之间设置有分压电路，所述分压电路的输入端与所述外部接口连接，所述分压电路的输出端与所述微处理器连接；所述分压电路的输入电压为所述外部接口的接口电压；
所述检测所述外部输入信号是否符合所述唤醒条件，包括：检测所述分压电路的输出端输出的分压电压信号是否为第一预设电平；其中，当所述分压电压信号为第一预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
14.根据权利要求12所述的方法，其特征在于，所述外部接口与所述微处理器之间设置有配置芯片；
所述检测所述外部输入信号是否符合所述唤醒条件，包括：检测到所述配置芯片输出的状态信号是否为第二预设电平；其中，所述状态信号为所述配置芯片根据对所述外部接入信号解码后获得的外部时钟信号输出的；当所述状态信号为第二预设电平时，则表明所述外部接入信号符合所述唤醒条件；反之，则表明所述外部接入信号不符合所述唤醒条件。
15.根据权利要求12所述的方法，其特征在于，所述方法还包括：在所述系统供电电源停止为所述FPGA芯片供电后进行初始化，并根据配置芯片的规格对所述配置芯片进行配置。
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