CN106292816A - 一种ldo电路及其供电方法,fpga芯片 - Google Patents

Abstract

本发明涉及一种LDO电路及其供电方法，FPGA芯片。在一个实施例中，该供电方法应用于由LDO电路以及配置存储器构成的FPGA芯片，其中，FPGA芯片包括：第一工作状态和第二工作状态，该LDO电路设置有第一输出电压和第二输出电压；该方法包括：确定FPGA芯片的工作状态；当FPGA芯片处于第一工作状态时，LDO电路由第一输出支路向第一外部功能模块输出第一输出电压；当FPGA芯片处于第二工作状态时，LDO电路由第二输出支路向第一外部功能模块输出第二输出电压。本发明有效的降低了FPGA芯片休眠状态时的功耗，从而延长电源的使用寿命。

Description

一种LDO电路及其供电方法,FPGA芯片

技术领域

本发明涉及现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)芯片的技术领域，特别是一种LDO电路及其供电方法，FPGA芯片。

背景技术

LDO电路广泛应用于电路系统中，作用是产生稳定的电压输出，给数字电路以及对电源敏感的模拟电路提供电源，从而保证整个系统的稳定工作。目前，LDO电路结构在产品应用中多采用带隙基准源加运放的结构，通过运放负反馈实现电压的精确控制。

虽然现有的LDO电路结构能够实现比较高精度的稳压输出，但是整个电路结构中既包含带隙基准源BGR，又包含有运算放大器OP，这就必然会导致电路的整体功耗比较高，即使BGR和LDO都采用低功耗的电路结构，其静态电流之和也会达到10uA,这对于处于睡眠状态，静态电流仅有几十微安的低功耗FPGA芯片是一个不小的消耗。

发明内容

本发明的目的是为了解决现有技术存在的上述不足，提供一种通过对LDO电路及其供电方法的优化，实现在例如FPGA处于睡眠状态时，消耗极低功耗持续给配置存储器持续稳定供电使存储数据保持的电路及方法。

为实现上述目的，第一方面，本发明提供了一种LDO电路，该电路包括：第一输出支路和第二输出支路；

第一输出支路和第二输出支路与第一外部功能模块连接；

根据第二外部功能模块提供的配置信息，由第一输出支路向第一外部功能模块输出第一输出电压或者由第二输出支路向第一外部功能模块输出第二 输出电压。

优选地，第一外部功能模块和第二外部功能模块为FPGA芯片内部的功能模块。

优选地，第一输出支路包括：带隙基准源、第一运算放大器、第二运算放大器、第一功率管、第一电源电压和第一电阻及可用配置位调节电阻组成的电源网络；配置信息包括第一控制信号、第二控制信号和第三控制信号；

第一运算放大器接入第一控制信号；第二运算放大器接入第二控制信号；带隙基准源的输出脚与第一运算放大器的反向输入端相连接；第一运算放大器正向输入端与可用配置位调节电阻、第一电阻相连接；第一电阻的另一端接地；第一运算放大器的正向输出端与第二运算放大器的反向输入端相连接；第一运算放大器的反向输出端与第二运算放大器的正向输入端相连接；第二运算放大器的输出端与第一功率管的栅极相连接；第一功率管的源极与第一电源电压相连接；第一功率管的漏极与可用配置位调节电阻的另一端、第二输出支路相连接；

第二输出支路包括：第二电源电压和第二功率管；第二功率管的漏极与第一功率管的漏极相连接；第二功率管的栅极接入第三控制信号；第二功率管的源极与第二电源电压相连接。

优选地，当第一控制信号和第二控制信号为第一电平，第三控制信号为第二电平时，第一输出支路向第一外部功能模块输出第一输出电压；

当第一控制信号和第二控制信号为第二电平，第三控制信号为第一电平时，第二输出支路向第一外部功能模块输出第二输出电压。

优选地，第一输出支路还包括：第一补偿电容和第二补偿电容；

第二运算放大器的正向输入端与输出端通过第一补偿电容相连接；第一运算放大器的正向输出端通过第二补偿电容与第一功率管的漏极相连接。

优选地，第一输出支路还包括：NMOS管、第一开关和第二开关；

NMOS管的栅极通过第一开关与第一放大器的正向输出端相连接；NMOS管 的漏极与第一功率管的漏极相连接；NMOS管的源极接地；第二开关短接可用配置位调节电阻。

第二方面，本发明提供了一种LDO电路供电方法，应用于由LDO电路以及配置存储器构成的FPGA芯片，其中，FPGA芯片包括：第一工作状态和第二工作状态，LDO电路设置有第一输出电压和第二输出电压；

该方法包括：

确定FPGA芯片的工作状态；

当FPGA芯片处于第一工作状态时，LDO电路通过第一输出支路向第一外部功能模块输出第一输出电压；

当FPGA芯片处于第二工作状态时，LDO电路通过第二输出支路向第一外部功能模块输出第二输出电压。

优选地，第一工作状态包括：起电模式、工作模式和等待模式中的一个或多个；

第二工作状态包括：休眠模式。

优选地，工作状态的切换通过FPGA芯片配置的方式实现。

第三方面，本发明提供了一种FPGA芯片，该芯片包括：如上述介绍的LDO电路以及配置存储器；

LDO电路设置有第一输出电压和第二输出电压；

确定FPGA芯片的工作状态；

当FPGA芯片处于第一工作状态时，LDO电路通过第一输出支路向第一外部功能模块输出第一输出电压；

当FPGA芯片处于至第二工作状态时，LDO电路通过第一输出支路向第一外部功能模块输出第二输出电压。

本发明提供的一种LDO电路及其供电方法，FPGA芯片，利用芯片配置的方式控制LDO电路为外部功能模块切换输出电压，从而减小了FPGA芯片休眠状态时的功耗，延长电源使用寿命。

附图说明

图1为本发明实施例提供的一种LDO电路的结构示意图；

图2为本发明实施例提供的一种LDO电路的电路图；

图3为采用本发明实施例LDO电路的FPGA芯片的时序图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本发明实施例的限定。

图1本发明实施例提供的一种LDO电路的结构示意图，如图1所示，该电路包括第一输出支路101和第二输出支路102；

第一输出支路101和第二输出支路102与第一外部功能模块103连接；

根据第二外部功能模块提供的配置信息，由第一输出支路101向第一外部功能模块103输出第一输出电压或者由第二输出支路102向第一外部功能模块103输出第二输出电压。

需要说明的是，根据第二外部功能模块提供的第一配置信息，由第一输出支路101向第一外部功能模块103输出第一输出电压。根据第二外部功能模块提供的第二配置信息，由第二输出支路102向第一外部功能模块103输出第二输出电压。

图2本发明实施例提供的一种LDO电路的电路图，如图2所示，第一输出支路包括：带隙基准源BGR、第一运算放大器OP1、第二运算放大器OP2、 第一功率管PM1、第一电源电压VDDIO和第一电阻R1及可用配置位调节电阻R2组成的电源网络；配置信息包括第一控制信号PD_OP1、第二控制信号PD_OP1和第三控制信号VC_SW；

第一运算放大器OP1接入第一控制信号PD_OP1；第二运算放大器OP2接入第二控制信号PD_OP2；带隙基准源BGR的输出脚与第一运算放大器OP1的反向输入端相连接；第一运算放大器OP1的正向输入端与可用配置位调节电阻R2、第一电阻R1相连接；第一电阻R1的另一端接地；第一运算放大器OP1的正向输出端与第二运算放大器OP2的反向输入端相连接；第一运算放大器OP1的反向输出端与第二运算放大器OP2的正向输入端相连接；第二运算放大器OP2的输出端与第一功率管PM1的栅极相连接；第一功率管PM1的源极与第一电源电压相连接；第一功率管PM1的漏极与可用配置位调节电阻R2的另一端、第二输出支路相连接；

第二输出支路包括：第二电源电压和第二功率管PM2；第二功率管PM2的漏极与第一功率PM1管的漏极相连接；第二功率管PM2的栅极接入第三控制信号VC_SW；第二功率管PM2的源极与第二电源电压相连接。

具体地，第一外部功能模块和第二外部功能模块为FPGA芯片内部的功能模块。

具体地，当第一控制信号PD_OP1和第二控制信号PD_OP2为第一电平，第三控制信号VC_SW为第二电平时，第一输出支路向第一外部功能模块输出第一输出电压；

当第一控制信号PD_OP1和第二控制信号PD_OP2为第二电平，第三控制信号VC_SW为第一电平时，第二输出支路向第一外部功能模块输出第二输出电压。

具体地，第一输出支路101还包括：第一补偿电容Ca和第二补偿电容Cm；

第二运算放大器OP2的正向输入端与输出端通过第一补偿电容Ca相连接；第一运算放大器OP1的正向输出端通过第二补偿电容Cm与第一功率管PM1 的漏极相连接。

具体地，第一输出支路101还包括：NMOS管、第一开关S1和第二开关S2；

NMOS管的栅极通过第一开关S1与第一放大器OP1的正向输出端相连接；NMOS管的源极与第一功率管OP1的漏极相连接；NMOS管的漏极接地；第二开关S2短接可用配置位调节电阻R2。

图3本发明实施例提供的一种FPGA芯片的时序图，如图3所示，该芯片包括：如上述介绍的LDO电路以及配置存储器；

LDO电路设置有第一输出电压和第二输出电压；

确定FPGA芯片的工作状态；

当FPGA芯片处于第一工作状态时，LDO电路通过第一输出支路向第一外部功能模块输出第一输出电压；

当FPGA芯片由第一工作状态切换至第二工作状态时，LDO电路通过第二输出支路向第一外部功能模块输出第二输出电压。

需要说明的是，FPGA芯片工作过程为起电模式→工作模式→等待模式→休眠模式→等待模式→RESET→起电模式循环工作。

在本例中，以第一电源电压VDDIO为2.5V、第二电源电压VDDCORE为1.1V、第一外部功能模块103为配置存储器，第一电平为0，第二电平为1，为例进行说明。

当FPGA芯片处于起电模式时，第一电源电压VDDIO，第二电源电压VDDCORE上电，LDO电路开启,LDO_PDB为第一输出支路的控制信号，LDO_PDB＝0时第一输出支路101关闭，LDO_PDB＝1时第一输出支路101开启。带隙基准源BGR输出电压VREF为1.0V，第一输出支路输出的第一输出电压VC为1.25V。

当FPGA芯片处于工作模式时，可对配置存储器进行读写操作，此模式经测试整个芯片的第一电源电压VDDIO电流315u，第二电源电压VDDCORE电流550u.

当FPGA芯片处于等待模式时，配置存储器读写完成，处于保持数据状态，配置存储器消耗静态电流仅5Ua。稳压模块通过第一输出支路输出第一输出电压，此模式经测试整个芯片第一电源电压VDDIO电流59u，第二电源电压VDDCORE电流555u.

当FPGA芯片处于休眠模式时，配置存储器，处于保持数据状态。第一输出电压VC切换到第二输出支路，由第二电源电压VDDCORE输出1.1V的第二输出电压。

需要说明的是，当FPGA芯片由等待模式切换到休眠模式时，将第一控制信号PD_OP1和第二控制信号PD_OP2从0切换到1,将第三控制信号VC_SW从1切换到0,由第一输出支路切换为第二输出支路，使第一输出电压VC从1.25V切换到1.1V的第二输出电压，由于第一输出电压VC上有很大的负载电容Cload，而且负载电流I load很小，输出电压会快速平稳的过度。

需要说明的是，当FPGA芯片由休眠模式切换到等待模式时，因为第一输出支路101环路稳定的比较慢，所以在由1.1V的第二输出电压切换至第一输出电压VC之前，需要先启动第一放大器OP1。

在第二功率管PM2关闭第一功率PM1开启的瞬间，由第一输出支路101稳定时间较长，第一功率管PM1栅电压不稳定，导致第一功率管PM1上瞬间有相对较大电流使得第一输出电压VC电压跳起。本发明实施例中在第一输出电压VC与地之间增加了一个NMOS管用来放掉这个瞬时电流，NMOS管的开启时间控制很重要，时间过长会导致第一输出电压VC电压掉的过低使配置存储器的数据难以保持，时间过短起不到放掉电荷的作用，并且，本发明实施例中通过将调节时间的程序下载到FPGA芯片产生控制信号来控制时间长短。NMOS的栅极通过第一开关S1链接到第一放大器OP1的正向输出端，通过第一开关S1控制可控制NMOS的开关。由于第二补偿电容Cm较大，充电时间过长，所以需要第一放大器OP1的正向输出到适合NMOS开启的值，这样必须先开启第一放大器OP1。由于VC＝Vref(1+R2/R1)，VC＝1.25v，Vref＝1v时，R2/R1＝1/4。 当第一输出电压VC降到1.1v时第一电阻R1与可用配置位调节电阻R2的连接点的电压值为0.88v，低于Vref＝1v，此时，不能达到提升第一放大器OP1的正向输出端电压的目的，所以通过开启第二开关S2短接可用配置位调节电阻R2使第一电阻R1与可用配置位调节电阻R2的连接点的电压值为1.1v高于Vref＝1v，从而使第一放大器OP1的正向输出端电压预充到适当值。

本发明实施例提供的一种LDO电路及其供电方法，FPGA芯片，利用芯片配置的方式控制FPGA芯片的工作状态，通过在FPGA芯片的功能模块保持数据状态下切换输出电压，进一步的关断带隙基准源和运算放大器等元件，从而减小了FPGA芯片休眠状态时的功耗，并且在电源切换过程中，采用切换电源网络的方法进行预充，加快了LDO启动时间，使输出电压的稳定性得到保证。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做 的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种LDO电路，其特征在于，所述电路包括：第一输出支路和第二输出支路；

所述第一输出支路和所述第二输出支路与第一外部功能模块连接；

根据第二外部功能模块提供的配置信息，由所述第一输出支路向所述第一外部功能模块输出第一输出电压或者由所述第二输出支路向所述第一外部功能模块输出第二输出电压。

2.根据权利要求1所述的电路，其特征在于，所述第一外部功能模块和所述第二外部功能模块为FPGA芯片内部的功能模块。

3.根据权利要求1所述的电路，其特征在于，所述第一输出支路包括：带隙基准源、第一运算放大器、第二运算放大器、第一功率管、第一电源电压和第一电阻及可用配置位调节电阻组成的电源网络；所述配置信息包括第一控制信号、第二控制信号和第三控制信号；

所述第一运算放大器接入第一控制信号；所述第二运算放大器接入第二控制信号；所述带隙基准源的输出脚与所述第一运算放大器的反向输入端相连接；所述第一运算放大器正向输入端与所述可用配置位调节电阻、所述第一电阻相连接；所述第一电阻的另一端接地；所述第一运算放大器的正向输出端与所述第二运算放大器的反向输入端相连接；所述第一运算放大器的反向输出端与所述第二运算放大器的正向输入端相连接；所述第二运算放大器的输出端与所述第一功率管的栅极相连接；所述第一功率管的源极与所述第一电源电压相连接；所述第一功率管的漏极与所述可用配置位调节电阻的另一端、所述第二输出支路相连接；

所述第二输出支路包括：第二电源电压和第二功率管；

所述第二功率管的漏极与所述第一功率管的漏极相连接；所述第二功率管的栅极接入第三控制信号；所述第二功率管的源极与所述第二电源电压相连接。

4.根据权利要求3所述的电路，其特征在于，

当所述第一控制信号和所述第二控制信号为第一电平，所述第三控制信号为第二电平时，所述第一输出支路向所述第一外部功能模块输出所述第一输出电压；

当所述第一控制信号和所述第二控制信号为所述第二电平，所述第三控制信号为所述第一电平时，所述第二输出支路向所述第一外部功能模块输出所述第二输出电压。

5.根据权利要求3所述的电路，其特征在于，所述第一输出支路还包括：第一补偿电容和第二补偿电容；

所述第二运算放大器的正向输入端与输出端通过所述第一补偿电容相连接；所述第一运算放大器的正向输出端通过所述第二补偿电容与所述第一功率管的漏极相连接。

6.根据权利要求3所述的电路，其特征在于，所述第一输出支路还包括：NMOS管、第一开关和第二开关；

所述NMOS管的栅极通过所述第一开关与所述第一放大器的正向输出端相连接；所述NMOS管的漏极与所述第一功率管的漏极相连接；所述NMOS管的源极接地；所述第二开关短接所述可用配置位调节电阻。

7.一种LDO电路供电方法，应用于由所述LDO电路以及配置存储器构成的FPGA芯片，其中，所述FPGA芯片包括：第一工作状态和第二工作状态，其特征在于，所述LDO电路设置有第一输出电压和第二输出电压；

所述方法包括：

确定所述FPGA芯片的工作状态；

当所述FPGA芯片处于所述第一工作状态时，所述LDO电路通过第一输出支路向所述第一外部功能模块输出所述第一输出电压；

当所述FPGA芯片处于所述第二工作状态时，所述LDO电路通过第二输出支路向所述第一外部功能模块输出所述第二输出电压。

8.根据权利要求7所述的方法，其特征在于，

所述第一工作状态包括：起电模式、工作模式和等待模式中的一个或多个；

所述第二工作状态包括：休眠模式。

9.根据权利要求7所述的方法，其特征在于，工作状态的切换通过FPGA芯片配置的方式实现。

10.一种FPGA芯片，其特征在于，所述芯片包括：如权利要求1所述的电路以及配置存储器；

所述LDO电路设置有第一输出电压和第二输出电压；

确定所述FPGA芯片的工作状态；

当所述FPGA芯片处于所述第一工作状态时，所述LDO电路通过第一输出支路向所述第一外部功能模块输出所述第一输出电压；

当所述FPGA芯片处于所述第二工作状态时，所述LDO电路通过第二输出支路向所述第一外部功能模块输出所述第二输出电压。