CN103178713A - 显著降低待机功耗的低压降稳压器及方法 - Google Patents

Abstract

一种令低压降稳压器显著降低待机功耗的方法，用于IC芯片设计，包括步骤：采用双驱动装置，设置两种工作模式：芯片处于睡眠状态或消耗电流较小时，选择模式Ⅰ，仅驱动装置Ⅰ（202）工作，降低芯片整体功耗；芯片处于全速工作或消耗电流较大时，选择模式Ⅱ，仅驱动装置Ⅱ（203）工作，保持输出电压V_out恒定而不受重负载影响；设置模式选择端口LP’和逻辑控制电路（10），所述模式选择端口LP’与所述IC芯片的低功耗控制端口LP连接；借助逻辑控制电路（10）将端口LP输出逻辑“1”或“0”的电平变换为换接电路所需要的多路电平，以选择模式Ⅰ或模式Ⅱ运行。本发明的有益效果是：有效解决了低压降稳压器睡眠或轻负载时功耗大的问题，易于使用并可以在现有大多数集成电路制造工艺上实现。

Description

显著降低待机功耗的低压降稳压器及方法

技术领域    本发明涉及专长门适用制造和处理半导体或固体器件或其部件的方法，特别是涉及集成电路芯片中的低压降稳压器，尤其是涉及一种采用双驱动装置的低压降稳压器及其构建方法。

背景技术    随着半导体集成电路的发展，集成电路芯片所用工艺越来越先进，该芯片内部电路所需电源电压与芯片的输入电源电压通常不一致，大部分情况下该芯片内部电路所需电源电压低于芯片的输入电源电压，这就需要在芯片内部集成一低压降稳压器，将芯片的输入电源电压转换成内部其他电路需要的电源电压。此类低压降稳压器在给其他电路提供电源的同时需要自身消耗比较少的电流，特别是在芯片电路的睡眠期，低压降稳压器消耗的电流越低越好。

为设计低功耗的低压降稳压器，现有技术采用动态电流反馈装置的方法来实现低静态电流，但其设计比较复杂，而且只能在某些集成电路工艺上实现，具有工艺选择性。现有技术也有采用局部断电的办法，在睡眠时切断数字内核的电源，工作时再重新供电，这样存在时序逻辑掉电状态丢失的问题，同时因控制信号是由数字内核发出，而睡眠时数字内核没有电源，故其睡眠控制信号会被设计得比较复杂。

现有技术低压降稳压器在工作时出于稳定性考虑，通常将静态电流设计比较大，通常在10μA以上，其静态电流在芯片全速工作时可以忽略不计，然而大多数电子产品全速工作的时间只占用芯片工作时间的很少部分，大部分的时间是处于睡眠状态，这时使得低压降稳压器的静态电流就尤为重要，电流越低越好。现有技术的大多数低压降稳压器只考虑了芯片工作时所需的电流驱动能力，而没有考虑在睡眠时需静态电流低。

发明内容    本发明要解决的技术问题在于避免上述现有技术的不足之处而提供一种双驱动的低压降稳压器，解决现有技术低压降稳压器睡眠或轻负载时功耗大的问题。

本发明解决所述技术问题是通过采用以下技术方案来实现，提出一种令低压降稳压器显著降低待机功耗的方法，用于IC芯片设计，包括如下步骤：

A．  所述低压降稳压器采用双驱动装置，设置两种工作模式：芯片处于睡眠状态或消耗电流较小时，选择模式Ⅰ，仅驱动装置Ⅰ工作，降低芯片整体功耗；芯片处于全速工作或消耗电流较大时，选择模式Ⅱ，仅驱动装置Ⅱ工作，保持输出电压V_out恒定而不受重负载影响；

B．  在集成有所述低压降稳压器的IC芯片中设置低功耗控制端口LP，所述IC芯片中有诸多功能模块，其程序存储器指令全速工作或启动较大功耗的功能模块，包括无线发射模块投入工作时，同时输出逻辑电平“1”或“0”至端口LP；而若只启动较小功耗的功能模块工作或指令进入休眠状态，则输出反演的逻辑电平“0”或“1”至端口LP；

C．  设置模式选择端口LP’和逻辑控制电路，所述模式选择端口LP’与所述IC芯片的低功耗控制端口LP连接；借助逻辑控制电路将端口LP输出逻辑“1”或“0”的电平变换为换接电路所需要的多路电平，以选择模式Ⅰ或模式Ⅱ运行；

D．  所述两驱动装置Ⅰ和Ⅱ，使用同一电压反馈电路对所述输出电压V_out实时采样。

所述驱动装置Ⅰ的输出电流≤200μA。

所述逻辑控制电路将模式选择端口LP’输入的选择信号逻辑“1”或“0”变换为A、B、C、D路电平信号“1”或“0”，分别控制各电子开关SW1～SW4的导通或截止，以便选择模式Ⅰ或模式Ⅱ运行。

本发明为解决现有技术的问题，还设计一种显著降低待机功耗的低压降稳压器，包括驱动电路、电压反馈电路和输出电压稳定电路，所述电压反馈电路和输出电压稳定电路都各自有一端电连接所述低压降稳压器的电压输出端V_out，他们的另一端电连接公共地线；还包括模式选择端口LP’和逻辑控制电路；所述驱动装置包括驱动装置Ⅰ和驱动装置Ⅱ，分别用于小/微电流驱动和大电流驱动，它们各自有自己的误差放大器运放1、运放2 ，以及各自的功率晶体管M1，M2,但是误差放大器运放1和运放2 共用同一电压反馈电路的电压采样信号，即运放1和运放2的同相输入端一齐电连接电压反馈电路的两分压电阻R1、R2连接点n12；所述逻辑控制电路将模式选择端口LP’输入的选择信号逻辑“1”或“0”变换为A、B、C、D四路电平信号“1”或“0”，分别控制各电子开关SW1～SW4导通或截止，以便选择模式Ⅰ或模式Ⅱ运行。

所述驱动装置Ⅰ包括运放1、输出功率晶体管M1和电子开关SW1、SW2；所述输出功率晶体管M1的栅极连接所述运放1的输出，其源极连接电源V_in，漏极即为输出电压V_out；电子开关SW1的控制端接入逻辑控制电路的输出端口A，该开关SW1一端接入输出功率晶体管M1的栅极，另一端接电源V_in；所述电子开关SW2的控制端接入逻辑控制电路的输出端口B，该开关SW2的一端接在所述运放1的地端，另一端接地。所述驱动装置Ⅰ的输出电流≤200μA。

所述电压反馈电路的反馈电压V_fb接入该运放1的正输入端，经与运放1的负输入端的参考电压V_ref的差值进行同向放大得出误差校正电压，再将其传递给输出功率晶体管M1的栅极。

      所述驱动装置Ⅱ包括运放2、输出功率晶体管M2和电子开关SW3、SW4；所述输出功率晶体管M2的栅极连接所述运入2的输出，其源极连接电源V_in，其漏极即为输出电压V_out；所述电子开关SW2的控制端接入逻辑控制电路的输出端口C，所述电子开关SW3的一端接入输出功率晶体管M2的栅极，另一端接电源V_in；所述电子开关SW4的控制端接入逻辑控制电路的输出端口D，该开关SW4的一端接在所述运放2的地端，另一端接地。

所述电压反馈电路的反馈电压V_fb接入该运放2的正输入端，经与运放2的负输入端的参考电压V_ref的差值进行同向放大得出误差校正电压，再将其传递给输出功率晶体管M2的栅极。

  所述输出电压稳定电路包括电容C1和其等效串联电阻ESR，所述电阻ESR的一端接入所述低压降稳压器的输出端V_out，另一端连接电容C1，该电容C1的另一端接地； 所述电阻ESR和电容C1一起构成稳定性补偿电路，使得该低压降稳压器的负反馈环路的主极点落在输出端V_out，同时该电容C1又为负载电路的瞬时变化提供峰值电流。

同现有技术相比较，本发明的有益效果在于：本发明结合集成电路芯片的低压降稳压器在工作时需大电流驱动能力，睡眠时需低静态电流的特点，采用双驱动装置设计，其一驱动装置可以提供大电流驱动能力，满足芯片全速工作的需要，另一驱动装置可以提供小电流驱动能力，同时自身静态电流非常低，满足芯片睡眠时的需要，选择哪一驱动装置工作有一控制端口，由芯片内部数字电路控制。易于使用，同时这种技术可以在现有大多数集成电路制造工艺上实现，降低了对工艺的门槛。

附图说明    图1是本发明显著降低待机功耗的低压降稳压器及方法之各优选实施例的逻辑结构示意图；

            图2是所述低压降稳压器优选实施例的电原理图；

            图3是所述低压降稳压器的优选实施例中逻辑控制电路10工作原理的一种时序图。

具体实施方式  下面，结合附图所示之优选实施例进一步阐述本发明。

参阅图1至3，本发明的优选实施例一是，实施一种令低压降稳压器显著降低待机功耗的方法，用于IC芯片设计，包括如下步骤：

A．  所述低压降稳压器采用双驱动装置，设置两种工作模式：芯片处于睡眠状态或消耗电流较小时，选择模式Ⅰ，仅驱动装置Ⅰ202工作，降低芯片整体功耗；芯片处于全速工作或消耗电流较大时，选择模式Ⅱ，仅驱动装置Ⅱ203工作，保持输出电压V_out恒定而不受重负载影响；

B．  在集成有所述低压降稳压器的IC芯片中设置低功耗控制端口LP，所述IC芯片中有诸多功能模块，其程序存储器指令全速工作或启动较大功耗的功能模块，包括无线发射模块投入工作时，同时输出逻辑电平“1”或“0”至端口LP；而若只启动较小功耗的功能模块工作或指令进入休眠状态，则输出反演的逻辑电平“0”或“1”至端口LP；

a)      设置模式选择端口LP’和逻辑控制电路10，所述模式选择端口LP’与所述IC芯片的低功耗控制端口LP连接；借助逻辑控制电路10将端口LP输出逻辑“1”或“0”的电平变换为换接电路所需要的多路电平，以选择模式Ⅰ或模式Ⅱ运行；

C．  所述两驱动装置Ⅰ和Ⅱ，使用同一电压反馈电路40对所述输出电压V_out实时采样。

      所述驱动装置Ⅰ202的输出电流≤200μA，可以是80μA、120μA或150μA。 

所述逻辑控制电路10将模式选择端口LP’输入的选择信号逻辑“1”或“0”变换为A、B、C、D四路电平信号“1”或“0”，分别控制各电子开关SW1～SW4的导通或截止，以便选择模式Ⅰ或模式Ⅱ运行。

参见2和3，本发明优先实施例二，一种显著降低待机功耗的低压降稳压器，包括驱动电路20、电压反馈电路40和输出电压稳定电路50，所述电压反馈电路40和输出电压稳定电路50都各自有一端电连接所述低压降稳压器的电压输出端V_out，他们的另一端电连接公共地线；还包括模式选择端口LP’和控制逻辑电路10；所述驱动装置20包括驱动装置Ⅰ202和驱动装置Ⅱ203，分别用于小/微电流驱动和大电流驱动，它们各自有自己的误差放大器运放1和运放2 ，以及各自的功率晶体管M1，M2,但是误差放大器运放1和运放2 共用同一电压反馈电路40的电压采样信号，即运放1和运放2的同相输入端一齐电连接电压反馈电路40的两分压电阻R1、R2连接点n12；所述逻辑控制电路10将模式选择端口LP’输入的选择信号逻辑“1”或“0”变换为A、B、C、D四路电平信号“1”或“0”，分别控制各电子开关SW1～SW4导通或截止，以便选择模式Ⅰ或模式Ⅱ运行。

      所述驱动装置Ⅰ202包括运放1、输出功率晶体管M1和电子开关SW1、SW2；所述输出功率晶体管M1的栅极连接所述运放1的输出，其源极连接电源V_in，漏极即为输出电压V_out；电子开关SW1的控制端接入逻辑控制电路10的输出端口A，该开关SW1一端接入输出功率晶体管M1的栅极，另一端接电源V_in；所述电子开关SW2的控制端接入逻辑控制电路10的输出端口B，该开关SW2的一端接在所述运放1的地端，另一端接地。

所述电压反馈电路40的反馈电压V_fb接入该运放1的正输入端，经与运放1的负输入端的参考电压V_ref的差值进行同向放大得出误差校正电压，再将其传递给输出功率晶体管M1的栅极。所述驱动装置Ⅰ202的输出电流可以是80μA、120μA、150μA 或≤200μA。

      所述驱动装置Ⅱ203包括运放2、输出功率晶体管M2和电子开关SW3、SW4；所述输出功率晶体管M2的栅极连接所述运入2的输出，其源极连接电源V_in，其漏极即为输出电压V_out；所述电子开关SW2的控制端接入逻辑控制电路10的输出端口C，所述电子开关SW3的一端接入输出功率晶体管M2的栅极，另一端接电源Vin；所述电子开关SW4的控制端接入逻辑控制电路10的输出端口D，该开关SW4的一端接在所述运放2的地端，另一端接地。

所述电压反馈电路40的反馈电压V_fb接入该运放2的正输入端，经与运放2的负输入端的参考电压V_ref的差值进行同向放大得出误差校正电压，再将其传递给输出功率晶体管M2的栅极。

    所述输出电压稳定电路50包括电容C1和其等效串联电阻ESR，所述电阻ESR的一端接入所述低压降稳压器的输出端Vout，另一端连接电容C1，该电容C1的另一端接地； 所述电阻ESR和电容C1一起构成稳定性补偿电路，使得该低压降稳压器的负反馈环路的主极点落在输出端Vout，同时该电容C1又为负载电路60的瞬时变化提供峰值电流。

结合图2和图3，对所述优选各实施例中各电路构件的功能分述如下：

驱动装置Ⅰ202包含如下组件：运放1、输出功率晶体管M1、电子开关SW1和电子开关SW2。运放1为误差放大器，其负输入端接参考电源Vref，正输入端通过线网n12接由电阻R1、R2组成的电压反馈电路的输出。输出功率晶体管M1采用PMOS，其栅极接运放1的输出，源极接电源Vin，漏极接低压降稳压器的输出Vout。电子开关SW1的控制端接逻辑控制电路10的A端口，开关端一端接输出功率晶体管M1的栅极，一端接电源Vin。电子开关SW2的控制端接逻辑控制电路10的B端口，开关端一端接运放1的地端，一端接地。图2中所有电子开关SW1～SW4均以控制端接“1”表示电子开关导通导通，接“0”表示电子开关截止，如表1所示。运放1将反馈电压与Vref的差值进行同向放大得出误差校正电压，然后将误差校正电压传递给输出功率晶体管M1的栅极。输出功率晶体管M1可以提供小电流的驱动能力，如<100μA，并保持输出电压Vout基本恒定。

驱动装置Ⅱ203包括运放2、输出功率晶体管M2、电子开关SW3和电子开关SW4。运放2为误差放大器，其负输入端接参考电源Vref，正输入端通过线网n12接由电阻R1、R2组成的电压反馈电路的输出。输出功率晶体管M2采用PMOS，其栅极接运放2的输出，源极接电源Vin，漏极接低压降稳压器的输出Vout。电子开关SW3的控制端接逻辑控制电路10的C端口，开关端一端接输出功率晶体管M2的栅极，一端接电源Vin。电子开关SW4的控制端接逻辑控制电路10的D端口，开关端一端接运放2的地端，一端接地。运放2将反馈电压与Vref的差值进行同向放大得出误差校正电压，然后将误差校正电压传递给输出功率晶体管M2的栅极。将输出功率晶体管M2的尺寸设计的比较大，因而驱动能力很强，使得低压降稳压器在重负载的情况下仍保持输出电压Vout基本恒定。

电压反馈电路50由分压电阻R1、R2组成，将Vout的电压按一定比例经线网n12反馈至运放1和运放2的正输入端。由图1可知，当选择小电流驱动电路102工作时，线网n12的电压变化与运放1的输出电压变化是同向关系，运放1的输出电压变化与低压降稳压器的输出Vout的电压变化是反向关系，故该低压降稳压器的电压反馈环路为负反馈环路，低压降稳压器能实时校正其输出电压Vout，使得输出电压Vout保持与参考电压Vref恒定的电压比例关系；同理适用于大电流驱动电路103工作的情况。

逻辑控制电路10用于驱动装置Ⅰ202或驱动装置Ⅱ203工作，其输入端口LP’连接所述芯片内部数字电路控制端口LP的高低电平，所述逻辑控制电路10的输出有4个端口A、B、C、D，分别连接电子开关SW1～SW4的控制端，本例中LP’为“1”时选择驱动装置Ⅰ202工作，即所述低压降稳压器工作在模式Ⅰ，LP为“0”时选择驱动装置Ⅱ203工作，即低压降稳压器工作在模式Ⅱ。

所述输出电压稳定电路50包括电阻ESR和电容C1，电阻ESR为电容C1的等效串联电阻，电阻ESR的一端接低压降稳压器的输出端Vout，另一端接电容C1，电容C1的另一端则接地，电阻ESR和电容C1一起构成稳定性补偿电路，使得低压降稳压器的负反馈环路的主极点落在输出端Vout，同时C1又为负载电阻RL的瞬时变化提供峰值电流。

请参见图3所示，阐明所述逻辑控制电路10的工作原理的一种时序图，图中LP’为逻辑控制电路10输入端口的一种时序，A、B、C、D为其相应的输出时序。在t0～t1的时间段内LP’为“0”，A端口输出“1”，B端口输出“0”，控制图2中电子开关SW1导通导通，电子开关SW2截止，C端口输出“0”，D端口输出“1”，控制图2中电子开关SW3截止，电子开关SW4导通，选择驱动装置Ⅱ203工作，低压降稳压器的输出电压由驱动装置Ⅱ决定，驱动装置Ⅰ202挂起不再消耗电流，低压降稳压器工作在模式Ⅱ；在t1时刻，LP为由“0”变为“1”，A端口则输出相应由“1”变为“0”，B端口输出由“0”变为“1”，将图1中电子开关SW1截止，电子开关SW2导通，从而将驱动装置Ⅰ为工作状态，此时驱动装置Ⅰ和驱动装置Ⅱ同时处于工作状态，低压降稳压器的输出电压由驱动装置Ⅰ和驱动装置Ⅱ共同决定，但这只是一种过渡状态，从t1到t2的时间非常短，比如10nS，在t2时刻，C端口则输出由“0”变为“1”，D端口输出由“1”变为“0”，将图2中电子开关SW3导通，电子开关SW4截止，从而将驱动装置Ⅱ203挂起不再消耗电流，低压降稳压器的输出由驱动装置Ⅰ202决定，低压降稳压器工作在模式Ⅰ202；在t1时刻状态发生变化至t2时刻结束，低压降稳压器由模式Ⅱ经短暂过渡态切换至模式Ⅰ，最终选择驱动装置Ⅰ202工作，将驱动装置Ⅱ203挂起，同理从t3时刻状态发生变化至t4时刻结束，低压降稳压器是有模式Ⅰ经短暂过渡态切换至模式Ⅱ，最终选择驱动装置Ⅱ203工作，将驱动装置Ⅰ202挂起，这里不再赘述。

综上所述，本发明的结构特征及各实施例皆已详细揭示，而可充分显示出本发明在目的及功效上均具有实施的进步性。

以上说明仅为本发明的优选实施例而已，不能用来表达限定本发明所实施的范围，即凡根据本发明权利要求所作的等效变化与修饰，皆应属于本发明专利涵盖的范围内。

Claims (9)

1.一种令低压降稳压器显著降低待机功耗的方法，用于IC芯片设计，包括步骤：

所述低压降稳压器采用双驱动装置，设置两种工作模式：芯片处于睡眠状态或消耗电流较小时，选择模式Ⅰ，仅驱动装置Ⅰ（202）工作，降低芯片整体功耗；芯片处于全速工作或消耗电流较大时，选择模式Ⅱ，仅驱动装置Ⅱ（203）工作，保持输出电压V_out恒定而不受重负载影响；

在集成有所述低压降稳压器的IC芯片中设置低功耗控制端口LP，所述IC芯片中有诸多功能模块，其程序存储器指令全速工作或启动较大功耗的功能模块，包括无线发射模块投入工作时，同时输出逻辑电平“1”或“0”至端口LP；而若只启动较小功耗的功能模块工作或指令进入休眠状态，则输出反演的逻辑电平“0”或“1”至端口LP；

设置模式选择端口LP’和逻辑控制电路（10），所述模式选择端口LP’与所述IC芯片的低功耗控制端口LP连接；借助逻辑控制电路（10）将端口LP输出逻辑“1”或“0”的电平变换为换接电路所需要的多路电平，以选择模式Ⅰ或模式Ⅱ运行；

所述两驱动装置Ⅰ和Ⅱ，使用同一电压反馈电路（40）对所述输出电压V_out实时采样。

2.按照权利要求1所述的令低压降稳压器显著降低待机功耗的方法，其特征在于：

        所述步骤A所述的芯片处于睡眠状态或消耗电流较小工作模式，以及所述芯片全速工作或消耗电流较大工作模式时的各电流值是预测值或经验值。

3.按照权利要求1所述的令低压降稳压器显著降低待机功耗的方法，其特征在于：

所述驱动装置Ⅰ（202）的输出电流≤200μA。

4.按照权利要求1所述的令低压降稳压器显著降低待机功耗的方法，其特征在于：

所述逻辑控制电路（10）将模式选择端口LP’输入的选择信号逻辑“1”或“0”变换为A、B、C、D四路电平信号“1”或“0”，分别控制各电子开关SW1～SW4的导通或截止导通或截止，以便选择模式Ⅰ或模式Ⅱ运行。

5.一种显著降低待机功耗的低压降稳压器，包括驱动电路（20）、电压反馈电路（40）和输出电压稳定电路（50），所述电压反馈电路（40）和输出电压稳定电路（50）都各自有一端电连接所述低压降稳压器的电压输出端V_out，他们的另一端电连接公共地线；其特征在于：

还包括模式选择端口LP’和逻辑控制电路（10）；所述驱动装置（20）包括驱动装置Ⅰ（202）和驱动装置Ⅱ（203），分别用于小/微电流驱动和大电流驱动，它们各自有自己的误差放大器（运放1，运放2 ），以及各自的功率晶体管（M1，M2）,但是误差放大器（运放1，运放2 ）共用同一电压反馈电路（40）的电压采样信号，即运放1和运放2的同相输入端一齐电连接电压反馈电路（40）的两分压电阻（R1、R2）连接点n12；所述逻辑控制电路（10）将模式选择端口LP’输入的选择信号逻辑“1”或“0”变换为A、B、C、D四路电平信号“1”或“0”，分别控制各电子开关SW1～SW4导通或截止，以便选择模式Ⅰ或模式Ⅱ运行。

6.按照权利要求5所述显著降低待机功耗的低压降稳压器，其特征在于：

       所述驱动装置Ⅰ（202）包括运放1、输出功率晶体管M1和电子开关SW1、SW2；所述输出功率晶体管M1的栅极连接所述运放1的输出，其源极连接电源V_in，漏极即为输出电压V_out；电子开关SW1的控制端接入逻辑控制电路（10）的输出端口A，该开关SW1一端接入输出功率晶体管M1的栅极，另一端接电源Vin；所述电子开关SW2的控制端接入逻辑控制电路（10）的输出端口B，该开关SW2的一端接在所述运放1的地端，另一端接地；

所述电压反馈电路（40）的反馈电压V_fb接入该运放1的正输入端，经与运放1的负输入端的参考电压V_ref的差值进行同向放大得出误差校正电压，再将其传递给输出功率晶体管M1的栅极。

7.按照权利要求5所述的显著降低待机功耗的低压降稳压器，其特征在于：

       所述驱动装置Ⅱ（203）包括运放2、输出功率晶体管M2和电子开关SW3、SW4；所述输出功率晶体管M2的栅极连接所述运入2的输出，其源极连接电源V_in，其漏极即为输出电压V_out；所述电子开关SW2的控制端接入逻辑控制电路（10）的输出端口C，所述电子开关SW3的一端接入输出功率晶体管M2的栅极，另一端接电源V_in；所述电子开关SW4的控制端接入逻辑控制电路（10）的输出端口D，该开关SW4的一端接在所述运放2的地端，另一端接地；

所述电压反馈电路（40）的反馈电压V_fb接入该运放2的正输入端，经与运放2的负输入端的参考电压V_ref的差值进行同向放大得出误差校正电压，再将其传递给输出功率晶体管M2的栅极。

8.按照权利要求5所述的显著降低待机功耗的低压降稳压器，其特征在于：

       所述输出电压稳定电路（50）包括电容C1和其等效串联电阻ESR，所述电阻ESR的一端接入所述低压降稳压器的输出端V_out，另一端连接电容C1，该电容C1的另一端接地； 所述电阻ESR和电容C1一起构成稳定性补偿电路，使得该低压降稳压器的负反馈环路的主极点落在输出端V_out，同时该电容C1又为负载电路（60）的瞬时变化提供峰值电流。

9.按照权利要求5或6所述的双驱动的低压降稳压器，其特征在于：

所述驱动装置Ⅰ（202）的输出电流≤200μA。

Images