CN110673681A - 一种带隙基准电路 - Google Patents

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Abstract

本发明公开了一种带隙基准电路，包括：用于输出基准电流的主电路、用于启动主电路的启动模块、用于根据主电路提供的基准电流输出所需规格的带隙基准电压的输出模块、用于采集主电路在启动阶段所产生的过冲信号，并根据采集到的过冲信号来控制输出模块进行稳定输出的延时控制模块。本发明通过延时控制模块采样主电路在启动阶段产生的过冲信号时，控制延时输出模块对主电路的采样进行延时，延时时间可控，进而可以等过冲信号过去之后，再来控制输出模块进行采样，这样可以减弱或消除输出电压的过冲，使输出模块电压输出稳定。

Description

一种带隙基准电路
技术领域
本发明涉及电路技术领域，特别涉及一种带隙基准电路。
背景技术
在传统带隙基准电路中，输出的电压Vref建立过程中会出现过冲。以NORFLASH(即非易失闪存技术)领域为例，NOR FLASH常见的擦除方式需要对WL施加一个负压，该负压的产生由芯片内部的负电荷泵产生，大小基于Vref的倍数，以-7倍为例，即擦除时WL电压为-8.4v，此时内部的levelshift的MOS管的VDS为(3.3-(-8.4))＝11.7v，在安全工作区间(工艺决定drain和source的穿通电压为12.5v)；若此时过冲0.3v，则levelshift的MOS的VDS为13.8v，大于穿通电压，会对芯片造成不可逆的损坏，而NOR FLASH通常要求在100K的擦除操作之间性能不变，故对于NOR FALSH而言是不可接受的。
发明内容
为了解决现有技术的问题，本发明实施例提供了一种带隙基准电路。所述技术方案如下：
一方面，本发明实施例提供了一种带隙基准电路，包括：
主电路，与电源连接，用于输出基准电流；
启动模块，分别与主电路和电源连接，用于启动主电路；
输出模块，与主电路连接，用于根据主电路提供的基准电流输出所需规格的带隙基准电压；
延时控制模块，分别与主电路和输出模块连接，用于采集主电路在启动阶段所产生的过冲信号，并根据采集到的过冲信号来延时输出模块对主电路进行采样，以避免采样到主电路产生的过冲信号。。
在本发明实施例上述的带隙基准电路中，所述主电路包括：第一开关管、第二开关管、第三开关管、第四开关管、第一电阻、第二电阻、第三电阻、运算放大器，
第一开关管的源极和栅极均接地，第一开关管的漏极分别与第一电阻的一端、运算放大器的第一输入端、第三开关管的漏极连接，第一电阻的另一端接地，第三开关管的源极与电源的正极连接，第三开关管的栅极分别与运算放大器的输出端、第四开关管的栅极连接，
第二开关管的源极和栅极均接地，第二开关管的漏极与第二电阻的一端连接，第二电阻的另一端分别与第三电阻的一端、运算放大器的第二输入端、第四开关管的漏极连接，第三电阻的另一端接地，第四开关管的源极与电源的正极连接，
运算放大器的输出端还分别与启动模块、输出模块、延时控制模块连接。
在本发明实施例上述的带隙基准电路中，所述启动模块包括：第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管，
第五开关管的源极接地，第五开关管的栅极分别与第六开关管的漏极、第九开关管的栅极和漏极连接，第五开关管的漏极分别与运算放大器的输出端、第八开关管的栅极和漏极、第十开关管的栅极连接，第八开关管的源极与电源的正极连接，
第六开关管的源极接地，第六开关管的漏极分别与第七开关管的漏极和栅极、第十开关管的漏极连接，第七开关管的源极接地，第九开关管的源极与电源的正极连接，第十开关管的源极与电源的正极连接。
在本发明实施例上述的带隙基准电路中，所述输出模块包括：第十一开关管、第十二开关管、第四电阻，
第十一开关管的栅极与运算放大器的输出端连接，第十一开关管的源极与电源的正极连接，第十一开关管的漏极与第十二开关管的漏极连接，第十二开关管的栅极与延时控制模块连接，第十二开关管的源极与第四电阻的一端连接，第十二开关管的中性线接地，第四电阻的另一端接地，第十二开关管的源极与第四电阻的一端之间设置有供与负载连接的输出端口。
在本发明实施例上述的带隙基准电路中，所述延时控制模块包括：第十三开关管、电容、反相器，
第十三开关管的源极与电源的正极连接，第十三开关管的栅极与运算放大器的输出端连接，第十三开关管的漏极分别与反相器的输入端、电容的上极板连接，电容的下极板接地，反相器的输出端与第十二开关管的栅极连接。
在本发明实施例上述的带隙基准电路中，所述第十一开关管为N型MOS管或者P型MOS管。
在本发明实施例上述的带隙基准电路中，所述电容为MIM电容或者MOS电容。
本发明实施例提供的技术方案带来的有益效果是：
通过延时控制模块采样主电路在启动阶段产生的过冲信号时，控制延时输出模块对主电路的采样进行延时，延时时间可控，进而可以等过冲信号过去之后，再来控制输出模块进行采样，这样可以减弱或消除输出电压的过冲，使输出模块电压输出稳定。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种带隙基准电路的结构示意图；
图2是本发明实施例一提供的一种带隙基准电路的电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一
本发明实施例提供了一种带隙基准电路，适用于输出无过冲的基准电流，参见图1，该带隙基准电路可以包括：
主电路10，与电源VDD连接，用于输出基准电流。
启动模块20，分别与主电路10和电源VDD连接，用于启动主电路10。
输出模块30，与主电路10连接，用于根据主电路10提供的基准电流输出所需规格的带隙基准电压。
延时控制模块40，分别与主电路10和输出模块30连接，用于采集主电路10在启动阶段所产生的过冲信号，并根据采集到的过冲信号来延时输出模块30对主电路10进行采样，以避免采样到主电路10产生的过冲信号，实现控制输出模块30进行稳定输出。
在本实施例中，通过延时控制模块40采样主电路10在启动阶段产生的过冲信号时，控制延时输出模块30对主电路10的采样进行延时，延时时间可控，进而可以等过冲信号过去之后，再来控制输出模块30进行采样，这样可以减弱或消除输出电压的过冲，使输出模块30电压输出稳定。
具体地，参见图2，主电路10包括：第一开关管NM0、第二开关管NM1、第三开关管PM0、第四开关管PM1、第一电阻R0、第二电阻R1、第三电阻R2、运算放大器P。
第一开关管NM0的源极和栅极均接地，第一开关管NM0的漏极分别与第一电阻R0的一端、运算放大器P的第一输入端、第三开关管PM0的漏极连接，第一电阻R0的另一端接地，第三开关管PM0的源极与电源VDD的正极连接，第三开关管PM0的栅极分别与运算放大器P的输出端、第四开关管PM1的栅极连接；
第二开关管NM1的源极和栅极均接地，第二开关管NM1的漏极与第二电阻R1的一端连接，第二电阻R1的另一端分别与第三电阻R2的一端、运算放大器P的第二输入端、第四开关管PM1的漏极连接，第三电阻R2的另一端接地，第四开关管PM1的源极与电源VDD的正极连接；
运算放大器P的输出端还分别与启动模块20、输出模块30、延时控制模块40连接。
进一步地，参见图2，启动模块20包括：第五开关管NM2、第六开关管NM3、第七开关管NM4、第八开关管PM2、第九开关管PM3、第十开关管PM4。
第五开关管NM2的源极接地，第五开关管NM2的栅极分别与第六开关管NM3的漏极、第九开关管PM3的栅极和漏极连接，第五开关管NM2的漏极分别与运算放大器P的输出端、第八开关管PM2的栅极和漏极、第十开关管PM4的栅极连接，第八开关管PM2的源极与电源VDD的正极连接；
第六开关管NM3的源极接地，第六开关管NM3的漏极分别与第七开关管NM4的漏极和栅极、第十开关管PM4的漏极连接，第七开关管NM4的源极接地，第九开关管PM3的源极与电源VDD的正极连接，第十开关管PM4的源极与电源VDD的正极连接。
进一步地，参见图2，输出模块30包括：第十一开关管PM5、第十二开关管NM5A、第四电阻R2。
第十一开关管PM5的栅极与运算放大器P的输出端连接，第十一开关管PM5的源极与电源VDD的正极连接，第十一开关管PM5的漏极与第十二开关管NM5A的漏极连接，第十二开关管NM5A的栅极与延时控制模块40连接，第十二开关管NM5A的源极与第四电阻R2的一端连接，第十二开关管NM5A的中性线接地，第四电阻R2的另一端接地，第十二开关管NM5A的源极与第四电阻R2的一端之间设置有供与负载连接的输出端口。
进一步地，参见图2，延时控制模块40包括：第十三开关管PM6A、电容C0、反相器INV0。
第十三开关管PM6A的源极与电源VDD的正极连接，第十三开关管PM6A的栅极与运算放大器P的输出端连接，第十三开关管PM6A的漏极分别与反相器INV0的输入端、电容C0的上极板连接，电容C0的下极板接地，反相器INV0的输出端与第十二开关管NM5A的栅极连接。
在本实施例中，电容C0不限于MIM电容、MOS电容，第十一开关管NM5A不限于N型MOS管、P型MOS管。
下面介绍一下该带隙基准电路的上电过程：
随着VDD上升，NM2的gate端电压V1慢慢上升，当V1电压足以使NM2导通时，PM2和NM2形成回路，V2电压将小于VDD，此时主电路脱离“0”稳态，正常工作；
PM0和PM1产生电流，PM4以一定比例镜像该电流，PM4的电流流过NM4。NM3镜像NM4的电流，PM3和NM3形成回路，将V1拉至地，NM2关闭，PM2关闭，启动电路关闭，主电路正常工作；
PM5通过镜像PM0和PM1的电流，在电阻R2上产生压降，输出基准电压Vref。
在启动时，由于V2的初始电压为VDD，当NM2导通瞬间，该电压会瞬间降低(约为1/2VDD)，此时PM0和PM1的VGS值较大，流过PM0和PM1的电流较大，而稳定工作的VGS并没有1/2VDD，所以在电路上电过程中，流过PM0和PM1的电流会出现过冲，此电流过冲会直接反映在R2的压降上，导致Vref的波形出现过冲。
而当V2电压突然下降，此时流过PM6A的电流出现过冲，电容C0上的压降升高，当C0上的电压达到反相器INV0的翻转电压，NM5A的gate电压为低，NM5A关闭，Vref保持低电平，当V2的电压趋于稳定后，流过PM6A的电流正常，此时C0上的电压较低，反相器输出高电平，NM5A开启，Vref正常输出。
通过合理设置PM6A的尺寸、C0的大小、反相器的尺寸，即可在保证输出电压Vref的建立时间，又可削弱输出电压Vref的过冲。
本发明实施例通过延时控制模块采样主电路在启动阶段产生的过冲信号时，控制延时输出模块对主电路的采样进行延时，延时时间可控，进而可以等过冲信号过去之后，再来控制输出模块进行采样，这样可以减弱或消除输出电压的过冲，使输出模块电压输出稳定。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种带隙基准电路，其特征在于，包括：
主电路(10)，与电源(VDD)连接，用于输出基准电流；
启动模块(20)，分别与主电路(10)和电源(VDD)连接，用于启动主电路(10)；
输出模块(30)，与主电路(10)连接，用于根据主电路(10)提供的基准电流输出所需规格的带隙基准电压；
延时控制模块(40)，分别与主电路(10)和输出模块(30)连接，用于采集主电路(10)在启动阶段所产生的过冲信号，并根据采集到的过冲信号来延时输出模块(30)对主电路(10)进行采样，以避免采样到主电路(10)产生的过冲信号。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述主电路(10)包括：第一开关管(NM0)、第二开关管(NM1)、第三开关管(PM0)、第四开关管(PM1)、第一电阻(R0)、第二电阻(R1)、第三电阻(R2)、运算放大器(P)，
第一开关管(NM0)的源极和栅极均接地，第一开关管(NM0)的漏极分别与第一电阻(R0)的一端、运算放大器(P)的第一输入端、第三开关管(PM0)的漏极连接，第一电阻(R0)的另一端接地，第三开关管(PM0)的源极与电源(VDD)的正极连接，第三开关管(PM0)的栅极分别与运算放大器(P)的输出端、第四开关管(PM1)的栅极连接，
第二开关管(NM1)的源极和栅极均接地，第二开关管(NM1)的漏极与第二电阻(R1)的一端连接，第二电阻(R1)的另一端分别与第三电阻(R2)的一端、运算放大器(P)的第二输入端、第四开关管(PM1)的漏极连接，第三电阻(R2)的另一端接地，第四开关管(PM1)的源极与电源(VDD)的正极连接，
运算放大器(P)的输出端还分别与启动模块(20)、输出模块(30)、延时控制模块(40)连接。
3.根据权利要求2所述的带隙基准电路，其特征在于，所述启动模块(20)包括：第五开关管(NM2)、第六开关管(NM3)、第七开关管(NM4)、第八开关管(PM2)、第九开关管(PM3)、第十开关管(PM4)，
第五开关管(NM2)的源极接地，第五开关管(NM2)的栅极分别与第六开关管(NM3)的漏极、第九开关管(PM3)的栅极和漏极连接，第五开关管(NM2)的漏极分别与运算放大器(P)的输出端、第八开关管(PM2)的栅极和漏极、第十开关管(PM4)的栅极连接，第八开关管(PM2)的源极与电源(VDD)的正极连接，
第六开关管(NM3)的源极接地，第六开关管(NM3)的漏极分别与第七开关管(NM4)的漏极和栅极、第十开关管(PM4)的漏极连接，第七开关管(NM4)的源极接地，第九开关管(PM3)的源极与电源(VDD)的正极连接，第十开关管(PM4)的源极与电源(VDD)的正极连接。
4.根据权利要求3所述的带隙基准电路，其特征在于，所述输出模块(30)包括：第十一开关管(PM5)、第十二开关管(NM5A)、第四电阻(R2)，
第十一开关管(PM5)的栅极与运算放大器(P)的输出端连接，第十一开关管(PM5)的源极与电源(VDD)的正极连接，第十一开关管(PM5)的漏极与第十二开关管(NM5A)的漏极连接，第十二开关管(NM5A)的栅极与延时控制模块(40)连接，第十二开关管(NM5A)的源极与第四电阻(R2)的一端连接，第十二开关管(NM5A)的中性线接地，第四电阻(R2)的另一端接地，第十二开关管(NM5A)的源极与第四电阻(R2)的一端之间设置有供与负载连接的输出端口。
5.根据权利要求4所述的带隙基准电路，其特征在于，所述延时控制模块(40)包括：第十三开关管(PM6A)、电容(C0)、反相器(INV0)，
第十三开关管(PM6A)的源极与电源(VDD)的正极连接，第十三开关管(PM6A)的栅极与运算放大器(P)的输出端连接，第十三开关管(PM6A)的漏极分别与反相器(INV0)的输入端、电容(C0)的上极板连接，电容(C0)的下极板接地，反相器(INV0)的输出端与第十二开关管(NM5A)的栅极连接。
6.根据权利要求5所述的带隙基准电路，其特征在于，所述第十一开关管(NM5A)为N型MOS管或者P型MOS管。
7.根据权利要求5所述的带隙基准电路，其特征在于，所述电容(C0)为MIM电容或者MOS电容。
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