JPH01147921A - 省電力型ｐｌｌシンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 自動車無線電話等の受信機の局部発振器に用いられる省
電力型ＰＬＬ周波数シンセサイザに関し、該シンセサイ
ザのＰＬＬループの同期引込時間の短縮を目的とし、 位相比較器と積分器と電圧制御発振器と分周器をループ
構成して電圧制御発振器の発振周波数を基準周波数信号
ｆｒと同期させるＰＬＬの分周器を間歇動作させ該ＰＬ
Ｌの消費電力を低減する省電力型シンセサイザにおいて
、分周器の間歇動作によりＰＬＬをオンする前に、基準
信号ｆｒまたは分周器出力信号ｆｐを他方の信号によっ
てゲート処理して基準周波数信号ｆｒと分周器出力信号
ｒｐの初期の位相差をなくす構成としたものである。

〔産業上の利用分野〕

本発明は無線通信装置の例えば自動車無線電話の受信機
の局部発振器等に用いられるＰＬＬ周波数シンセサイザ
に係り、特に省電力型のＰＬＬシンセサイザに関する。

自動車無線電話の子局は、自分が送信しない受信状態で
は、基地局から何秒間隔かの周期で繰返し送られてくる
送信信号を受信する。−回の送信時間が短いため、この
送信信号を受信する自動車無線電話局の受信機の局部発
振器用ＰＬＬシンセサイザは、その待受時間における消
費電力が少ないことの他に、該シンセサイザを構成する
ＰＬＬループがその基準信号入力に同期して引込まれる
迄の同期引込時間が短いことが望まれている。

〔従来の技術〕

従来の省電力型の局部発振器用ＰＬＬシンセサイザの構
成を第４図に示す。

第４図の従来の省電力型の局部発振器用ＰＬＬシンセサ
イザは、周波数基準となる水晶発振機１１Ａの出力を固
定分周器１２＾により１／Ｈに周波数逓分した基準周波
数信号ｆｒをスイッチ７１Ａを介して位相比較器２Ａの
一方の入力端２１に入力し、位相比較器２Ａの他方の入
力端２２には、電圧制御発振器４Ａの発振出力を分周器
５Ａで分周した周波数の分周信号ｆｐをスイッチ７２Ａ
を介して入力し、基準周波数信号ｆｒと分周信号ｆｐの
両信号の位相を比較する。

位相を比較した結果の位相比較器２Ａの出力の位相誤差
εは低域通過のループフィルタ３Ａにより積分され、積
分電圧Ｖを電圧制御発振器４Ａにその制御電圧Ｖとして
加え、その発振周波数ｆを変化させ分周器５Ａの分周出
力ｆｐの位相を変化させるＰＬＬループを構成する。こ
のＰＬＬループの動作は、位相比較器２Ａの位相誤差ε
が無くなるまで′ｍ続されるが、その位相差が零になっ
たときＰＬＬループは同期状態となり、その同期状態の
時の電圧制御発振器４Ａの周波数ｆｏｕｔの発振信号が
局部発振器用１’ＬＬシンセサイザの出力となっている
。そして、局部発振器用ＰＬＬシンセサイザの待受時の
消費電力を低減するため、分周器５Ａの電源をオン／オ
フするスイッチ７３Ａと、電圧制御発振器４への電源を
オン／オフするスイッチ７４Ａを設け、電圧制御発振器
４へのスイッチ７４Ａを一定周期Ｔの待受時間Ｔｏだけ
オンとし、分周器５Ａの電源のスイッチ７３Ａを電圧制
御発振器４Ａのスイッチ７４Ａのオン動作後にオンとし
、前記待受時間Ｔｏのうちの一定時間Ｔ１だけ電源を接
続し、この時間ＴＩの間に前記ＰＬＬループの同期を確
立する。そして時間Ｔ１の経過后は電源のスイッチ７３
Ａをオフとする。そして分周器５Ａの出力信号ｆｒのス
イッチ７２Ａも、分周器５Ａの電源のスイッチ７３Ａの
オンに続いて一定時間Ｔ２だけオンとなるがその後、分
周器５Ａの電源のスイッチ７３Ａのオフと同時にオフと
なってＰＬＬループが解かれる。分周器５Ａの一定時間
Ｔ１の間歇動作ののちＰＬＬルー１がループを解かれた
後の待受時間Ｔｏの電圧制御発振器４Ａは、ループフィ
ルタ３ＡのコンデンサＣ３に蓄積された電荷電圧Ｖによ
り、ＰＬＬの同期状態の発振周波数ｆｏｕｔを保持して
、待受時間Ｔｏの間受信機の局部発振器として使用され
る。

〔発明が解決しようとする問題点〕

従来の省電力型の局部発振器用ＰＬＬシンセサイザは、
上述の如く、水晶発振器１１Ａの出力を固定分周器１２
Ａで１／Ｈに周波数逓分した基準周波数信号ｆｒと、電
圧制御発振器４Ａの発振周波数ｆを分周器５Ａにより分
周した分周信号ｆｐを位相比較器２Ａに入力して位相を
比較し、その位相誤差εをループフィルタ３Ａで積分し
その積分電圧Ｖを電圧制御発振器４への制御電圧Ｖとし
て加えＰＬＬループ制御を行い、位相差がか零になって
分周器５Ａの出力の分周信号ｆｐの位相が、基準信号ｆ
ｒの位相と一致して同期が取れたときの電圧制御発振器
４＾の周波数ｆｏｕｔを局部発振器用ＰＬＬシンセサイ
ザの出力としている。そしてＰＬＬシンセサイザ全体の
消費電力を低減させるため、ＰＬＬループの分周器５Ａ
の電源電圧を待受時間Ｔｏの間の短い時間Ｔ１だけオン
して間歇動作させその時間Ｔ１の間にＰＬＬループの同
期を確立し、同期が確立したのちは、分周器５Ａの電源
電圧をオフとしその出力ｆｐをオフとしてＰＬＬループ
を解く。ＰＬＬループが解かれたのちの電圧制御発振器
４Ａは、ループフィルタ３Ａ内部のコンデンサＣ３に保
持している電圧Ｖによってフリーランの状態の発振を′
ｍ続し、再びＰＬＬループが閉じる時にも、大きな発振
周波数の変動は生じないことを前提としている。しかし
、コンデンサｃ３に保持されている電圧Ｖに変動が無く
ても、基準信号側の固定分周器１２Ａの出力信号ｆｒと
分周器５＾の出力信号ｆｐの初期位相が異なっているた
め、ＰＬＬが基準信号ｆｒに同期するまでの引込時間が
大きくなる。

そのため、最悪の位相関係を考慮して時間設定すると、
限られたループ制御時間のうち前記の設定時間分だけ引
込み時間が増え、分周器５Ａの稼動時間が増えることに
より消費電力の低減化率も悪くなるという問題がある。

〔問題点を解決するための手段〕

この問題は、電圧制御発振器４の出力を分周する分周器
５の間歇動作によりＩ’ＬＬを閉路する前に、少なくと
も基準信号ｆｒの位相を分周器５の出力信号ｆｐにより
ゲート処理して同期化することにより、基準周波数信号
ｆｒと分周器５の出力信号ｆｐの初期位相の差をなくし
たのち、位相の揃った両信号ｆｒ。

ｆｐを位相比較器２に入力して位相を比較するようにす
る本発明の構成によって解決される。　本発明の局部発
振器用ＰＬＬシンセサイザの構成を示す第１図の原理図
において、 １は、基準周波数信号ｆｒを発生する基準周波数信号発
生器、 ２は、基準周波数信号発生器ｌの出力の基準周波数信号
ｆｒの位相と分周信号ｆｐの位相を比較する位相比較器
、 ３は、位相比較器２の位相誤差εを積分して電圧Ｖを出
力する積分器、 ４は、積分器３の出力電圧Ｖにより発振周波数ｆが制御
される電圧制御発振器、 ５は、電圧制御発振器４の出力周波数ｆを分周して分周
信号ｆｐを出力する分周器、 ６は、省電力化のために電圧制御発振器４の電源をオン
／オフする制御信号ｐｓと分周器４の電源をオン／オフ
する制御信号ＳＴＰを発生する省電力化制御信号発生回
路、 ７１．７２は、制御信号ＢＩＮＨにより駆動され、位相
比較器２へ入力する基準周波数信号ｆｒと分周信号ｆｐ
を夫々オン／オフするスイッチ、 ７３は、制御信号ＳＴＰにより駆動され分周器５の電源
をオン／オフするスイッチ、 ７４は、制御信号ｐｓにより駆動され、電圧制御発振器
４の電源をオン／オフするスイッチ、８は、制御信号Ｓ
ＴＰを用いて基準周波数信号ｆｒと分周器５の出力信号
ｆｐを演算処理し基準周波数信号ｆｒと分周器５の出力
信号ｆｐの初期の位相差をなくす制御信号ＲＩＮＤと、
基準周波数信号ｆｒと分周器５の出力信号ｆｐを同時に
出力する制御信号ＢＩＮＨを発生する初期位相の同期化
回路、 そして初期位相の同期化回路８の出力の制御信号ＢＩＮ
Ｈによりスイッチ７１とスイッチ７２を同時駆動して位
相の揃った基準周波数信号ｆｒと分周信号ｆｐを位相比
較器２に人力するように構成する。

〔作用〕

本発明の省電力型ＰＬＬシンセサイザは、位相比較器２
と積分Ｈ３と電圧制御発振器４と分周器５がループ接続
され、分周器５の分周出力ｒｐを基準周波数信号発生器
１の出力の基準信号ｆｒに位相同期させるＩ’ＬＬルー
プを、省電力化制御信号発生回路６において発生した制
御信号ＰＳ、　ＳＴＰにより電圧制御発振器４と分周器
５を異なったタイミングで間歇動作させてＰＬＬシンセ
サイザの消費電力を低減する。

初期位相の同期化回路８は、省電力化制御信号発生回路
６の発生した制御信号ＳＴＰにより基準周波数信号ｆｒ
と分周器５の出力信号ｆｐを演算処理して基準周波数信
号ｆ「と分周器５の出力信号ｆｐの初期の位相差をなく
す制御信号ＲＩＮＨと、基準周波数信号ｆｒと分周器５
の出力信号ｆｐを同時に出力する制御信号ＢＩＮＨを発
生し、初期位相の同期化回路８の出力の制御信号ＲＩＮ
Ｈにより、少なくとも基準周波数信号ｆｒを分周器５の
出力信号ｆρによりゲート処理して同期化する。そして
、制御信号ＢＩＮＨによりスイッチ７１とスイッチ７２
を同時駆動して位相の揃った基準周波数信号ｆｒと分周
信号ｒｐを位相比較器２に入力する。

位相比較器２は、位相の一致した基準周波数信号ｆｒと
分周器５の出力信号ｆｐを入力して位相比較するので、
ＰＬＬループは最小の時間で同期状態に引込まれ問題は
解決される。

〔実施例〕

第２図は本発明の実施例の省電力型ＰＬＬシンセサイザ
の構成を示すブロック図であり、第３図はその動作を説
明するためのタイムチャートである。

第２図のブロック図において、基準周波数信号発生器１
は、水晶発振器１１と固定分周器１２で構成され、水晶
発振器１１の発振信号を初期位相同期化回路８内のアン
ドゲート８１を介して固定分周器１２で１／Ｍ分周した
基準周波数信号ｆｒを、初期位相の同期化回路８へ出力
する。

初期位相の同期化回路８は、後に詳述する如く、アンド
ゲート８１とその制御信号ＲＩＮＤを発生する演算回路
と制御信号ＢＩＮＨを発生する演算回路を具え、制御信
号ＲＩＮＨによりアントゲ−）８１を駆動して基準周波
数信号発生器１から位相比較器２へ供給される基準周波
数信号ｆｒの位相を分周器５の分周信号ｆρに一致させ
、制御信号ＢＩＮＨによりスイッチ７１をオンして位相
比較器２の一方の入力端２ａに入力する。

位相比較器２の他方の入力端２ｂには、分周器５の分周
信号ｆｐをスイッチ７２を介して入力し、スイッチ７１
とスイッチ７２を制御信号ＢＩＮＨにより同時にオンと
して、位相比較器２は初期位相の揃った基準周波数信号
ｆｒと分周信号ｆｐを入力して位相を比較する。

積分器３は、位相比較器２の位相誤差εを積分して積分
電圧Ｖを電圧制御発振器４へ出力する。

電圧制御発振器４は、積分器３の出力電圧Ｖにより発振
周波数ｆを制御して発振周波数ｆの発振信号を分周器５
へ出力する。

分周器５はプリスケーラ５１と可変分周器５２で構成さ
れ、プリスケーラ５１は電圧制御発振器４の発振周波数
ｒの発振信号を１／Ｐ及びｌ／Ｉ’＋１に分周し、可変
分周器５２はプリスケーラ５１の出力を１／Ｎに分周し
て分周信号ｆｐを初期位相の同期化回路８へ出力する。

省電力化制御信号発生回路６は、パルス発生器６１．６
２から構成され、パルス発生器６１は制御信号ｐｓを発
生し、電圧制御発振器４の電源を接断する。

パルス発生器６２は制御信号ＳＴＩ’を発生し、分周器
５のプリスケーラ５１の電源を接断してＰＬＬ０省電力
化を行う。

初期位相の同期化回路８は、アンドゲート８１゜Ｄフリ
ップフロップ８２．Ｄフリップフロップ８３．オアゲー
ト８４．アンドゲート８５．Ｄフリップフロップ８６、
アンドゲート８７から構成される。

アンドゲート８１は、基準周波数信号発生器１からの基
準信号ｆｒと、ロワリップフロップ８２．Ｄフリツプフ
ロツプ８３．オアゲート８４．アンドゲート８５の演算
回路の作る制御信号ＲＩＮＨ■を入力してアンド処理し
、基準信号ｆｒ■の位相を、分周器５がらの分周信号ｆ
ｐ■の位相に一致させて出力し、スイッチ７１のアンド
ゲートの一方の入力端ａに入力する。

スイッチ７１のアンドゲートの他方の入力端すには、初
期位相の同期化回路８のＤフリップフロップ８２．Ｄフ
リップフロップ８３．Ｄフリップフロップ８６、アンド
ゲート８７の演算回路の作る制御信号ＢＩＮＨ■を入力
して、スイッチ７１とスイッチ７２を同時にオンとして
、基準周波数信号ｆｒと分周信号ｒｐを位相比較器２の
ＰＤに入力し位相比較器２．積分器３゜電圧制御発振器
４１分周器５のＰＬＬループをオンとする。

制御信号ＲＩＮＤ■と制御信号ＢＩＮＨ■は、初期位相
の同期化回路８の上記の演算回路において、第３図のタ
イムチャートに示す如く発生される。

即ち、制御信号ＲＩＮＨ■は、時刻ｌに立上る制御信号
ＰＳ■に続いて時刻２に立上る制御信号ＳＴＰ■をＤフ
リップフロップ８２のＤ入力に入力し、基準周波数信号
ｆｒ■により出力され、その口出力は、時刻５の信号ｆ
ｒ■の立上り点で立上り、Ｄフリップフロップ８３のＤ
入力へ入力する。そしてその０反転出力はオアゲート８
４に入力する。

Ｄフリップフロップ８３のＤ入力は、分周信号ｆｐ■の
立上りにて出力され、その口出力が、オアゲート８４と
Ｄフリップフロップ８６のＤ入力に入力するが、信号ｒ
ｐ■の立上り点の時刻６で再び立上る。

オアゲート８４の出力と制御信号ＳＴＰ■は、アンドゲ
ート８５においてアンド処理され、時刻６で立上った信
号を制御信号ＲＩＮＨ■としてアントゲ−１・８５から
アンドゲート８１へ出力する。

アンドゲート８１は、基準信号ｆｒの第１番目の入力の
立上りの時刻５で制御信号ＲＩＮＨ■がＬレベルのまま
になっているので、アンドゲート７１へ基準信号ｆｒ■
を出力する基準周波数発生器ｌの固定分周器１２は、そ
の第２番目の入力を図の点線の如く出力せず、その計数
値を保持して停止する。

そして次の分周信号ｆｐ■の立上り点の時刻６で、基準
信号ｆｒ■の出力動作を再スタートする。この時刻６で
、分周器５もパルス幅ｔの計数を開始した直後の計数値
を持っているので、分周器５の出力の分周信号ｒｐ■と
基準周波数発生器ｌの固定分周器１２の出力の基準信号
ｆｒ■の２つの信号は、次の立下り点７が一致する。即
ち制御信号ＲＩＮＨ■の立上りの時刻６からクロック周
期ｔの１／２の時点７で、分周信号■の立下りと同時に
基準信号ｆｒ■が出力される。

Ｄフリップフロップ８６のＤ入力は、基準信号ｆｒ■に
より出力され、そのＱ出力がアンドゲート８７に入力さ
れ、アンドゲート８７において制御信号Ｓ↑Ｐ■とアン
ド処理され、アンドゲート８７から時刻６で立上る制御
信号ＢＩＮＨを出力してスイッチ７１とスイッチ７２を
同時に駆動する。

スイッチ７１とスイッチ７２は共にアンドゲートから構
成され、スイッチ７１のアンドゲートＡ７１の一方の入
カフ１ａは固定分周器１２の出力に接続され、スイッチ
７２のアンドゲートＡ７２の一方の入カフ２ａは分周器
５の出力に接続されて、両アンドゲートＡ７１．Ａ７２
の他方の入カフ１ｂ、７２ｂに入力される制御信号［１
１ＮＨにより時刻６で同時にオンとなる。そして時刻６
よりｔ／２後の時刻７に、基準信号ｆｒと分周信号ｆｐ
が同一位相で位相比較器２へ入力され、ＰＬＬループが
同期確立の動作を行う。

以上、本実節゛例の省電力型ＰＬＬシンセサイザは、位
相比較器２が、初期位相の揃った基準周波数信号ｆｒと
分周信号ｆρを入力して位相を比較するので、！’ＬＬ
ループが同期を確立するまでの同期引込時間は最小時間
となり速やかな同期引込動作が可能となるので問題は無
い。

（発明の効果〕 以上説明した如く、本発明によれば、間歇動作のＰＬＬ
ループを閉路する前に、基準信号ｆｒまたは分周出力信
号ｆｐを他方の信号によって初期の位相差を無くし、位
相の揃った両信号を位相比較器に入力して位相比較する
ので、ＰＬＬループの同期状態への引込時間が短くなり
、分周器の稼動時間がその分だけ短くなってシンセサイ
ザ全体の低消費電力化が更に良くなるという効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の省電力型ＰＬＬシンセサイザの構成を
示す原理図、 第２図は本発明の実施例の省電力型ＰＬＬシンセサイザ
の構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来例の省電力型ＰＬＬシンセサイザのブロッ
ク図である。 図において、 １は基準周波数信号発生器、 ２は位相比較器、 ３は積分器、 ４は電圧制御発振器、 ５は分周器、 ６は省電力化制御信号発生回路、 ７１〜７４はスイッチ、 ８は初期位相の同期化回路である。

Claims (1)

1. 【特許請求の範囲】 基準周波数信号ｆｒの位相と電圧制御発振器（４）の発
   振周波数を分周（５）した信号ｆｐの位相を比較（２）
   し誤差を積分（３）した電圧により前記電圧制御発振器
   （４）の発振周波数を制御し分周信号ｆｐの周波数を基
   準周波数信号ｆｒに一致させるＰＬＬループを前記分周
   器（５）の間歇動作（７１〜７４）により省電力化した
   ＰＬＬシンセサイザにおいて、少なくとも該基準周波数
   信号ｆｒを分周器（５）の出力信号ｆｐとゲート処理し
   て該分周器（５）の出力信号ｆｐと同期化（８）して初
   期位相を一致させたのち、 該分周器（５）の間歇動作（７１〜７４）による前記Ｐ
   ＬＬループを閉路することを特徴とした省電力型ＰＬＬ
   シンセサイザ。