JP2885662B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2885662B2 JP2885662B2 JP7040263A JP4026395A JP2885662B2 JP 2885662 B2 JP2885662 B2 JP 2885662B2 JP 7040263 A JP7040263 A JP 7040263A JP 4026395 A JP4026395 A JP 4026395A JP 2885662 B2 JP2885662 B2 JP 2885662B2
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Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、特に
周波数シンセサイザ用のＰＬＬ回路に関する。
周波数シンセサイザ用のＰＬＬ回路に関する。
【０００２】
【従来の技術】近年、コードレス電話や移動体通信等の
ディジタル通信化や多チャネル化の動向にともない、上
記諸装置のチューナやダウンコンバータ等を構成する周
波数シンセサイザのチャネル切替も高速性が要求され、
したがってチャネル切替後の周波数が安定（ロック）す
るまでの時間すなわち周波数ロックタイムの高速化が大
きな課題となってきている。
ディジタル通信化や多チャネル化の動向にともない、上
記諸装置のチューナやダウンコンバータ等を構成する周
波数シンセサイザのチャネル切替も高速性が要求され、
したがってチャネル切替後の周波数が安定（ロック）す
るまでの時間すなわち周波数ロックタイムの高速化が大
きな課題となってきている。
【０００３】この種の周波数シンセサイザは、電圧制御
発振器（ＶＣＯ）の発振信号を所定の分周比で分周する
カウンタと、位相ロックループ（ＰＬＬ）回路とから構
成されており、上記周波数ロックタイムはＰＬＬ回路の
過渡応答動作特性に依存する。上記過渡応答特性は、公
知のように、ＰＬＬ回路のループゲインと角周波数およ
びダンピングファクタとで決定される。これらのうち、
上記ループゲインはＶＣＯおよび位相比較器の入出力特
性が支配的であり、上記ダンピングファクタは主にルー
プフィルタの時定数に依存する。
発振器（ＶＣＯ）の発振信号を所定の分周比で分周する
カウンタと、位相ロックループ（ＰＬＬ）回路とから構
成されており、上記周波数ロックタイムはＰＬＬ回路の
過渡応答動作特性に依存する。上記過渡応答特性は、公
知のように、ＰＬＬ回路のループゲインと角周波数およ
びダンピングファクタとで決定される。これらのうち、
上記ループゲインはＶＣＯおよび位相比較器の入出力特
性が支配的であり、上記ダンピングファクタは主にルー
プフィルタの時定数に依存する。
【０００４】ループフィルタを一般的なアクティブ型の
フィルタで構成した場合には、自然角周波数ωｎおよび
ダンピングファクタζは次式で表される。 ωｎ＝｛（Ｋφ・Ｋｖ／Ｃ１・Ｒ１）｝1/2 ………………………………（１） ζ＝｛（Ｋφ・Ｃｖ／Ｃ１・Ｒ１）｝1/2 ×（Ｃ１・Ｒ２／２）………（２） ＝ωｎ×（Ｃ１・Ｒ２／２）………………………………………………（３） ただし、Ｋφ，Ｋｖはそれぞれ位相比較器利得およびＶ
ＣＯ変換利得であり、Ｒ１，Ｃ１，Ｒ２はそれぞれ演算
増幅器の入力抵抗、負帰還容量および抵抗である。この
ように上記ダンピングファクタは２つの時定数Ｃ１・Ｒ
１とＣ１・Ｒ２に依存する。
フィルタで構成した場合には、自然角周波数ωｎおよび
ダンピングファクタζは次式で表される。 ωｎ＝｛（Ｋφ・Ｋｖ／Ｃ１・Ｒ１）｝1/2 ………………………………（１） ζ＝｛（Ｋφ・Ｃｖ／Ｃ１・Ｒ１）｝1/2 ×（Ｃ１・Ｒ２／２）………（２） ＝ωｎ×（Ｃ１・Ｒ２／２）………………………………………………（３） ただし、Ｋφ，Ｋｖはそれぞれ位相比較器利得およびＶ
ＣＯ変換利得であり、Ｒ１，Ｃ１，Ｒ２はそれぞれ演算
増幅器の入力抵抗、負帰還容量および抵抗である。この
ように上記ダンピングファクタは２つの時定数Ｃ１・Ｒ
１とＣ１・Ｒ２に依存する。
【０００５】従来、一般的にこの種のＰＬＬ回路はロッ
クタイムを最短にするために、ダンピングファクタζを
０．７程度に設定している。
クタイムを最短にするために、ダンピングファクタζを
０．７程度に設定している。
【０００６】従来のＰＬＬの過渡応答特性の一例を示す
図７を参照すると、ダンピングファクタζが例えば２．
０と大きい場合、自然角周波数ωｎも大きいため立上が
りが早く初期周波数ｆｏ１から設定周波数ｆｏ２までの
到達時間は速いものの微小な周波数偏差に対する補正感
度が低いので最終的に安定するまでの収束時間が長く結
果としてロックタイムＴＬが長くなる。また、ループの
等価雑音帯域幅が大きいため、ＶＣＯの高域のノイズ成
分が十分除去できず、キャリア対ノイズ比（Ｃ／Ｎ）が
劣化する。一方、ダンピングファクタζが０．７付近で
は、初期周波数ｆｏ１から設定周波数ｆｏ２までの到達
時間が中庸であるものの周波数偏差に対する補正感度が
高いので最終的に安定するまでの収束時間が短く結果と
してロックタイムＴＬが最小となる。
図７を参照すると、ダンピングファクタζが例えば２．
０と大きい場合、自然角周波数ωｎも大きいため立上が
りが早く初期周波数ｆｏ１から設定周波数ｆｏ２までの
到達時間は速いものの微小な周波数偏差に対する補正感
度が低いので最終的に安定するまでの収束時間が長く結
果としてロックタイムＴＬが長くなる。また、ループの
等価雑音帯域幅が大きいため、ＶＣＯの高域のノイズ成
分が十分除去できず、キャリア対ノイズ比（Ｃ／Ｎ）が
劣化する。一方、ダンピングファクタζが０．７付近で
は、初期周波数ｆｏ１から設定周波数ｆｏ２までの到達
時間が中庸であるものの周波数偏差に対する補正感度が
高いので最終的に安定するまでの収束時間が短く結果と
してロックタイムＴＬが最小となる。
【０００７】従来の一般的なＰＬＬ回路をブロックで示
す図６を参照すると、この従来の第１のＰＬＬ回路は、
ＰＬＬの主要部を集積回路化したシンセサイザＩＣ１
と、信号ＣＰを平滑化して電圧制御信号ＶＣを供給する
ループフィルタ用のアクティブ型のフィルタ２と、電圧
制御信号ＶＣに応答して所定の発振周波数ｆｏの発振信
号Ｏを出力するＶＣ０３とを備える。
す図６を参照すると、この従来の第１のＰＬＬ回路は、
ＰＬＬの主要部を集積回路化したシンセサイザＩＣ１
と、信号ＣＰを平滑化して電圧制御信号ＶＣを供給する
ループフィルタ用のアクティブ型のフィルタ２と、電圧
制御信号ＶＣに応答して所定の発振周波数ｆｏの発振信
号Ｏを出力するＶＣ０３とを備える。
【０００８】シンセサイザＩＣ１は、レファレンス信号
Ｒと分周信号Ｆとの位相比較を行い位相誤差信号Ｄを出
力する位相比較器１１と、位相誤差信号Ｄをアナログ量
の直流信号ＣＰに変換するチャージポンプ回路１２と、
発振信号Ｏの供給を受け所定の分周比で分周して分周信
号Ｆを供給するカウンタ１３とを備える。
Ｒと分周信号Ｆとの位相比較を行い位相誤差信号Ｄを出
力する位相比較器１１と、位相誤差信号Ｄをアナログ量
の直流信号ＣＰに変換するチャージポンプ回路１２と、
発振信号Ｏの供給を受け所定の分周比で分周して分周信
号Ｆを供給するカウンタ１３とを備える。
【０００９】フィルタ２は演算増幅器Ａ１と、演算増幅
器Ａ１の入力抵抗である抵抗Ｒ１と、演算増幅器Ａ１の
反転出力と入力との間に直列接続され負帰還回路を構成
する抵抗Ｒ２とコンデンサＣ１とを備える。
器Ａ１の入力抵抗である抵抗Ｒ１と、演算増幅器Ａ１の
反転出力と入力との間に直列接続され負帰還回路を構成
する抵抗Ｒ２とコンデンサＣ１とを備える。
【００１０】次に、図６を参照して、従来のＰＬＬ回路
の動作について説明すると、まず、定常状態では、レフ
ァレンス信号Ｒと分周信号Ｆとは位相同期しており、Ｖ
ＣＯ３はレファレンス信号Ｒの周波数ｆｒのＮ倍の周波
数、ｆｏ＝Ｎ×ｆｒの信号Ｏを出力する。
の動作について説明すると、まず、定常状態では、レフ
ァレンス信号Ｒと分周信号Ｆとは位相同期しており、Ｖ
ＣＯ３はレファレンス信号Ｒの周波数ｆｒのＮ倍の周波
数、ｆｏ＝Ｎ×ｆｒの信号Ｏを出力する。
【００１１】次に、周波数切替によりカウンタ１３の分
周比Ｎが当初の分周比Ｎ１からＮ２に変化したとする
と、分周信号Ｆの周波数が変化する。そして、位相比較
期１１は、２つの入力信号であるレファレンス信号Ｒと
分周信号Ｆの位相誤差を検出し、位相誤差信号Ｄを出力
する。チャージポンプ回路１２は、位相誤差信号Ｄをア
ナログ直流電圧に変換しチャージポンプ信号ＣＰを出力
する。フィルタ２は、チャージポンプ信号ＣＰを平滑化
し制御電圧ＶＣに変換し、これによりＶＣＯ３の発振信
号Ｏの周波数ｆｏを変化させる。発振周波数ｆｏが変化
すると、分周信号Ｆの周波数ｆｆも変化しこの位相とレ
ファレンス信号Ｒの周波数ｆｒの位相と同期させるよう
に負帰還が働く。以上のようにして、新たなＶＣＯ３の
発振周波数ｆｏ２＝Ｎ２×ｆｒに対する定常状態に到達
する。
周比Ｎが当初の分周比Ｎ１からＮ２に変化したとする
と、分周信号Ｆの周波数が変化する。そして、位相比較
期１１は、２つの入力信号であるレファレンス信号Ｒと
分周信号Ｆの位相誤差を検出し、位相誤差信号Ｄを出力
する。チャージポンプ回路１２は、位相誤差信号Ｄをア
ナログ直流電圧に変換しチャージポンプ信号ＣＰを出力
する。フィルタ２は、チャージポンプ信号ＣＰを平滑化
し制御電圧ＶＣに変換し、これによりＶＣＯ３の発振信
号Ｏの周波数ｆｏを変化させる。発振周波数ｆｏが変化
すると、分周信号Ｆの周波数ｆｆも変化しこの位相とレ
ファレンス信号Ｒの周波数ｆｒの位相と同期させるよう
に負帰還が働く。以上のようにして、新たなＶＣＯ３の
発振周波数ｆｏ２＝Ｎ２×ｆｒに対する定常状態に到達
する。
【００１２】フィルタ２のコンデンサＣ１および抵抗Ｒ
１，Ｒ２は、上述の（２）式のＣ１，Ｒ１，Ｒ２にそれ
ぞれ対応し、一般的には、各々の値はダンピングファク
タζが上述したように周波数ロックタイムを最短とする
０．７付近となるように選定されている。
１，Ｒ２は、上述の（２）式のＣ１，Ｒ１，Ｒ２にそれ
ぞれ対応し、一般的には、各々の値はダンピングファク
タζが上述したように周波数ロックタイムを最短とする
０．７付近となるように選定されている。
【００１３】一例としてコードレス電話に適用さえたこ
の従来の技術による周波数切替時におけるＰＬＬ回路の
ロックタイムは４０ｍＳ程度である。
の従来の技術による周波数切替時におけるＰＬＬ回路の
ロックタイムは４０ｍＳ程度である。
【００１４】上述したように、周波数ロックタイムの短
縮はチューナなどの多チャネル化に要求される切替時間
の高速化に必須であり、この周波数ロックタイムを短縮
するための技術が以下のように盛んに開発されている。
縮はチューナなどの多チャネル化に要求される切替時間
の高速化に必須であり、この周波数ロックタイムを短縮
するための技術が以下のように盛んに開発されている。
【００１５】まず、特開平２−９４７１０号公報（文献
１）記載の従来の第２のＰＬＬ回路は、周波数切替時に
おける過渡状態中（アンロック）のときのみレファレン
ス信号周波数を高くしロック後に元の周波数に戻すレフ
ァレンス周波数切替方式である。
１）記載の従来の第２のＰＬＬ回路は、周波数切替時に
おける過渡状態中（アンロック）のときのみレファレン
ス信号周波数を高くしロック後に元の周波数に戻すレフ
ァレンス周波数切替方式である。
【００１６】特開昭６０−１６７３１号公報（文献
２）、特開昭６２−９２５２１号公報（文献３）、およ
び特開平３−１９１６４２号公報（文献４）記載の従来
の第３のＰＬＬ回路は、ＰＬＬのロックの前後のロック
・アンロックの状態に対応してチャージポンプ回路やス
イッチ等によりダンピングファクタを切替えロックタイ
ム最適化とノイズ特性改善の両立を図る２モードダンピ
ングファクタ切替方式であり、広く用いられている。
２）、特開昭６２−９２５２１号公報（文献３）、およ
び特開平３−１９１６４２号公報（文献４）記載の従来
の第３のＰＬＬ回路は、ＰＬＬのロックの前後のロック
・アンロックの状態に対応してチャージポンプ回路やス
イッチ等によりダンピングファクタを切替えロックタイ
ム最適化とノイズ特性改善の両立を図る２モードダンピ
ングファクタ切替方式であり、広く用いられている。
【００１７】
【発明が解決しようとする課題】上述した従来の第１の
ＰＬＬ回路は、ダンピングファクタが１つの値に固定さ
れており、ロックタイムも一定値に固定されているとい
う欠点があった。
ＰＬＬ回路は、ダンピングファクタが１つの値に固定さ
れており、ロックタイムも一定値に固定されているとい
う欠点があった。
【００１８】また、従来の第２のＰＬＬ回路は、周波数
切替時のロックのふらつきやジッタによる誤動作などの
性能劣化要因が多く、また、調整も困難であるという欠
点があった。
切替時のロックのふらつきやジッタによる誤動作などの
性能劣化要因が多く、また、調整も困難であるという欠
点があった。
【００１９】さらに、従来の第３のＰＬＬ回路は、ルー
プ定数の最適値で決まるロックタイム以上の高速化が不
可能であるという欠点があった。
プ定数の最適値で決まるロックタイム以上の高速化が不
可能であるという欠点があった。
【００２０】本発明の目的は、ロックタイムのより高速
化を実現するＰＬＬ回路を提供することにある。
化を実現するＰＬＬ回路を提供することにある。
【００２１】
【課題を解決するための手段】本発明のＰＬＬ回路は、
制御電圧により制御される発振信号を発生する発振器
と、前記発振信号を設定された分周比に従って分周して
分周信号を発生する分周器と、前記分周信号および基準
信号の位相差を比較し前者が後者よりも進んでいるとき
にアクティブレベルをとる第１の信号および前者が後者
よりも遅れているときにアクティブレベルをとる第２の
信号を発生する位相比較手段と、前記第１および第２の
信号に応答して可変時定数をもって前記制御電圧を発生
する手段と、前記分周比の変化に応答して前記可変時定
数を第１の値に設定し、前記位相比較器がアクティブレ
ベルの第１（又は第２）の信号を発生していた状態から
アクティブレベルの第２（又は第１）の信号を発生する
状態への変化に応答して前記可変時定数を前記第１の値
よりも大きな第２の値に変更する手段とを備える。
制御電圧により制御される発振信号を発生する発振器
と、前記発振信号を設定された分周比に従って分周して
分周信号を発生する分周器と、前記分周信号および基準
信号の位相差を比較し前者が後者よりも進んでいるとき
にアクティブレベルをとる第１の信号および前者が後者
よりも遅れているときにアクティブレベルをとる第２の
信号を発生する位相比較手段と、前記第１および第２の
信号に応答して可変時定数をもって前記制御電圧を発生
する手段と、前記分周比の変化に応答して前記可変時定
数を第１の値に設定し、前記位相比較器がアクティブレ
ベルの第１（又は第２）の信号を発生していた状態から
アクティブレベルの第２（又は第１）の信号を発生する
状態への変化に応答して前記可変時定数を前記第１の値
よりも大きな第２の値に変更する手段とを備える。
【００２２】より詳述すると、制御手段は分周比の変更
にもとづきまずフィルタ時定数を小さな値に設定する。
これによってＶＣＯの発振周波数の目標値に向って高速
に変化する。ＶＣＯの発振周波数に所謂オーバシュート
又はアンダシュートが生じると、位相比較出力は周波数
増大（減少）を指示する状態から周波数減少（増大）を
指示する状態に変化する。制御信号はかかる位相比較出
力の状態の変化からオーバシュート又はアンダシュート
の発生を検出し、フィルタ時定数を大きくする。同様に
して、オーバシュート又はアンダシュートが生じる毎に
フィルタ時定数は順々に大きくされる。
にもとづきまずフィルタ時定数を小さな値に設定する。
これによってＶＣＯの発振周波数の目標値に向って高速
に変化する。ＶＣＯの発振周波数に所謂オーバシュート
又はアンダシュートが生じると、位相比較出力は周波数
増大（減少）を指示する状態から周波数減少（増大）を
指示する状態に変化する。制御信号はかかる位相比較出
力の状態の変化からオーバシュート又はアンダシュート
の発生を検出し、フィルタ時定数を大きくする。同様に
して、オーバシュート又はアンダシュートが生じる毎に
フィルタ時定数は順々に大きくされる。
【００２３】かくして、分周比の変化にともない、ＶＣ
Ｏの出力は目標周波数まで最適、最小のロックタイムを
経てロックされることになる。
Ｏの出力は目標周波数まで最適、最小のロックタイムを
経てロックされることになる。
【００２４】
【実施例】本発明の上記および他の目的、特徴および効
果をより明瞭にすべて、以下添付図面を参照しながら本
発明の実施例につき説明する。
果をより明瞭にすべて、以下添付図面を参照しながら本
発明の実施例につき説明する。
【００２５】図１に本発明の一実施例を示す。図６と共
通の構成要素を共通の参照文字／数字を付してそれらの
説明は省略する。本実施例のＰＬＬ回路では、シンセサ
イザＩＣ１Ａ中に位相比較期１１、チャージポンプ回路
１２および分周器１３に加えて、スイッチ制御回路１５
と、一端がチャージポンプ回路１７の出力に他端が抵抗
Ｒ１１〜Ｒ１４の各々に接続されたスイッチＳ１１〜Ｓ
１４から成るスイッチ群１６を備えている。また、分周
比を生成し設定する制御ユニット１７も示されている。
フィルタ２Ａにおいては入力抵抗が削除されている。
通の構成要素を共通の参照文字／数字を付してそれらの
説明は省略する。本実施例のＰＬＬ回路では、シンセサ
イザＩＣ１Ａ中に位相比較期１１、チャージポンプ回路
１２および分周器１３に加えて、スイッチ制御回路１５
と、一端がチャージポンプ回路１７の出力に他端が抵抗
Ｒ１１〜Ｒ１４の各々に接続されたスイッチＳ１１〜Ｓ
１４から成るスイッチ群１６を備えている。また、分周
比を生成し設定する制御ユニット１７も示されている。
フィルタ２Ａにおいては入力抵抗が削除されている。
【００２６】位相比較器１１は、より知られているよう
に、基準信号Ｒが分周数信号Ｆよりも位相が進んでいる
ときはＶＣＯの発振周波数を増大させることをアクティ
ブロウレベルにより示すアップ信号Ｕと、一方、前者が
後者よりも遅れているときはＶＣＯの発振周波数を減少
させることをアクティブロウレベルにより示すダウン信
号Ｄとを出力する。また、制御ユニット１７は分周器１
３に設定すべき分周比を生成するが、ワンショット上の
設定パルスＰＳを発生しながら分周比を分周期１３に設
定する。これら信号Ｕ、ＤおよびＰＳはスイッチ制御回
路１５に供給されている。
に、基準信号Ｒが分周数信号Ｆよりも位相が進んでいる
ときはＶＣＯの発振周波数を増大させることをアクティ
ブロウレベルにより示すアップ信号Ｕと、一方、前者が
後者よりも遅れているときはＶＣＯの発振周波数を減少
させることをアクティブロウレベルにより示すダウン信
号Ｄとを出力する。また、制御ユニット１７は分周器１
３に設定すべき分周比を生成するが、ワンショット上の
設定パルスＰＳを発生しながら分周比を分周期１３に設
定する。これら信号Ｕ、ＤおよびＰＳはスイッチ制御回
路１５に供給されている。
【００２７】スイッチ制御回路は、図２に示すように、
８個のフリップフロップＦ１〜Ｆ８および４つのＯＲゲ
ートＧ１〜Ｇ４を備え、図示のように接続されている。
各フリップフロップＦはセット端子Ｓ Ｄタイプのもの
である。セット端子Ｓにハイレベルが供給されている限
りそのＱ出力はハイレベルとなる。セット端子Ｓがロウ
レベルの状態でクロック端子Ｃにクロックの立下がりが
生じる毎にデータ端子Ｄの入力レベルを取り込む出力す
る。
８個のフリップフロップＦ１〜Ｆ８および４つのＯＲゲ
ートＧ１〜Ｇ４を備え、図示のように接続されている。
各フリップフロップＦはセット端子Ｓ Ｄタイプのもの
である。セット端子Ｓにハイレベルが供給されている限
りそのＱ出力はハイレベルとなる。セット端子Ｓがロウ
レベルの状態でクロック端子Ｃにクロックの立下がりが
生じる毎にデータ端子Ｄの入力レベルを取り込む出力す
る。
【００２８】以下、動作につき説明する。ＶＣＯ３は図
４に示すように周波数ｆｏで発振しているものとする。
この状態で、次のチャンネルを受信するためにＶＣＯ３
の発振周波数をｆｏからｆ１に上昇させる指定を制御ユ
ニット１５が受けると、同ユニット１５はそのための分
周比を生成し、この分周比をセットパルスＰＳを時点ｔ
ｏで発生しながら分周器１３に設定する。セットパルス
ＰＳの発生により、各フリップフロップＦｏのＱ出力は
ハイレベルとなり、図３のように、スイッチ信号Ｕ１〜
Ｕ４のすべてはハイレベルとなる。この結果、全スイッ
チＳ１〜Ｓ４がオンとなる。かくして、抵抗Ｒ１１〜Ｒ
１５が互いに並列に接続されたことになり、その合成抵
抗値は最小値ｒ１Ａとなる。
４に示すように周波数ｆｏで発振しているものとする。
この状態で、次のチャンネルを受信するためにＶＣＯ３
の発振周波数をｆｏからｆ１に上昇させる指定を制御ユ
ニット１５が受けると、同ユニット１５はそのための分
周比を生成し、この分周比をセットパルスＰＳを時点ｔ
ｏで発生しながら分周器１３に設定する。セットパルス
ＰＳの発生により、各フリップフロップＦｏのＱ出力は
ハイレベルとなり、図３のように、スイッチ信号Ｕ１〜
Ｕ４のすべてはハイレベルとなる。この結果、全スイッ
チＳ１〜Ｓ４がオンとなる。かくして、抵抗Ｒ１１〜Ｒ
１５が互いに並列に接続されたことになり、その合成抵
抗値は最小値ｒ１Ａとなる。
【００２９】位相比較器１１は、分周器１３の分周比が
高い値に変更されたことにより、図３のように基準信号
Ｒおよび分周信号Ｆの各パルス毎にその位相位を示すア
ップ信号Ｕを発生する。アップ信号Ｕによりフリップフ
ロップＦ１のＱ出力はロウレベルとなるが、フリップフ
ロップＦ５の出力はハイレベルのままであるので、スイ
ッチ信号Ｕ１および残りの信号Ｕ２〜Ｕ４もハイレベル
を保持している。かくして、チャージポンプ回路１２は
最小値となった合成抵抗を介してフィルタ２Ａを充電す
る。すなわち、フィルタ２Ａの時定数は最小値となる。
したがって、ＶＣＯの発振周波数は図４に示すようにｆ
ｏからｆ１に向って急速に変化する。
高い値に変更されたことにより、図３のように基準信号
Ｒおよび分周信号Ｆの各パルス毎にその位相位を示すア
ップ信号Ｕを発生する。アップ信号Ｕによりフリップフ
ロップＦ１のＱ出力はロウレベルとなるが、フリップフ
ロップＦ５の出力はハイレベルのままであるので、スイ
ッチ信号Ｕ１および残りの信号Ｕ２〜Ｕ４もハイレベル
を保持している。かくして、チャージポンプ回路１２は
最小値となった合成抵抗を介してフィルタ２Ａを充電す
る。すなわち、フィルタ２Ａの時定数は最小値となる。
したがって、ＶＣＯの発振周波数は図４に示すようにｆ
ｏからｆ１に向って急速に変化する。
【００３０】時刻ｔ１でＶＣＯの発振周波数にオーバシ
ュートが生じると、位相比較器１は今後はダウン信号Ｄ
にアクティブロウレベルを発生する（図３）。この信号
により、フリップフロップＦ５はそのＱ出力をロウレベ
ルにし、この結果、スイッチ信号Ｕ１はロウレベルに変
化され、対応するスイッチＳ１はオフとなる。フリップ
フロップＦ６はそのＱ出力をロウレベルとするが、アク
ティブロウレベルのダウン信号Ｄが最初に到来した時点
では、ＯＲゲートＧ１の出力はハイレベルであり、ま
た、アップ信号Ｕはハイレベルを保ったままであるの
で、フリップフロップＦ２のＱ出力はハイレベルとなっ
ている。したがって、スイッチ信号Ｕ２はハイレベルを
保持する。残りのスイッチ信号Ｕ３，Ｕ４もハイレベル
のままである。したがって、フィルタ２Ａの入力抵抗は
抵抗Ｒ１２〜Ｒ１５で決定されることになり、その抵抗
値は期間ｔｏ〜ｔ１よりも大きなものである。すなわ
ち、放電の時定数が高められる。
ュートが生じると、位相比較器１は今後はダウン信号Ｄ
にアクティブロウレベルを発生する（図３）。この信号
により、フリップフロップＦ５はそのＱ出力をロウレベ
ルにし、この結果、スイッチ信号Ｕ１はロウレベルに変
化され、対応するスイッチＳ１はオフとなる。フリップ
フロップＦ６はそのＱ出力をロウレベルとするが、アク
ティブロウレベルのダウン信号Ｄが最初に到来した時点
では、ＯＲゲートＧ１の出力はハイレベルであり、ま
た、アップ信号Ｕはハイレベルを保ったままであるの
で、フリップフロップＦ２のＱ出力はハイレベルとなっ
ている。したがって、スイッチ信号Ｕ２はハイレベルを
保持する。残りのスイッチ信号Ｕ３，Ｕ４もハイレベル
のままである。したがって、フィルタ２Ａの入力抵抗は
抵抗Ｒ１２〜Ｒ１５で決定されることになり、その抵抗
値は期間ｔｏ〜ｔ１よりも大きなものである。すなわ
ち、放電の時定数が高められる。
【００３１】同様にして、時点ｔ２，ｔ３，ｔ４でのオ
ーバシュートはアンダシュートにより位相比較器４のア
ップ信号Ｕ、ダウン信号Ｄの発生状態が変化し、その都
度、スイッチ信号Ｕ２〜Ｕ４が順々にロウレベルと変化
する。すなわち、スイッチＳ２〜Ｓ４が順々にオフとな
り、フィルタ時定数も順々に増大する。
ーバシュートはアンダシュートにより位相比較器４のア
ップ信号Ｕ、ダウン信号Ｄの発生状態が変化し、その都
度、スイッチ信号Ｕ２〜Ｕ４が順々にロウレベルと変化
する。すなわち、スイッチＳ２〜Ｓ４が順々にオフとな
り、フィルタ時定数も順々に増大する。
【００３２】上述したように、ＰＬＬ回路のロックタイ
ムを決定する自然角周波数Ωｎおよびダンピングファク
タζは、（１），（２）式により示されるように、時定
数Ｃ１，Ｒ１の一方を構成する抵抗Ｒ１すなわち本実施
例の抵抗群１７の抵抗値ｒ１の平方根に比例する。本実
施例では、時刻ｔ０〜ｔ４の各々に対応するダンピング
ファクタは、図４に示すように、それぞれ２．０，１．
５，０，０．７に設定されている。周波数切替直後の時
刻ｔ０で、最低の抵抗値ｒ１Ａに設定することにより、
自然角周波数Ωｎおよびダンピングファクタζを大きく
して立上り時間を早くすることにより選択周波数ｆ０２
までの到達時間を短縮する。次に、時刻ｔ１〜ｔでスイ
ッチＳ１１〜Ｓ１４を次々と切離すよう制御することに
より、抵抗値ｒ１Ａ，ｒ１Ｂ，ｒ１Ｃ，ｒ１Ｄと上昇さ
せて、自然角周波数ωｎおよびダンピグファクタζを順
次低減することにより。周波数偏差に対する補正感度を
増大させて選択周波数ｆ０２への収束時間を短縮する。
よって、本実施例では周波数切替時のロックタイムは５
ｍＳ以下とすることができる。一方、図６の従来例では
４０ｍＳである。本実施例では、したがって、コードレ
ス電話システムにも十分に対処できる。
ムを決定する自然角周波数Ωｎおよびダンピングファク
タζは、（１），（２）式により示されるように、時定
数Ｃ１，Ｒ１の一方を構成する抵抗Ｒ１すなわち本実施
例の抵抗群１７の抵抗値ｒ１の平方根に比例する。本実
施例では、時刻ｔ０〜ｔ４の各々に対応するダンピング
ファクタは、図４に示すように、それぞれ２．０，１．
５，０，０．７に設定されている。周波数切替直後の時
刻ｔ０で、最低の抵抗値ｒ１Ａに設定することにより、
自然角周波数Ωｎおよびダンピングファクタζを大きく
して立上り時間を早くすることにより選択周波数ｆ０２
までの到達時間を短縮する。次に、時刻ｔ１〜ｔでスイ
ッチＳ１１〜Ｓ１４を次々と切離すよう制御することに
より、抵抗値ｒ１Ａ，ｒ１Ｂ，ｒ１Ｃ，ｒ１Ｄと上昇さ
せて、自然角周波数ωｎおよびダンピグファクタζを順
次低減することにより。周波数偏差に対する補正感度を
増大させて選択周波数ｆ０２への収束時間を短縮する。
よって、本実施例では周波数切替時のロックタイムは５
ｍＳ以下とすることができる。一方、図６の従来例では
４０ｍＳである。本実施例では、したがって、コードレ
ス電話システムにも十分に対処できる。
【００３３】図５を参照すると、本発明の第２の実施例
では、シンセサイザＩＣ１は抵抗を備えておらず、その
代りにトランスファゲート×１〜×４１８を備えてい
る。また、チャージポンプ端子がＣＰ１，ＣＰ２とし示
されるように二つ設けられ、図示のように抵抗Ｒ１５お
よびＲ１６とともに接続されている。
では、シンセサイザＩＣ１は抵抗を備えておらず、その
代りにトランスファゲート×１〜×４１８を備えてい
る。また、チャージポンプ端子がＣＰ１，ＣＰ２とし示
されるように二つ設けられ、図示のように抵抗Ｒ１５お
よびＲ１６とともに接続されている。
【００３４】トランスファゲート×１〜×４は、スイッ
チ信号Ｕ１〜Ｕ４の対応する信号のハイレベルにより導
通する。かかる導通抵抗を時定数制御のために利用され
ている。動作的には前述の第１の実施例と同様であるの
で、説明を省略する。
チ信号Ｕ１〜Ｕ４の対応する信号のハイレベルにより導
通する。かかる導通抵抗を時定数制御のために利用され
ている。動作的には前述の第１の実施例と同様であるの
で、説明を省略する。
【００３５】本実施例では、シンセサイザＩＣ１Ｂが常
住のように、能動素子のトランスファのみで構成され抵
抗などの受動素子を含まないので、ＩＣ化が一層容易で
あるという特徴を有する。
住のように、能動素子のトランスファのみで構成され抵
抗などの受動素子を含まないので、ＩＣ化が一層容易で
あるという特徴を有する。
【００３６】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、フィルタ回路の複数の時定数を切替るスイッチ回
路と、周波数切替時の過渡期間の開始時に最小の時定数
に設定し位相誤差信号の変化に応答して上記スイッチ回
路を順次大きな時定数に切替制御するスイッチ制御回路
とを備えるので、周波数切替時の過渡応答状態に最適に
追従するように自然角周波数およびダンピングファクタ
を可変することによりロックタイムが大幅に高速化でき
るという効果がある。
路は、フィルタ回路の複数の時定数を切替るスイッチ回
路と、周波数切替時の過渡期間の開始時に最小の時定数
に設定し位相誤差信号の変化に応答して上記スイッチ回
路を順次大きな時定数に切替制御するスイッチ制御回路
とを備えるので、周波数切替時の過渡応答状態に最適に
追従するように自然角周波数およびダンピングファクタ
を可変することによりロックタイムが大幅に高速化でき
るという効果がある。
【００３７】本発明は上記実施例に限定されないことは
明らかである。例えば、抵抗Ｒ１１〜Ｒ１５の抵抗値あ
るいはトランスファゲート×１〜×４の導通抵抗値に差
をもたせることもできる。抵抗を並列接続するか否かで
時定数を制御したが、直列接続された複数の抵抗を順々
に短絡することにより時定数を変更することもできる。
さらに、図２のスイッチ制御回路において説明したゲー
トの種類や信号レベルは適宜変更して同一の機能を実現
できる。すなわち、位相比較器の出力状態の変化を検出
して時定数を制御すればよい。
明らかである。例えば、抵抗Ｒ１１〜Ｒ１５の抵抗値あ
るいはトランスファゲート×１〜×４の導通抵抗値に差
をもたせることもできる。抵抗を並列接続するか否かで
時定数を制御したが、直列接続された複数の抵抗を順々
に短絡することにより時定数を変更することもできる。
さらに、図２のスイッチ制御回路において説明したゲー
トの種類や信号レベルは適宜変更して同一の機能を実現
できる。すなわち、位相比較器の出力状態の変化を検出
して時定数を制御すればよい。
【図１】本発明のＰＬＬ回路の第１の実施例を示すブロ
ック図である。
ック図である。
【図２】図１のスイッチ制御回路の構成を示す回路図で
ある。
ある。
【図３】図２の例のスイッチ制御回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図４】本実施例のＰＬＬ回路の過渡応答特性の一例を
示す特性図である。
示す特性図である。
【図５】本発明のＰＬＬ回路の第２の実施例を示すブロ
ック図である。
ック図である。
【図６】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
【図７】従来のＰＬＬ回路の過渡応答特性の一例を示す
特性図である。
特性図である。
１，１Ａ，１Ｂ シンセサイザＩＣ ２，２Ａ，２Ｂ フィルタ ３ ＶＣＯ １１ 位相比較器 １２ チャージポンプ回路 １３ カウンタ １５ スイッチ制御回路
Claims (4)
- 【請求項１】 制御電圧により制御される発振信号を発
生する発振器と、前記発振信号を設定された分周比に従
って分周して分周信号を発生する分周器と、前記分周信
号および基準信号の位相差を比較し前者が後者よりも進
んでいるときにアクティブレベルをとる第１の信号およ
び前者が後者よりも遅れているときにアクティブレベル
をとる第２の信号を発生する位相比較手段と、前記第１
および第２の信号に応答して可変時定数をもって前記制
御電圧を発生する手段と、前記分周比の変化に応答して
前記可変時定数を第１の値に設定し、前記位相比較器が
アクティブレベルの第１（又は第２）の信号を発生して
いた状態からアクティブレベルの第２（又は第１）の信
号を発生する状態への変化に応答して前記可変時定数を
前記第１の値よりも大きな第２の値に変更する手段とを
備えるＰＬＬ回路。 - 【請求項２】 制御電圧により制御される発振信号を発
生する発振器と、前記発振信号を設定された分周比に従
って分周して分周信号を発生する分周器と、前記分周信
号および基準信号の位相差を示す制御信号を発生する位
相検出手段と、所定の時定数をもって前記制御信号を前
記制御電圧に変換するフィルタ手段とを備え、前記分周
比の変化により前記発振信号の周波数は変化されロック
時間経過後に所望の周波数にロックされるＰＬＬ回路に
おいて、前記フィルタ手段の時定数を、前記分周比の変
化に応答して小さくし、前記制御信号に基づいて大きく
する時定数可変手段を設けたことを特徴とするＰＬＬ回
路。 - 【請求項３】 前記時定数可変手段が、前記分周比が変
化してから、前記発振信号の周波数が前記所望の周波数
にロックされるまでの間に、前記制御信号に基づいて複
数回徐々に時定数を大きくする時定数可変手段であるこ
とを特徴とする請求項２記載のＰＬＬ回路。 - 【請求項４】 前記時定数可変手段は、前記制御信号が
前記分周信号と前記基準信号との位相が逆転したことを
示したときに時定数を大きくする時定数可変手段である
ことを特徴とする請求項２または３記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040263A JP2885662B2 (ja) | 1994-02-28 | 1995-02-28 | Ｐｌｌ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-30679 | 1994-02-28 | ||
| JP3067994 | 1994-02-28 | ||
| JP7040263A JP2885662B2 (ja) | 1994-02-28 | 1995-02-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288471A JPH07288471A (ja) | 1995-10-31 |
| JP2885662B2 true JP2885662B2 (ja) | 1999-04-26 |
Family
ID=26369079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7040263A Expired - Fee Related JP2885662B2 (ja) | 1994-02-28 | 1995-02-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885662B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030029247A (ko) * | 2001-10-05 | 2003-04-14 | 엘지전자 주식회사 | Ｉｓ-95ｃ 이중 모드 단말기에서의 루프 필터 회로 |
| WO2008114313A1 (ja) | 2007-03-16 | 2008-09-25 | Fujitsu Limited | Ｐｌｌ周波数シンセサイザ |
| JP5329646B2 (ja) * | 2009-04-01 | 2013-10-30 | パナソニック株式会社 | デジタル周波数／位相ロックドループ |
-
1995
- 1995-02-28 JP JP7040263A patent/JP2885662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07288471A (ja) | 1995-10-31 |
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