JP3130074B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP3130074B2 JP3130074B2 JP03142415A JP14241591A JP3130074B2 JP 3130074 B2 JP3130074 B2 JP 3130074B2 JP 03142415 A JP03142415 A JP 03142415A JP 14241591 A JP14241591 A JP 14241591A JP 3130074 B2 JP3130074 B2 JP 3130074B2
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Description
【０００１】
【産業上の利用分野】本発明は、周波数切替を高速に実
現できる周波数シンセサイザに関する。
現できる周波数シンセサイザに関する。
【０００２】
【従来の技術】周波数シンセサイザはスペクトル拡散通
信の一つである周波数ホッピング方式や移動通信等に用
いられている。そして、この分野では高速に周波数切り
替えが可能でかつ安価な周波数シンセサイザが望まれて
いる。シンセサイザの構成方法には、直接合成，間接合
成およびディジタル合成等がある。このうち、直接合成
およびディジタル合成方法では、周波数切り替え速度は
速いが、前者は多数のフィルタを用いることによるコス
トアップが、また、後者では最大出力周波数が大きくで
きない等の欠点がある。一方、間接合成では回路が簡単
であるが閉ループの故、周波数切り替えに時間がかか
り、高速ホッピングに使用できない等の欠点がある。こ
の主な理由として、ループ内に位相差を得るための低域
フィルタが必要であること、および分周器の分周比増加
に伴うループ時定数が増加することが考えられる。
信の一つである周波数ホッピング方式や移動通信等に用
いられている。そして、この分野では高速に周波数切り
替えが可能でかつ安価な周波数シンセサイザが望まれて
いる。シンセサイザの構成方法には、直接合成，間接合
成およびディジタル合成等がある。このうち、直接合成
およびディジタル合成方法では、周波数切り替え速度は
速いが、前者は多数のフィルタを用いることによるコス
トアップが、また、後者では最大出力周波数が大きくで
きない等の欠点がある。一方、間接合成では回路が簡単
であるが閉ループの故、周波数切り替えに時間がかか
り、高速ホッピングに使用できない等の欠点がある。こ
の主な理由として、ループ内に位相差を得るための低域
フィルタが必要であること、および分周器の分周比増加
に伴うループ時定数が増加することが考えられる。
【０００３】図４は従来のＰＬＬを用いた周波数シンセ
サイザの例を示したものである。リファレンス周波数ｆ
r （位相θr ）と分周器１０６からの再生出力周波数ｆ
s （位相θs ）との位相差をディジタル形の位相比較器
１００で比較し、低域フィルタ１０２で位相差φ（＝θ
r −θs ）をとりだし、これをＶＣＯ１０４に入力す
る。ＶＣＯ１０４では出力周波数ｆo （位相θo ）を分
周器１０６（分周比Ｎ）に入力しｆs を得る。
サイザの例を示したものである。リファレンス周波数ｆ
r （位相θr ）と分周器１０６からの再生出力周波数ｆ
s （位相θs ）との位相差をディジタル形の位相比較器
１００で比較し、低域フィルタ１０２で位相差φ（＝θ
r −θs ）をとりだし、これをＶＣＯ１０４に入力す
る。ＶＣＯ１０４では出力周波数ｆo （位相θo ）を分
周器１０６（分周比Ｎ）に入力しｆs を得る。
【０００４】この位相比較器１００からリップルの少な
い位相差をとりだすためには、かなり遮断周波数の低い
低域フィルタが必要となる。
い位相差をとりだすためには、かなり遮断周波数の低い
低域フィルタが必要となる。
【０００５】次に、この低域フィルタを無視し、かつＶ
ＣＯ１０４は線形であると仮定すると、この位相同期ル
ープは以下に示すように１次遅れ系となる。
ＣＯ１０４は線形であると仮定すると、この位相同期ル
ープは以下に示すように１次遅れ系となる。
【０００６】
【数１】
【０００７】
【数２】 ここで、 ωc ；ＶＣＯの自走周波数， ｋ ；ＶＣＯの角周波数変調感度 である。さらに上記２式およびφの定義式を用いて、下
記の２式が得られる。
記の２式が得られる。
【０００８】
【数３】
【０００９】
【数４】 ただし、τはＮ／ｋに比例する時定数である。
【００１０】（４）式より定常状態では、
【００１１】
【数５】 となり、Ｎを切り替えることにより、周波数をホッピン
グさせることができる。（４）式を解くことにより目標
値（５）式に９９％のおちつく時間は4.6 τとなり、Ｎ
に比例して増加することがわかる。
グさせることができる。（４）式を解くことにより目標
値（５）式に９９％のおちつく時間は4.6 τとなり、Ｎ
に比例して増加することがわかる。
【００１２】以上のように、従来の間接合成の周波数シ
ンセサイザはまず低域フィルタが応答の遅れの原因にな
ること、さらに、もし低域フィルタを無視したとして
も、分周器の分周比による応答の遅れと二重の原因を含
んでいることがわかる。
ンセサイザはまず低域フィルタが応答の遅れの原因にな
ること、さらに、もし低域フィルタを無視したとして
も、分周器の分周比による応答の遅れと二重の原因を含
んでいることがわかる。
【００１３】本発明者は、上記問題を解決するために、
例えば分周比Ｎ1 にて位相同期ループがロックしたとき
の分周器の出力パルス位置を計測，記憶し、他の分周比
に切り替わった後に再度分周比Ｎ1 を設定して周波数切
替する際には、ループが定常状態となったときの前回の
出力パルス位置を用いることで高速応答が実現できるこ
とを見出だした。そして、この内容を、電子情報通信学
会主催の第２種研究会技術研究にて平成１年８月４日，
５日に学会発表すると共に、平成２年特許願第24863 号
の特許出願にてその方法及び装置を提案した。
例えば分周比Ｎ1 にて位相同期ループがロックしたとき
の分周器の出力パルス位置を計測，記憶し、他の分周比
に切り替わった後に再度分周比Ｎ1 を設定して周波数切
替する際には、ループが定常状態となったときの前回の
出力パルス位置を用いることで高速応答が実現できるこ
とを見出だした。そして、この内容を、電子情報通信学
会主催の第２種研究会技術研究にて平成１年８月４日，
５日に学会発表すると共に、平成２年特許願第24863 号
の特許出願にてその方法及び装置を提案した。
【００１４】
【発明が解決しようとする課題】上記提案では、各分周
比に対応する分周器の出力パルス位置を計測又は生成す
るために、位相差に対応する時間だけ基準クロックをカ
ウントするカウンタを用いる方法を一例として挙げてい
る。この際、量子化誤差をより低減しようとすると、よ
り高速の基準クロックを生成することが不可欠となり、
カウンタを用いる構成では装置のコストダウンを図る上
で支障となる。
比に対応する分周器の出力パルス位置を計測又は生成す
るために、位相差に対応する時間だけ基準クロックをカ
ウントするカウンタを用いる方法を一例として挙げてい
る。この際、量子化誤差をより低減しようとすると、よ
り高速の基準クロックを生成することが不可欠となり、
カウンタを用いる構成では装置のコストダウンを図る上
で支障となる。
【００１５】そこで、本発明の目的とするところは、あ
る分周比にて位相ロックした時の分周器の出力パルス位
置の計測，生成を安価な手段で精度高く実現でき、もっ
て参照周波数の周期で応答する高速な間接合成の周波数
シンセサイザを提供することにある。
る分周比にて位相ロックした時の分周器の出力パルス位
置の計測，生成を安価な手段で精度高く実現でき、もっ
て参照周波数の周期で応答する高速な間接合成の周波数
シンセサイザを提供することにある。
【００１６】
【課題を解決するための手段】本発明は、位相比較器，
積分器，サンプルホールド回路，電圧発振器及び分周器
で位相同期ループを構成し、前記分周器に対する分周比
を変更して出力周波数を切り替える周波数シンセサイザ
において、位相同期ループが定常状態の時の前記サンプ
ルホールド回路への入力電圧を２つに分け、環境によっ
て不変の第１の電圧値を分周比毎に予めディジタル値と
して記憶する第１のメモリと、各分周比が設定される毎
に前記第１のメモリ内の対応する第１の電圧値をアナロ
グ値に変換する第１のＤ−Ａ変換器と、前記積分器とサ
ンプルホールド回路との間の位相同期ループ途中に設け
られ、前記第１のＤ−Ａ変換器の出力を前記積分器出力
に加算する加算器と、環境により可変の第２の電圧値と
して、前記積分器の出力をディジタル変換して得るＡ−
Ｄ変換器と、前記位相同期ループが定常状態の時の前記
Ａ−Ｄ変換器の出力を各分周比毎に記憶する第２のメモ
リと、前記分周比を変更して出力周波数を切り替える際
に、変更後の分周比と対応した前記第２のメモリ内の第
２の電圧値をアナログ値に変換する第２のＤ−Ａ変換器
と、前記積分器の出力と前記第２のＤ−Ａ変換器の出力
とを比較して、その値が一致したタイミングでパルス出
力し、このパルスをループの初期値として前記位相同期
ループの位相比較器に入力する比較器と、を有すること
を特徴とする。
積分器，サンプルホールド回路，電圧発振器及び分周器
で位相同期ループを構成し、前記分周器に対する分周比
を変更して出力周波数を切り替える周波数シンセサイザ
において、位相同期ループが定常状態の時の前記サンプ
ルホールド回路への入力電圧を２つに分け、環境によっ
て不変の第１の電圧値を分周比毎に予めディジタル値と
して記憶する第１のメモリと、各分周比が設定される毎
に前記第１のメモリ内の対応する第１の電圧値をアナロ
グ値に変換する第１のＤ−Ａ変換器と、前記積分器とサ
ンプルホールド回路との間の位相同期ループ途中に設け
られ、前記第１のＤ−Ａ変換器の出力を前記積分器出力
に加算する加算器と、環境により可変の第２の電圧値と
して、前記積分器の出力をディジタル変換して得るＡ−
Ｄ変換器と、前記位相同期ループが定常状態の時の前記
Ａ−Ｄ変換器の出力を各分周比毎に記憶する第２のメモ
リと、前記分周比を変更して出力周波数を切り替える際
に、変更後の分周比と対応した前記第２のメモリ内の第
２の電圧値をアナログ値に変換する第２のＤ−Ａ変換器
と、前記積分器の出力と前記第２のＤ−Ａ変換器の出力
とを比較して、その値が一致したタイミングでパルス出
力し、このパルスをループの初期値として前記位相同期
ループの位相比較器に入力する比較器と、を有すること
を特徴とする。
【００１７】
【作用】本発明では、周波数ホッピングさせるために分
周比Ｎを変えた際に、高速にループを定常状態にするた
めに、位相比較器への初期値の出力パルス位置として位
相同期ループが落ち着くべき位相差を与えることができ
るように、その位相差に相当する電圧を各分周比毎に記
憶している。この電圧は、位相同期ループがロックした
時の積分器のピーク電圧すなわちサンプルホールド回路
でサンプリングされる電圧を計測すれば好い。この電圧
値を毎回計測して記憶し、次に同一分周比を用いて周波
数ホッピングする際に、この電圧すなわち位相差に相当
する出力パルス位置を位相比較器に入力すれば、前回安
定した位相差を初期値として用いることができるので、
定常状態になるまでの時間を短縮できる。そして、この
場合上記電圧値を計測，生成するための精度は、積分器
出力をＡ−Ｄ変換するＡ−Ｄ変換器のビット数に依存す
ることになる。
周比Ｎを変えた際に、高速にループを定常状態にするた
めに、位相比較器への初期値の出力パルス位置として位
相同期ループが落ち着くべき位相差を与えることができ
るように、その位相差に相当する電圧を各分周比毎に記
憶している。この電圧は、位相同期ループがロックした
時の積分器のピーク電圧すなわちサンプルホールド回路
でサンプリングされる電圧を計測すれば好い。この電圧
値を毎回計測して記憶し、次に同一分周比を用いて周波
数ホッピングする際に、この電圧すなわち位相差に相当
する出力パルス位置を位相比較器に入力すれば、前回安
定した位相差を初期値として用いることができるので、
定常状態になるまでの時間を短縮できる。そして、この
場合上記電圧値を計測，生成するための精度は、積分器
出力をＡ−Ｄ変換するＡ−Ｄ変換器のビット数に依存す
ることになる。
【００１８】ここで本発明では、上記電圧値を２つに分
け、その一方の第１の電圧は温度等の環境に変化しない
固定値として予め記憶しておき、これはサンプルホール
ド前に積分器出力に加算される。そして、その他方のみ
が温度等で変動する第２の電圧値として毎回計測され、
記憶値を更新するようにしている。その目的は、毎回計
測する各分周比に対応する第２の電圧値が、比較的狭い
一定範囲に入るようにするためである。第１，第２の全
電圧値を計測する場合には各分周比毎に大きな差がある
ため、例えばＡ−Ｄ変換器でディジタル値に変換する場
合にかなり広いダイナミックレンジが要求され、変換レ
ートがより遅くなってしまうばかりか、広いダイナミッ
クレンジであるため精度が悪化する欠点があるが、本発
明では比較的狭いダイナミックレンジの変換器で済むた
め上記問題を解決できる。
け、その一方の第１の電圧は温度等の環境に変化しない
固定値として予め記憶しておき、これはサンプルホール
ド前に積分器出力に加算される。そして、その他方のみ
が温度等で変動する第２の電圧値として毎回計測され、
記憶値を更新するようにしている。その目的は、毎回計
測する各分周比に対応する第２の電圧値が、比較的狭い
一定範囲に入るようにするためである。第１，第２の全
電圧値を計測する場合には各分周比毎に大きな差がある
ため、例えばＡ−Ｄ変換器でディジタル値に変換する場
合にかなり広いダイナミックレンジが要求され、変換レ
ートがより遅くなってしまうばかりか、広いダイナミッ
クレンジであるため精度が悪化する欠点があるが、本発
明では比較的狭いダイナミックレンジの変換器で済むた
め上記問題を解決できる。
【００１９】
【実施例】以下、本発明を適用した周波数シンセサイザ
の一実施例について、図面を参照して説明する。
の一実施例について、図面を参照して説明する。
【００２０】図１は、本発明を適用した周波数シンセサ
イザを示したものであり、サンプルホールド形位相比較
器１０は、リファレンス周波数ｆr （位相θr ）と再生
出力周波数ｆs （位相θs ）との位相差を出力する位相
比較器としての例えばＪＫフリップフロップ１２を有し
ている。また、このＪＫフリップフロップ１２の出力を
積分する積分器１４が設けられ、その後段にサンプルホ
ールド回路１６を有している。また、積分器１４とサン
プルホールド回路１６との間に加算器１８が設けられて
いる。後述するように、このサンプルホールド回路１６
の出力として位相差φに比例した電圧を得ることがで
き、しかも後述するように１サイクル毎に高速に位相差
φを得ることができる。
イザを示したものであり、サンプルホールド形位相比較
器１０は、リファレンス周波数ｆr （位相θr ）と再生
出力周波数ｆs （位相θs ）との位相差を出力する位相
比較器としての例えばＪＫフリップフロップ１２を有し
ている。また、このＪＫフリップフロップ１２の出力を
積分する積分器１４が設けられ、その後段にサンプルホ
ールド回路１６を有している。また、積分器１４とサン
プルホールド回路１６との間に加算器１８が設けられて
いる。後述するように、このサンプルホールド回路１６
の出力として位相差φに比例した電圧を得ることがで
き、しかも後述するように１サイクル毎に高速に位相差
φを得ることができる。
【００２１】前記サンプルホールド回路１６の後段に
は、ＶＣＯ２０が設けられ、サンプルホールド回路１６
からの位相差φを入力し、出力周波数ｆo （位相θo ）
を出力する。また、この位相同期ループ途中には分周器
３０が設けられ、前記出力周波数ｆo を分周比Ｎにて分
周し、前記再生出力周波数ｆs （位相θs ）を出力し、
これを前記フリップフロップ１２に出力するように構成
している。
は、ＶＣＯ２０が設けられ、サンプルホールド回路１６
からの位相差φを入力し、出力周波数ｆo （位相θo ）
を出力する。また、この位相同期ループ途中には分周器
３０が設けられ、前記出力周波数ｆo を分周比Ｎにて分
周し、前記再生出力周波数ｆs （位相θs ）を出力し、
これを前記フリップフロップ１２に出力するように構成
している。
【００２２】上記の構成にて１次ＰＬＬを形成している
が、本実施例ではさらに、この１次ＰＬＬを用いた位相
同期ループに付加して、第１，第２のメモリを兼ねるメ
モリ４０と、第１のＤ−Ａ変換器４２と、Ａ−Ｄ変換器
４４と、第２のＤ−Ａ変換器４６と、コンパレータ４８
と、スイッチＳとを設けている。
が、本実施例ではさらに、この１次ＰＬＬを用いた位相
同期ループに付加して、第１，第２のメモリを兼ねるメ
モリ４０と、第１のＤ−Ａ変換器４２と、Ａ−Ｄ変換器
４４と、第２のＤ−Ａ変換器４６と、コンパレータ４８
と、スイッチＳとを設けている。
【００２３】例えばＩＣメモリから成るメモリ４０は、
位相同期ループが定常状態に落ちつくべきサンプルホー
ルド回路１６への入力電圧を、各分周比毎に記憶するた
めのものである。このメモリ４０には、上記入力電圧を
２つにわけ、環境によって不変の第１の電圧値と、温度
などの環境によって変化する第２の電圧値とをそれぞれ
各分周比毎に記憶している。第１の電圧値は各分周比毎
に固定であり、各分周比毎の第１の電圧値は、各分周比
毎の第２の電圧値が前記Ａ−Ｄ変換器４４の比較的狭い
ダイナミックレンジ内に入るようにそれぞれ設定される
ことになる。第２の電圧値は分周比が再設定される度に
更新され、この周波数シンセサイザが稼働している際の
環境に最も近い最適値として記憶される。
位相同期ループが定常状態に落ちつくべきサンプルホー
ルド回路１６への入力電圧を、各分周比毎に記憶するた
めのものである。このメモリ４０には、上記入力電圧を
２つにわけ、環境によって不変の第１の電圧値と、温度
などの環境によって変化する第２の電圧値とをそれぞれ
各分周比毎に記憶している。第１の電圧値は各分周比毎
に固定であり、各分周比毎の第１の電圧値は、各分周比
毎の第２の電圧値が前記Ａ−Ｄ変換器４４の比較的狭い
ダイナミックレンジ内に入るようにそれぞれ設定される
ことになる。第２の電圧値は分周比が再設定される度に
更新され、この周波数シンセサイザが稼働している際の
環境に最も近い最適値として記憶される。
【００２４】前記第１のＤ−Ａ変換器４２は、分周比を
変更して周波数を切り換える際に、メモリ４０からその
分周比に対応して読出された第１の電圧値をアナログ値
に変換し、加算器１８に入力するためのものである。
変更して周波数を切り換える際に、メモリ４０からその
分周比に対応して読出された第１の電圧値をアナログ値
に変換し、加算器１８に入力するためのものである。
【００２５】前記Ａ−Ｄ変換器４４は、積分器１４の出
力を入力し、これをディジタル変換し、前記メモリ４０
内にその分周比と対応づけて記憶する。Ａ−Ｄ変換器４
４で変換される第２の電圧値は、分周比が異なるごとに
変化する他、同一分周比の場合も温度などの環境条件に
よって変動する。そして、Ａ−Ｄ変換器４４のダイナミ
ックレンジは、このように変化する第２の電圧値をすべ
てディジタル変換できる範囲に設定されている。換言す
れば、Ａ−Ｄ変換器４４にある狭いダイナミックレンジ
が定まっている場合に、各分周比に対応する第１の電圧
値を所定に設定することで、残りの第２の各電圧値が前
記ダイナミックレンジ内に入るように確保される。
力を入力し、これをディジタル変換し、前記メモリ４０
内にその分周比と対応づけて記憶する。Ａ−Ｄ変換器４
４で変換される第２の電圧値は、分周比が異なるごとに
変化する他、同一分周比の場合も温度などの環境条件に
よって変動する。そして、Ａ−Ｄ変換器４４のダイナミ
ックレンジは、このように変化する第２の電圧値をすべ
てディジタル変換できる範囲に設定されている。換言す
れば、Ａ−Ｄ変換器４４にある狭いダイナミックレンジ
が定まっている場合に、各分周比に対応する第１の電圧
値を所定に設定することで、残りの第２の各電圧値が前
記ダイナミックレンジ内に入るように確保される。
【００２６】第２のＤ−Ａ変換器４６は、分周比Ｎを変
更して周波数を切り換える際に、その分周比Ｎに対応し
て読出された前記メモリ４０内の第２の電圧値をアナロ
グ値に変換するものである。前記Ａ−Ｄ変換器４４は、
積分器１４より随時出力される第２の電圧値をディジタ
ル値に変換し、メモリ４０の対応するエリアに記憶する
ことになるが、メモリ４０のそのエリアに最終的に記憶
される第２の電圧値としては、位相同期ループがその分
周比Ｎにて定常状態に落ちついた際の電圧値となる。し
たがって、その後再度同一の分周比Ｎが設定されて周波
数を切り替える際には、メモリ４０からは前回記憶した
同一分周比Ｎに対応する第２の電圧値が読み出され、こ
れが第２のＤ−Ａ変換器４６でアナログ値に変換される
ことになる。
更して周波数を切り換える際に、その分周比Ｎに対応し
て読出された前記メモリ４０内の第２の電圧値をアナロ
グ値に変換するものである。前記Ａ−Ｄ変換器４４は、
積分器１４より随時出力される第２の電圧値をディジタ
ル値に変換し、メモリ４０の対応するエリアに記憶する
ことになるが、メモリ４０のそのエリアに最終的に記憶
される第２の電圧値としては、位相同期ループがその分
周比Ｎにて定常状態に落ちついた際の電圧値となる。し
たがって、その後再度同一の分周比Ｎが設定されて周波
数を切り替える際には、メモリ４０からは前回記憶した
同一分周比Ｎに対応する第２の電圧値が読み出され、こ
れが第２のＤ−Ａ変換器４６でアナログ値に変換される
ことになる。
【００２７】コンパレータ４８は、積分器１４の出力と
第２のＤ−Ａ変換器４６との出力とを比較し、両者が一
致したときにパルスを出力するものである。このコンパ
レータ４８の出力パルスは、分周比Ｎを変更して周波数
を切り替える際に、位相比較器１０への初期値として出
力されることになる。このために、分周器３０とフリッ
プフロップ１２との間には前記スイッチＳが設けられて
いる。位相同期ループを形成する際には、このスイッチ
Ｓの可動接点は端子ａ側に接触している。一方、分周比
を変更する際には、コンパレータ４８よりパルスが出力
される以前に、スイッチＳの可動接点を端子ｂ側に移動
させ、コンパレータ４８からの出力パルスをフリップフ
ロップ１２に出力するように構成している。
第２のＤ−Ａ変換器４６との出力とを比較し、両者が一
致したときにパルスを出力するものである。このコンパ
レータ４８の出力パルスは、分周比Ｎを変更して周波数
を切り替える際に、位相比較器１０への初期値として出
力されることになる。このために、分周器３０とフリッ
プフロップ１２との間には前記スイッチＳが設けられて
いる。位相同期ループを形成する際には、このスイッチ
Ｓの可動接点は端子ａ側に接触している。一方、分周比
を変更する際には、コンパレータ４８よりパルスが出力
される以前に、スイッチＳの可動接点を端子ｂ側に移動
させ、コンパレータ４８からの出力パルスをフリップフ
ロップ１２に出力するように構成している。
【００２８】次に、作用について説明する。
【００２９】図２は、上記実施例装置における主要部分
の出力波形を示すタイミングチャートである。また、比
較例として、図１に示す実施例装置の加算器１８および
第１のＤ−Ａ変換器４２を取り除いた場合のタイミング
チャートを図３に示している。
の出力波形を示すタイミングチャートである。また、比
較例として、図１に示す実施例装置の加算器１８および
第１のＤ−Ａ変換器４２を取り除いた場合のタイミング
チャートを図３に示している。
【００３０】まず、サンプルホールド形位相比較器１０
により位相差φが即時に求まることを示す。ディジタル
形位相比較器１０として、例えばＪＫフリップフロップ
１２を用いると、この動作は図２または図３のようにな
る。ここでＴφを入力位相と出力位相との時間差とする
と、位相差φは、入力周波数の周期で平均をとると、
により位相差φが即時に求まることを示す。ディジタル
形位相比較器１０として、例えばＪＫフリップフロップ
１２を用いると、この動作は図２または図３のようにな
る。ここでＴφを入力位相と出力位相との時間差とする
と、位相差φは、入力周波数の周期で平均をとると、
【００３１】
【数６】 で与えられる。周波数シンセサイザのようにＴr が一定
の場合、φとＴφとは比例し、位相差φは時間積分をす
ることによって得られる。説明の便宜上まず図３にした
がって説明すると、θr が入力したとき“１”に、θs
が来たとき“０”とすれば、“１”のとき積分をし、
“０”のとき積分器１４の出力をホールド回路１６でホ
ールドし積分器をリセットすればよい。よって、ホール
ド回路１６の出力は位相差φに比例していることがわか
り、しかも図３に示すように１サイクル毎に高速にφを
得ることができる。
の場合、φとＴφとは比例し、位相差φは時間積分をす
ることによって得られる。説明の便宜上まず図３にした
がって説明すると、θr が入力したとき“１”に、θs
が来たとき“０”とすれば、“１”のとき積分をし、
“０”のとき積分器１４の出力をホールド回路１６でホ
ールドし積分器をリセットすればよい。よって、ホール
ド回路１６の出力は位相差φに比例していることがわか
り、しかも図３に示すように１サイクル毎に高速にφを
得ることができる。
【００３２】よって低域フィルタを用いずに高速に位相
差φが得られることがわかった。これにより、スイッチ
Ｓをａ側にしておけば１次ＰＬＬになっていることがわ
かる。
差φが得られることがわかった。これにより、スイッチ
Ｓをａ側にしておけば１次ＰＬＬになっていることがわ
かる。
【００３３】上記の動作を、本実施例装置のタイミング
チャートである図２にしたがって説明すると、図２の場
合のサンプルホールド回路１６の出力電圧は、図３の場
合のサンプルホールド回路１６の出力電圧と等しくなっ
ている。しかし、図２の場合のサンプルホールド回路１
６の出力電圧は、加算器１８の出力電圧の波形から明ら
かなように、第１の電圧と第２の電圧とを加算したもの
である。ここで、第１の電圧はメモリ４０にあらかじめ
各分周比に対応づけて記憶されており、この第１の電圧
は第１のＤ−Ａ変換器４２を介して加算器１８の一方の
入力端子に入力する。一方、第２の電圧は、フリップフ
ロップ１２の出力を積分器１４にて積分した波形の波高
値と一致している。結果として、図１に示す実施例装置
では、この第１，第２の電圧を加算器１８で加算するこ
とで、サンプルホールド回路１６の出力電圧は図３に示
す場合と同一電圧となり、図２のタイミングチャートの
場合にも、スイッチＳをａ側に設定することにより１次
ＰＬＬを構成していることがわかる。
チャートである図２にしたがって説明すると、図２の場
合のサンプルホールド回路１６の出力電圧は、図３の場
合のサンプルホールド回路１６の出力電圧と等しくなっ
ている。しかし、図２の場合のサンプルホールド回路１
６の出力電圧は、加算器１８の出力電圧の波形から明ら
かなように、第１の電圧と第２の電圧とを加算したもの
である。ここで、第１の電圧はメモリ４０にあらかじめ
各分周比に対応づけて記憶されており、この第１の電圧
は第１のＤ−Ａ変換器４２を介して加算器１８の一方の
入力端子に入力する。一方、第２の電圧は、フリップフ
ロップ１２の出力を積分器１４にて積分した波形の波高
値と一致している。結果として、図１に示す実施例装置
では、この第１，第２の電圧を加算器１８で加算するこ
とで、サンプルホールド回路１６の出力電圧は図３に示
す場合と同一電圧となり、図２のタイミングチャートの
場合にも、スイッチＳをａ側に設定することにより１次
ＰＬＬを構成していることがわかる。
【００３４】上記の１次ＰＬＬにて構成された位相同期
ループにて、分周比Ｎを変更することで、所望の出力周
波数ｆo を出力することができる。そして、この位相同
期ループが定常状態になった時の積分器１４の出力がＡ
−Ｄ変換器４４でディジタル値に変換されて、これが第
２の電圧値としてメモリ４０に最終的に格納されること
になる。
ループにて、分周比Ｎを変更することで、所望の出力周
波数ｆo を出力することができる。そして、この位相同
期ループが定常状態になった時の積分器１４の出力がＡ
−Ｄ変換器４４でディジタル値に変換されて、これが第
２の電圧値としてメモリ４０に最終的に格納されること
になる。
【００３５】メモリ４０に記憶された第２の電圧値は初
期値φ（０）として機能することになる。この初期値
は、例えば分周比Ｎ1 について第２の電圧値をメモリ４
０に格納した後、分周比をＮ2 に変更し、その後再度分
周比Ｎ1 に切り替えた際に、位相比較器１０に最初に入
力されるパルスとして機能することになる。
期値φ（０）として機能することになる。この初期値
は、例えば分周比Ｎ1 について第２の電圧値をメモリ４
０に格納した後、分周比をＮ2 に変更し、その後再度分
周比Ｎ1 に切り替えた際に、位相比較器１０に最初に入
力されるパルスとして機能することになる。
【００３６】次に、位相比較器１０への初期値としてφ
（０）を入力させることで、位相同期ループが定常状態
に至るまでの応答時間を短縮できる作用について説明す
る。
（０）を入力させることで、位相同期ループが定常状態
に至るまでの応答時間を短縮できる作用について説明す
る。
【００３７】以下の説明は、位相同期ループに図１に示
すような１次ＰＬＬを採用することにより１次遅れ回路
を構成した場合である。但し、ＶＣＯの特性は線形で、
リファレンス周波数の周期に比べて十分大きい時間で考
えるものとする。この時、ＰＬＬの特性は上記の
（４），（５）式で示される。
すような１次ＰＬＬを採用することにより１次遅れ回路
を構成した場合である。但し、ＶＣＯの特性は線形で、
リファレンス周波数の周期に比べて十分大きい時間で考
えるものとする。この時、ＰＬＬの特性は上記の
（４），（５）式で示される。
【００３８】今、時間ｔ＝０で分周比がＮからＮ1 にな
ったとすると位相差φ（ｔ）は、
ったとすると位相差φ（ｔ）は、
【００３９】
【数７】 となる。φ（０）は、Ｎのとき定常になっていればＮ
（ωr −ωc ／Ｎ）／ｋとなり、（８）式の過渡項によ
る応答時間（〜４．６τ1 ）がかかって定常値におちつ
く。しかしφ（０）として前回のホッピング時の値であ
る、
（ωr −ωc ／Ｎ）／ｋとなり、（８）式の過渡項によ
る応答時間（〜４．６τ1 ）がかかって定常値におちつ
く。しかしφ（０）として前回のホッピング時の値であ
る、
【００４０】
【外１】 を用いれば過渡項の係数は、
【００４１】
【数８】 となる。ここでωr として安定なものを用い、またｋお
よびωcが温度に対しゆるやかに変化をするものとすれ
ば、（８）式はほぼ０と見なすことができるので、φ
（ｔ）はＴr で応答が完了する。すなわち、分周比Ｎを
変更する際のループの初期値として、前回の同一分周比
に対応した分周器の出力パルス位置を用いれば、高速な
応答が実現できる。特に、１次遅れ回路を達成できる１
次ＰＬＬを採用することで、初期値が１個で済むことか
ら、より高速ホッピングが可能となる。
よびωcが温度に対しゆるやかに変化をするものとすれ
ば、（８）式はほぼ０と見なすことができるので、φ
（ｔ）はＴr で応答が完了する。すなわち、分周比Ｎを
変更する際のループの初期値として、前回の同一分周比
に対応した分周器の出力パルス位置を用いれば、高速な
応答が実現できる。特に、１次遅れ回路を達成できる１
次ＰＬＬを採用することで、初期値が１個で済むことか
ら、より高速ホッピングが可能となる。
【００４２】次に、分周比を変更した際の動作について
説明する。
説明する。
【００４３】分周比の変更指令はメモリ４０および分周
器３０に入力され、さらに変更後位相比較器１０に再生
出力周波数ｆs としての最初の出力パルスが入力される
以前に、スイッチＳが端子ｂ側に移動される。分周比が
変更されると、メモリ４０からその変更された分周比と
対応する第２の電圧値が読出され、これは第２のＤ−Ａ
変換器４６でアナログ値に変換された後にコンパレータ
４８の一方の入力端子に入力する。さらに、スイッチＳ
が端子ｂ側に移動される以前は１次ＰＬＬによる位相同
期ループを形成しているので、積分器１４からは位相差
を積分した出力波形が出力され、この積分器１４の出力
はコンパレータ４８の他方の入力端子に入力することに
なる。この状態を、図２のコンパレータ入力に示してい
る。そして、このコンパレータ４８では、積分器１４の
出力が第２の電圧値と一致したタイミングでパルスを出
力し、この出力パルスはスイッチＳを介して位相比較器
１０の初期値として入力されることになる。この初期値
は、前回同一分周比が設定された際に位相同期ループが
定常状態になっているときの出力パルス位置と一致して
いるため、上述した原理にしたがって、分周比を変更し
た後、位相同期ループが定常状態に至るまでの応答時間
を大幅に短縮することが可能となる。
器３０に入力され、さらに変更後位相比較器１０に再生
出力周波数ｆs としての最初の出力パルスが入力される
以前に、スイッチＳが端子ｂ側に移動される。分周比が
変更されると、メモリ４０からその変更された分周比と
対応する第２の電圧値が読出され、これは第２のＤ−Ａ
変換器４６でアナログ値に変換された後にコンパレータ
４８の一方の入力端子に入力する。さらに、スイッチＳ
が端子ｂ側に移動される以前は１次ＰＬＬによる位相同
期ループを形成しているので、積分器１４からは位相差
を積分した出力波形が出力され、この積分器１４の出力
はコンパレータ４８の他方の入力端子に入力することに
なる。この状態を、図２のコンパレータ入力に示してい
る。そして、このコンパレータ４８では、積分器１４の
出力が第２の電圧値と一致したタイミングでパルスを出
力し、この出力パルスはスイッチＳを介して位相比較器
１０の初期値として入力されることになる。この初期値
は、前回同一分周比が設定された際に位相同期ループが
定常状態になっているときの出力パルス位置と一致して
いるため、上述した原理にしたがって、分周比を変更し
た後、位相同期ループが定常状態に至るまでの応答時間
を大幅に短縮することが可能となる。
【００４４】次に、図２に示すタイミングチャートにし
たがった本実施例装置の動作と、図３に示すタイミング
チャートにしたがった比較例としての動作との効果上の
差は下記の通りである。
たがった本実施例装置の動作と、図３に示すタイミング
チャートにしたがった比較例としての動作との効果上の
差は下記の通りである。
【００４５】図２と図３との比較から明らかなように、
積分器１４の出力波形の波高値は、図２の方がより低く
なっていることがわかる。これは、図１に示す本実施例
装置では、あらかじめ各分周比に対応して記憶された第
１の電圧値を加算器１８により積分器１４の出力に加算
しているためであり、しかも、この各分周比に対応する
第１の各電圧値を設定するに際して、各分周比ごとの残
りの第２の電圧値がある一定範囲に入るように選択する
ことができる。このようにすると、第２の電圧値は温度
などの環境条件によって毎回相違するとしても、第２の
電圧値が入力するＡ−Ｄ変換器４４のダイナミックレン
ジを図３の場合と比較して大幅に狭くすることが可能と
なる。図２および図３の場合に同一ビット数のＡ−Ｄ変
換器４４を採用した場合、本実施例装置の方がよりダイ
ナミックレンジが狭いものを採用できるので、量子化誤
差の少ない第２の電圧値をメモリ４０に記憶させること
ができる。換言すれば、この第２の電圧値は、分周比を
変更した際の位相比較器１０への初期値φ（０）として
機能するので、この初期値の精度をたかめることでより
高速に応答する周波数シンセサイザを実現することが可
能となる。
積分器１４の出力波形の波高値は、図２の方がより低く
なっていることがわかる。これは、図１に示す本実施例
装置では、あらかじめ各分周比に対応して記憶された第
１の電圧値を加算器１８により積分器１４の出力に加算
しているためであり、しかも、この各分周比に対応する
第１の各電圧値を設定するに際して、各分周比ごとの残
りの第２の電圧値がある一定範囲に入るように選択する
ことができる。このようにすると、第２の電圧値は温度
などの環境条件によって毎回相違するとしても、第２の
電圧値が入力するＡ−Ｄ変換器４４のダイナミックレン
ジを図３の場合と比較して大幅に狭くすることが可能と
なる。図２および図３の場合に同一ビット数のＡ−Ｄ変
換器４４を採用した場合、本実施例装置の方がよりダイ
ナミックレンジが狭いものを採用できるので、量子化誤
差の少ない第２の電圧値をメモリ４０に記憶させること
ができる。換言すれば、この第２の電圧値は、分周比を
変更した際の位相比較器１０への初期値φ（０）として
機能するので、この初期値の精度をたかめることでより
高速に応答する周波数シンセサイザを実現することが可
能となる。
【００４６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【００４７】図１に示す実施例において、Ａ−Ｄ変換器
４４および第２のＤ−Ａ変換器４６をハード的に同一の
構成とすることができる。これは、帰還比較形のＡ−Ｄ
変換器を採用することで実現でき、この変換器はＤ−Ａ
変換器を内蔵しているものである。したがって、第２の
電圧値をアナログ−ディジタル変換する精度と、第２の
電圧値をディジタル−アナログ変換する精度とは一致す
るため、初期値φ（０）の精度をより高くすることがで
き、より高速に応答できる周波数シンセサイザを実現す
ることができる。
４４および第２のＤ−Ａ変換器４６をハード的に同一の
構成とすることができる。これは、帰還比較形のＡ−Ｄ
変換器を採用することで実現でき、この変換器はＤ−Ａ
変換器を内蔵しているものである。したがって、第２の
電圧値をアナログ−ディジタル変換する精度と、第２の
電圧値をディジタル−アナログ変換する精度とは一致す
るため、初期値φ（０）の精度をより高くすることがで
き、より高速に応答できる周波数シンセサイザを実現す
ることができる。
【００４８】さらに、サンプルホールド回路１６とＶＣ
Ｏ２０との間に、抵抗Ｒおよび容量Ｃからなる１次フィ
ルタを挿入・接続することもできる。この１次フィルタ
を追加する目的は、周波数切り替えの際に、サンプルホ
ールド回路１６のベースバンド波形が矩形になるので、
その分スプリアスが多くなるが、１次フィルタを追加す
ることでそのスプリアスを減少させることができる。但
し、周波数を切り替える時、図１のスイッチＳを参照周
波数の１周期よりも長い時間、即ち１次フィルタが定常
におちつくまでの時間ｂ側にし、それからスイッチＳを
ａ側に切り替える必要がある。
Ｏ２０との間に、抵抗Ｒおよび容量Ｃからなる１次フィ
ルタを挿入・接続することもできる。この１次フィルタ
を追加する目的は、周波数切り替えの際に、サンプルホ
ールド回路１６のベースバンド波形が矩形になるので、
その分スプリアスが多くなるが、１次フィルタを追加す
ることでそのスプリアスを減少させることができる。但
し、周波数を切り替える時、図１のスイッチＳを参照周
波数の１周期よりも長い時間、即ち１次フィルタが定常
におちつくまでの時間ｂ側にし、それからスイッチＳを
ａ側に切り替える必要がある。
【００４９】
【発明の効果】以上説明したように、本発明によれば分
周比を変更した際の初期値として、位相同期ループが定
常状態に落ち着くべき値、すなわちホッピング周波数に
対応する位相差を積分器の出力電圧の形でメモリしてお
き、これを初期値とすることで参照周波数の周期内に応
答できる高速ホッピングが可能となる。さらに、この電
圧値を２つにわけ、その一方は環境条件により変動しな
い第１の電圧値として記憶し、その他方は温度などの環
境条件により変動する第２の電圧値として毎回更新する
形で記憶し、この第２の電圧値を記憶する際に、Ａ−Ｄ
変換器のダイナミックレンジを比較的狭くすることがで
き、この結果比較的安価で簡易な構成を採用しながらも
初期値を精度高く計測，記憶でき、より高速な周波数シ
ンセサイザを実現することができる。
周比を変更した際の初期値として、位相同期ループが定
常状態に落ち着くべき値、すなわちホッピング周波数に
対応する位相差を積分器の出力電圧の形でメモリしてお
き、これを初期値とすることで参照周波数の周期内に応
答できる高速ホッピングが可能となる。さらに、この電
圧値を２つにわけ、その一方は環境条件により変動しな
い第１の電圧値として記憶し、その他方は温度などの環
境条件により変動する第２の電圧値として毎回更新する
形で記憶し、この第２の電圧値を記憶する際に、Ａ−Ｄ
変換器のダイナミックレンジを比較的狭くすることがで
き、この結果比較的安価で簡易な構成を採用しながらも
初期値を精度高く計測，記憶でき、より高速な周波数シ
ンセサイザを実現することができる。
【図１】本発明を適用した周波数シンセサイザの一実施
例のブロック図である。
例のブロック図である。
【図２】図１に示す周波数シンセサイザの動作タイミン
グチャートである。
グチャートである。
【図３】図１に示す実施例装置において、加算器および
第１のＤ−Ａ変換器を取り除いた装置の動作タイミング
チャートである。
第１のＤ−Ａ変換器を取り除いた装置の動作タイミング
チャートである。
【図４】従来の周波数シンセサイザのブロック図であ
る。
る。
１０ サンプルホールド形位相比較器 １２ ＪＫフリップフロップ １４ 積分器 １６ サンプルホールド回路 ２０ ＶＣＯ ３０ 分周器 ４０ 第１，第２のメモリ ４２ 第１のＤ−Ａ変換器 ４４ Ａ−Ｄ変換器 ４６ 第２のＤ−Ａ変換器 ４８ コンパレータ Ｓ スイッチ
ＳＴ０１１６０１
ＳＴ０１１６０１
フロントページの続き (56)参考文献 特開 平３−229517（ＪＰ，Ａ) 特開 平４−96515（ＪＰ，Ａ) 特開 平４−63022（ＪＰ，Ａ) 特開 平２−67822（ＪＰ，Ａ) Ｔａｄａｍｉｔｓｕ Ｉｒｉｔａｎ ｉ，”Ｆａｓｔ Ｆｒｅｑｕｅｎｃｙ Ｈｏｐｐｉｎｇ Ｓｙｎｔｈｅｓｉｚｅ ｒ Ｕｓｉｎｇ ＰＬＬ ａｎｄ Ｍｅ ｍｏｒｙ ＩＣ”，1990 ＩＮＴＥＲＮ ＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ｏｎ ＩＮＦＯＲＭＡＴＩＯＮ ＴＨＥ ＯＲＹ ＡＮＤ ＩＴＳ ＡＰＰＬＩＣ ＡＴＩＯＮＳ（ＮＯＶ．27−30，1990 ＨＡＷＡＩＩ）予稿集，Ｎｏｖ．20, 1990，ｖｏｌ．１，ｐｐ911−913 (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/16 - 7/22
Claims (1)
- 【請求項１】 位相比較器，積分器，サンプルホールド
回路，電圧発振器及び分周器で位相同期ループを構成
し、前記分周器に対する分周比を変更して出力周波数を
切り替える周波数シンセサイザにおいて、位相同期ルー
プが定常状態の時の前記サンプルホールド回路への入力
電圧を２つに分け、環境によって不変の第１の電圧値を
分周比毎に予めディジタル値として記憶する第１のメモ
リと、各分周比が設定される毎に前記第１のメモリ内の
対応する第１の電圧値をアナログ値に変換する第１のＤ
−Ａ変換器と、前記積分器とサンプルホールド回路との
間の位相同期ループ途中に設けられ、前記第１のＤ−Ａ
変換器の出力を前記積分器出力に加算する加算器と、環
境により可変の第２の電圧値として、前記積分器の出力
をディジタル変換して得るＡ−Ｄ変換器と、前記位相同
期ループが定常状態の時の前記Ａ−Ｄ変換器の出力を各
分周比毎に記憶する第２のメモリと、前記分周比を変更
して出力周波数を切り替える際に、変更後の分周比と対
応した前記第２のメモリ内の第２の電圧値をアナログ値
に変換する第２のＤ−Ａ変換器と、前記積分器の出力と
前記第２のＤ−Ａ変換器の出力とを比較して、その値が
一致したタイミングでパルス出力し、このパルスをルー
プの初期値として前記位相同期ループの位相比較器に入
力する比較器と、を有することを特徴とする周波数シン
セサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03142415A JP3130074B2 (ja) | 1991-05-17 | 1991-05-17 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03142415A JP3130074B2 (ja) | 1991-05-17 | 1991-05-17 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04341014A JPH04341014A (ja) | 1992-11-27 |
| JP3130074B2 true JP3130074B2 (ja) | 2001-01-31 |
Family
ID=15314804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03142415A Expired - Fee Related JP3130074B2 (ja) | 1991-05-17 | 1991-05-17 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130074B2 (ja) |
-
1991
- 1991-05-17 JP JP03142415A patent/JP3130074B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｔａｄａｍｉｔｓｕ Ｉｒｉｔａｎｉ，"Ｆａｓｔ Ｆｒｅｑｕｅｎｃｙ Ｈｏｐｐｉｎｇ Ｓｙｎｔｈｅｓｉｚｅｒ Ｕｓｉｎｇ ＰＬＬ ａｎｄ Ｍｅｍｏｒｙ ＩＣ"，１９９０ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ｏｎ ＩＮＦＯＲＭＡＴＩＯＮ ＴＨＥＯＲＹ ＡＮＤ ＩＴＳ ＡＰＰＬＩＣＡＴＩＯＮＳ（ＮＯＶ．２７−３０，１９９０ ＨＡＷＡＩＩ）予稿集，Ｎｏｖ．２０，１９９０，ｖｏｌ．１，ｐｐ９１１−９１３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04341014A (ja) | 1992-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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