JP3938395B2 - クロック逓倍回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力されたレファレンスクロック信号を逓倍した周波数を有する出力クロック信号に変換するクロック逓倍回路に関する。
【０００２】
【関連技術】
入力されたレファレンスクロック信号を用い、これを逓倍した周波数を有する出力クロック信号に変換するクロック逓倍回路としては、逓倍ＰＬＬ回路が知られている。このような逓倍ＰＬＬ回路としては、例えば、図１に示すように、位相比較回路１１０、チャージポンプ１２０、ローパスフィルタ（以下単に、ＬＰＦともいう）１３０、電圧制御発振回路（以下単に、ＶＣＯともいう）１４０、及び分周器１５０を有する逓倍ＰＬＬ回路１００が知られている。この逓倍ＰＬＬ回路１００では、分周器１００の分周信号ＳＤとレファレンスクロック信号ＳＲとの位相を位相比較回路１１０で比較し、位相比較結果であるアップ信号およびダウン信号に応じた電流をチャージポンプ１２０から出力させ、これをＬＰＦ１３０で積分して電圧出力とする。この電圧出力をＶＣＯ１４０に入力することにより、これに応じた周波数の出力クロック信号ＳＴを出力する。分周器１５０は出力クロック信号ＳＴを分周する。かくして、レファレンスクロック信号ＳＲに対して、分周比（１／Ｍ）の逆数である逓倍数Ｍを有する出力クロック信号ＳＴが出力される。また、この出力クロック信号ＳＴは、レファレンスクロック信号ＳＲの１周期毎に１回ずつ位相比較してＰＬＬ制御を行うことで、その周波数精度が維持されることになる。
【０００３】
【発明が解決しようとする課題】
しかしながら、この逓倍ＰＬＬ回路１００では、位相比較回路１１０から、分周信号ＳＤとレファレンスクロック信号ＳＲとの位相差に応じたパルス幅を持つアップ信号あるいはダウン信号が出力され、これらの信号をアナログ的に処理してＶＣＯ１４０の周波数を制御している。このため、この逓倍ＰＬＬ回路のループゲインその他の回路特性を適切な状態に調整するには、位相比較回路１１０、チャージポンプ１２０、ＬＰＦ１３０、ＶＣＯ１４０、分周器１５０などのアナログ回路の特性を調整する必要があり、面倒であった。また、ロックアップタイムを短縮させたいという要望もあった。
本発明は、かかる問題点に鑑みてなされたものであって、簡単な構成を有するクロック逓倍回路を提供することを目的とする。また、回路の特性調整が容易なクロック逓倍回路を提供することを目的とする。さらには、ロックアップタイムも短縮できるクロック逓倍回路を提供することを目的とする。
【０００４】
【課題を解決するための手段、作用及び効果】
しかしてその解決手段は、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、基準値と上記カウント値のいずれか一方から他方を差し引いた差分値を出力する差分器と、上記差分値の積分値に対応するアナログ制御電圧を出力する制御電圧生成回路と、上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、を備えるクロック逓倍回路である。
【０００５】
本発明のクロック逓倍回路では、カウント値という数値データ（デジタル値）を用いて、差分値を算出し、さらにアナログ制御電圧を生成する。このように、数値（デジタル値）処理できるので、簡単な構成で済み、処理が容易である。さらに、数値データであるので加減乗除などの数値処理が簡単にできるから、アナログ回路で信号処理を行う場合に比して、クロック逓倍回路の特性の調整が容易である。
【０００６】
本発明のクロック逓倍回路の原理を以下に簡単に説明する。前提として、基準値からカウント値を差し引いて差分値を得る場合であって、Ｖ−ｆ特性が正の傾きの特性、つまりアナログ制御電圧を大きくすると周波数が高くなる特性を有するＶＣＯを用いたと仮定する。
まず、このクロック逓倍回路において、出力クロック信号の周波数が適正な場合より低めだった場合を考える。すると、出力クロック信号ＳＴの周波数が適正であった場合に比して得られるカウント値が小さくなるので、基準値からカウント値を引いた差分値は正の値となる。すると、この差分値の積分値に対応するアナログ制御電圧も大きくなる。このため、ＶＣＯの出力クロック信号は周波数が高くなる方向に制御される。つまり、出力クロック信号の周波数が、適正値が近づく方向に修正される。
【０００７】
一方、出力クロック信号の周波数が適正値より高めになると、周波数が適正な場合に比してカウント値が大きくなるので、基準値からカウント値を引いた差分値は負の値となる。するとこの差分値の積分値に対応するアナログ制御電圧が小さくなる。このため、ＶＣＯの出力クロック信号は周波数が低くなる方向に制御される。つまり、この場合にも、出力クロック信号の周波数が、適正値が近づく方向に修正される。
このようにして、このクロック逓倍回路では、出力クロック信号の周波数が適正値となるように、つまり、カウント値が適切な値になるように制御される。さらに具体的には、このクロック逓倍回路では、基準値とカウント値との差分値が０になるように、つまり、基準値とカウント値とが等しくなるように制御される。
【０００８】
なお、本明細書において、有効遷移エッジとは、信号がレベル反転して、ローレベルからハイレベルへの立上がる、あるいは、ハイレベルからローレベルへ立下がるときに生じる信号のエッジ（急変部）のうち、計数において有効に扱われるエッジをいう。例えば、方形波状の信号を用いるに当たり、この信号の立上がりエッジをカウントするが、この信号の立下がりエッジはカウントしない場合には、信号の立ち上がりエッジと立ち下がりエッジのうち、この立ち上がりエッジが有効遷移エッジとなる。逆に、信号の立下がりエッジをカウントするが、この信号の立上がりエッジはカウントしない場合には、立下がりエッジが有効遷移エッジとなる。また、信号の立上がりエッジをカウントする一方、この信号の立下がりエッジもカウントする場合には、立上がりエッジと立下がりエッジの両方が有効遷移エッジである。
【０００９】
また、計数期間とは、カウンタで有効遷移エッジが幾つ存在していたかをカウントする期間をいう。
レファレンスクロック信号に基づいて与えられる所定の計数期間としては、例えば、以下のものが挙げられる。(1)レファレンスクロック信号のハイレベル期間。(2)レファレンスクロック信号のローレベル期間。(3)レファレンスクロック信号のハイレベル期間及びローレベル期間。(4)レファレンスクロック信号の１周期（立ち上がりタイミングから次の立ち上がりタイミングまでの期間、または、立ち下がりタイミングから次の立ち下がりタイミングまでの期間）。(5)レファレンスクロック信号のｍ周期（ｍが２以上の整数）。換言すると、ハイレベル期間とローレベル期間のペア複数ヶ分の期間。(6)レファレンスクロック信号のｍ周期（ｍが２以上の整数）＋その前または後のハイレベル期間。換言すると、ハイレベル期間ｍ＋１ヶとローレベル期間ｍヶ分の期間。なお、レファレンスクロック信号のデューティ比が５０％のときは、レファレンスクロック信号の（ｍ＋１／２）周期となる。(7)レファレンスクロック信号のｍ周期（ｍが２以上の整数）＋その前または後のローレベル期間。換言すると、ハイレベル期間ｍヶとローレベル期間ｍ＋１ヶ分の期間。
【００１０】
また、差分器としては、基準値からカウント値を減算する場合と、カウント値から基準値を減算する場合とがあり得る。いずれを用いるかは、ＶＣＯの特性や、制御電圧生成回路での処理手法などに応じて、クロック逓倍回路として適切に動作するように適宜決定する。
制御電圧生成回路には、例えば、Ｖ−ｆ特性が正の傾きを有するタイプや、負の傾きを有するタイプを採用することができる。いずれを用いるかは、差分器の特性や、制御電圧生成回路での処理手法などに応じて、クロック逓倍回路として適切に動作するように適宜決定する。
【００１１】
この請求項１に記載のクロック逓倍回路であって、前記カウンタと、前記差分器と、前記制御電圧生成回路は、前記出力クロック信号に同期して動作することを特徴とするクロック逓倍回路とすると良い。
このクロック逓倍回路では、カウンタ等を出力クロック信号に同期して動作させるので、カウンタ等を動作させるためのクロック信号源を別途用意する必要がなく、さらに、簡易な構造となし得る。
【００１２】
また、請求項１または請求項２に記載のクロック逓倍回路であって、前記カウンタは、前記レファレンスクロック信号のハイレベル期間またはローレベル期間のいずれかの計数期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして前記カウント値を出力するカウンタであり、前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、上記カウント値が前回の値から変化したとき、上記計数期間の終了後、次の計数期間までの間に、上記出力クロック信号の周波数が変化する応答性を有するクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、カウンタ等の応答性が早く、次の計数期間までに周波数が変化するので、レファレンスクロック信号の１周期毎に出力クロック信号の制御を行うことができるから、簡単な構成でありながら、ジッタを抑制することができる。
なお、ハイレベル期間とは、レファレンスクロック信号がハイレベルとなっている期間をいう。また、ローレベル期間とは、レファレンスクロック信号がローレベルとなっている期間をいう。
【００１３】
さらに、請求項１または請求項２に記載のクロック逓倍回路であって、前記カウンタは、前記レファレンスクロック信号のハイレベル期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このハイレベル期間のカウント値を出力すると共に、このハイレベル期間に続くローレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このローレベル期間のカウント値を出力すると共に、このローレベル期間に続くハイレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントするというようにして、上記ハイレベル期間及び上記ローレベル期間の終了毎にカウント値を得るカウンタであり、前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、上記ハイレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ハイレベル期間が終了してから次のハイレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有し、かつ、上記ローレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ローレベル期間が終了してから次のローレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有するクロック逓倍回路とすると良い。
【００１４】
本発明のクロック逓倍回路では、カウンタ等の応答性が早く、ハイレベル期間から次のハイレベル期間まで、及び、ローレベル期間から次のローレベル期間までに周波数が変化するので、レファレンスクロック信号の１周期毎に２回、出力クロック信号の周波数制御ができる。このため、簡単な構成でありながら、レファレンスクロック信号の１周期毎に周波数制御を行う前述のクロック逓倍回路に比較し、出力クロック信号に生じるジッタを抑制することができる。
【００１５】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記カウンタは、前記計数期間の終了後、前記出力クロック信号に同期して前記カウント値を出力し、前記差分器は、前記計数期間の終了後、前記出力クロック信号に同期して前記差分値を出力し、前記制御電圧生成回路は、前記計数期間の終了後、前記出力クロック信号に同期して前記アナログ制御電圧を出力するクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、カウンタ等を出力クロック信号に同期して動作させるので、カウンタ等を動作させるためのクロック信号源を別途用意する必要がなく、さらに、簡易な構造となし得る。
【００１６】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記カウンタは、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの両者を前記有効遷移エッジとするクロック逓倍回路とすると良い。
【００１７】
本発明のクロック逓倍回路では、有効遷移エッジとして、立ち上がりエッジと立ち下がりエッジの両方を用いる。つまり、カウンタは、レファレンスクロック信号の計数期間内に、出力クロック信号の立ち上がりエッジと立ち下がりエッジの合計が幾つあったかをカウントする。このため、有効遷移エッジとして、片エッジ（立ち上がりエッジまたは立ち下がりエッジ）を用いる場合に比して、許容される出力クロック信号の周波数のジッタを、半分程度に抑えることができる。
【００１８】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記差分器と前記制御電圧生成回路との間に、前記差分値を所定倍して上記制御電圧生成回路に入力する乗算器を備えるクロック逓倍回路とすると良い。
【００１９】
本発明のクロック逓倍回路では、差分値が数値であるため、これを所定倍するという簡単な数値操作で、このクロック逓倍回路のループゲインを容易に調整することができる。
具体的には、差分値を、１／２倍、１／３倍というように小さくするとループゲインを低下させることができる。すると、外乱などによる変化に対する応答性を低下させることができ、外乱等があっても周波数ロックが外れにくくすることができる。逆に、２倍、３倍…というように大きくするとループゲインを増加させることができる。すると、応答性が向上する。また、ロックアップタイムが早くなる。但し、倍率を大きくしすぎると、外乱などに敏感に反応して周波数が急変し、周波数ロックが外れやすくなったり、出力クロック信号の周波数が振動変化（周期変化）する虞がある。従って、適切な倍率を選択すれば良い。
【００２０】
さらに、請求項６に記載のクロック逓倍回路であって、前記乗算器は、前記差分値を所定量ビットシフトするシフトレジスタによって構成されてなるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、乗算器としてシフトレジスタを用いる。乗算器の倍率として、１／２倍，１／４倍等、あるいは、２倍，４倍等を選択する場合には、このようにシフトレジスタのビットシフトを用いることにより、容易に乗算を実現することができ、より簡易な構成となす事ができる。
【００２１】
さらに、請求項６に記載のクロック逓倍回路であって、前記乗算器は、その倍率を可変としてなるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、乗算器の倍率が可変であるので、適宜倍率を選択してループゲインを変更することができる。なお、乗算器の倍率が可変としてなるものには、倍率を内部的（自動的）に変更できるようにしてなるものと、外部から変更のための信号、あるいはこのような信号と倍率とを与えて、倍率を変更するものとが挙げられる。
【００２２】
さらに上記クロック逓倍回路であって、前記乗算器の倍率を制御する倍率制御手段を備え、上記倍率制御手段は、引き込み期間には、上記乗算器の倍率を相対的に高くし、上記引き込み期間終了後には、上記乗算器の倍率を相対的に低くするクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、倍率制御手段を備え、出力クロック信号の周波数が所定値に安定するまでの期間である引き込み期間には倍率を高くし、その後の期間には倍率を低くする。このように各期間に適した倍率を用いるため、引き込み期間にはループゲインが大きくされて、応答性が速くなりロックアップタイムを短くできる。一方、その後の期間にはループゲインが小さくされて、外乱による周波数ロックが外れにくくされる。
【００２３】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記差分器は、前記基準値を変更可能としてなるクロック逓倍回路とすると良い。
【００２４】
差分器で用いる基準値は、このクロック逓倍回路の逓倍数を決定する値である。具体的には、計数期間がレファレンスクロック信号１周期の期間に占める割合（デューティ比）の逆数Ａと、基準値ＢＮとの積が、このクロック逓倍回路の逓倍数になる。例えば、計数期間としてハイレベル期間を用い、レファレンスクロック信号のうち、ハイレベル期間が１周期の１／２（つまりデューティ比５０％）であるとすると、この逆数Ａ＝２と基準値ＢＮとの積Ａ・ＢＮ＝２ＢＮが逓倍数Ｍ（＝２ＢＮ）に相当する。
本発明のクロック逓倍回路では、基準値を変更可能としてなるので、基準値の変更により、クロック逓倍回路の逓倍数を適宜変更することができる。
なお、基準値を可変としてなるものには、基準値を内部的（自動的）に変更できるようにしてなるものと、外部から変更のための信号、あるいはこのような信号と基準値とを与えて、基準値を変更するものとが挙げられる。
【００２５】
さらに、請求項７に記載のクロック逓倍回路であって、前記差分器は、前記基準値を記憶する基準値記憶手段であって、外部から上記基準値をこの基準値記憶手段に記憶させ得るように構成されてなる基準値記憶手段を備えるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、外部から基準値を記憶させうる構成とされた基準値記憶手段を有する。このため、使用用途に応じて、あるいは、使用途中で基準値を変更し、逓倍数を適宜変更することができる。
【００２６】
さらに上記いずれか１項に記載のクロック逓倍回路であって、前記制御電圧生成回路は、前回得られた積分値に前記差分値を加えて新たな積分値とする積分器と、上記積分値を前記アナログ制御電圧に変換するＤＡ変換回路と、を含むクロック逓倍回路とすると良い。
【００２７】
本発明のクロック逓倍回路では、積分器で前回の積分値と差分値とを加えた値を新たな積分値を算出する。つまり加算回路を用いているので、容易に積分値を得ることができる。また、アナログ回路による積分回路（ＬＰＦ）を用いる場合のように位相特性など回路特性の考慮が不要であり、簡易な構成で実現しうる。
また、カウント値から積分値まで、デジタル値として扱っているので、簡単なデジタル回路で構成することができ、特性の調整も容易である。
【００２８】
さらに、上記クロック逓倍回路であって、このクロック逓倍回路の電源投入後またはリセット後に前記積分器で用いる初期積分値を取得する初期積分値取得手段を備えるクロック逓倍回路とすると良い。
【００２９】
クロック逓倍回路の電源投入後またはリセット後に、積分器が最初に用いる初期積分値が適切な値でないと、この初期積分値をＤＡ変換したアナログ制御電圧も適切な値でなくなる。すると、電圧制御発振回路で電源投入後またはリセット後の初期に発生する出力クロック信号も、目的とする周波数から大きく外れた周波数となる。このクロック逓倍回路のフィードバック制御により、最終的には、レファレンスクロック信号の周波数に対し、所定の逓倍数を持つ出力クロック信号となるように制御されるが、出力クロック信号の周波数の安定までに時間が掛かる。つまり、このような状態に安定するまでのロックアップタイムが長くなる。
また、初期積分値が適切でなく、初期に出力される出力クロック信号の周波数が低すぎると、カウンタ、差分器、ＶＣＯなどを出力クロック信号に同期させて動作させる場合には、これらの動作が遅れることになり、極端な場合には、次の計数期間までに出力クロック信号の周波数が変化しない場合などが考えられ、適切に制御できない虞がある。
【００３０】
これに対して、本発明のクロック逓倍回路では、初期積分値取得手段により初期積分値を取得するので、電源投入後またはリセット後の当初から適切な積分値を用いることで、当初から目的とする周波数、あるいはこれに近い周波数の出力クロック信号を発生させることができ、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
なお、初期積分値取得手段としては、適切な初期積分値が得られる手段であれば、いずれの手段でも良いが、例えば、積分値とカウンタ値との関係を、積分値を変化させてカウンタ値を計測することによって予め取得し、これを記憶しておき、カウンタ値が基準値に等しい値あるいは十分近い値となるときの積分値を初期積分値をして用いるものが挙げられる。また、積分値を適宜変更して、カウンタ値が基準値に等しい値あるいは十分近い値となるときの積分値を探し、これを初期積分値として用いるものも挙げられる。さらに、カウンタ値が基準値に等しい値あるいは十分近い値となって、所望の逓倍数でこのクロック逓倍回路が動作しているときの積分値を不揮発性メモリに記憶しておき、次回に初期積分値として用いるものも挙げられる。
【００３１】
さらに上記クロック逓倍回路であって、前記初期積分値取得手段は、前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段であって、入力する疑似積分値を順に変化させる疑似積分値発生手段と、上記疑似積分値毎に、その値、及び、前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値、を対応づけて記憶する疑似値記憶手段と、を備え、前記基準値に等しいまたは最も近い疑似カウント値に対応する疑似積分値を前記初期積分値とするクロック逓倍回路とするのが好ましい。
【００３２】
このクロック逓倍回路では、初期積分値取得手段として、疑似積分値発生手段と疑似値記憶手段とを有しており、疑似値記憶手段には、順に変化させた疑似積分値と疑似カウント値とが対応づけて記憶される。そして、基準値に等しいまたは最も近い疑似カウント値に対応する疑似積分値を初期積分値とするから、確実に初期積分値を得ることができる。そして、このような初期積分値を用いることで、電源投入後やリセット後に、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
【００３３】
なお、クロック逓倍回路の電源投入のたびに、あるいは、この回路からの出力クロック信号を使用する直前などに、疑似積分値の発生とこの疑似積分値と疑似カウント値の記憶を行う場合には、初期積分値を積分器に予め記憶させておく必要はない。
一方、出荷時に疑似積分値の発生とこの疑似積分値と疑似カウント値の記憶を行っておく場合や、初めてこの回路に電力を投入するときだけ疑似積分値の発生しこの疑似積分値と疑似カウント値の記憶を行うようにしてある場合など、この操作を限定された場合に行うようにしてあるときには、初期積分値を積分器に記憶させておくと良い。
また、入力する疑似積分値を順に変化させる手法としては、ＤＡ変換回路に入力しうる値の下限値から１ずつインクリメントする、あるいは、上限値から１ずつデクリメントする手法が挙げられる。
【００３４】
あるいは、請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段と、前記基準値と前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値とを用いて算出した疑似差分値が、０を含む所定数値範囲内に属するか否かを判断し、上記疑似差分値が上記所定数値範囲に属しないときには、上記疑似積分値発生手段をして、次に算出される疑似差分値が現在の疑似差分値より０に近づくように上記疑似積分値を変更して前記ＤＡ変換回路に入力させ、上記疑似差分値が上記所定数値範囲に属するときには、現在の疑似積分値を前記初期積分値とする判断手段と、を備えるクロック逓倍回路とすると良い。
【００３５】
本発明のクロック逓倍回路では、疑似積分値発生手段と判断手段とを備え、判断手段での判断に応じて、疑似積分値を適宜変更して、疑似カウンタ値が基準値に等しい値あるいは十分近い値となるときの疑似積分値を探し、これを初期積分値として用いる。このため、初期積分値を容易に得られる。また、記憶容量の大きいメモリを用意しなくとも足りる。さらに、所定数値範囲に属する疑似差分値が得られればこれを初期積分値とすることができ、これで初期積分値の取得を終了できるため、初期積分値を得るための時間が短くて済む。また、このような初期積分値を用いることで、電源投入後やリセット後に、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
【００３６】
さらに、請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、前記積分器で算出した前記積分値を順次上書き記憶する不揮発性メモリであるクロック逓倍回路とすると良い。
【００３７】
本発明のクロック逓倍回路では、初期積分値取得手段として不揮発性メモリを有しており、このクロック逓倍回路が動作すると、不揮発性メモリには算出された積分値が次々に上書きされる。そして、このクロック逓倍回路の電源が切断されあるいはリセットされた場合には、最後に得られた積分値が不揮発性メモリに記憶されている。このクロック逓倍回路が動作を始めてから、引き込み期間が経過するまでを除けば、クロック逓倍回路が動作している期間は、周波数制御が適切に行われて、レファレンスクロック信号を逓倍した出力クロック信号が出力されているときであると考えられる。従って、この時点で、クロック逓倍回路の電源が切断されあるいはリセットされると、不揮発性メモリには、周波数制御が適切に行われているときの積分値が記憶されていることになる。このクロック逓倍回路では、この不揮発性メモリに記憶されていた値（前回使用時のうち最後の積分値）を次回使用時の初期積分値として用いることで、次の使用時には、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
また、初期積分値を前回の動作時に得ておくので、初期積分値を得るための特別な動作も不要であり、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、不揮発性メモリ１つで足りるため、構成も簡単である。
【００３８】
請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、このクロック逓倍回路への電源切断時に、前記積分器で算出された現在の積分値を、不揮発性メモリに記憶する切断時積分値記憶手段であるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、初期積分値取得手段として切断時積分値記憶手段を備える。このクロック逓倍回路が動作すると、積分値が次々に算出される。そして、このクロック逓倍回路の電源が切断された場合には、これを検知して現在の積分値を不揮発性メモリに記憶する。
前記したように、クロック逓倍回路が動作を始めてから、引き込み期間が経過するまでを除けば、クロック逓倍回路が動作している期間は、周波数制御が適切に行われて、レファレンスクロック信号を逓倍した出力クロック信号が出力されているときであると考えられる。この時点で、クロック逓倍回路の電源が切断されると、不揮発性メモリには、周波数制御が適切に行われているときの積分値が記憶される。従って、この不揮発性メモリに記憶されていた値（前回使用時のうち最後の積分値）を初期積分値として用いることで、次の使用時には、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
かくして、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合でもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００３９】
さらに、請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、このクロック逓倍回路の使用時において、前記基準値と前記カウント値とが等しくなったときの前記積分値を不揮発性メモリに順次上書きする前回積分値記憶手段であるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、初期積分値取得手段として前回積分値記憶手段を備える。このクロック逓倍回路が動作し、レファレンスクロック信号を逓倍した出力クロック信号が出力されるようになると、基準値とカウント値とが等しくなる。すると、不揮発性メモリにこのときの積分値が不揮発性メモリに次々に上書き記憶される。このようにして不揮発性メモリに積分値を記憶するので、その後、クロック逓倍回路の電源が切断されあるいはリセットされても、不揮発性メモリには基準値とカウント値とが等しくなったときの積分値が記憶されている。従って、この不揮発性メモリに記憶されていた値を初期積分値として用いることで、次の使用時には、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
かくして、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００４０】
さらに、請求項１〜請求項７のいずれか１項に記載のクロック逓倍回路であって、前記制御電圧生成回路は、前記差分値を前記アナログ差分電圧に変換するＤＡ変換回路と、上記アナログ差分電圧をアナログ積分して、前記アナログ制御電圧を得るアナログ積分回路と、を含むクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、先に差分値をアナログ差分電圧に変換し、その後アナログ積分回路でアナログ制御電圧を得る。このアナログ積分回路としては、ローパスフィルタを用いることができる。つまり、従来の逓倍ＰＬＬ回路におけるＬＰＦとＶＣＯと同様の回路を用いることができる。
【００４１】
さらに、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、上記出力クロック信号を出力する発振回路と、上記カウント値が所定の基準値と等しくなるように、上記発振回路における上記出力クロック信号の周波数を制御する発振制御回路と、を備えるクロック逓倍回路とするのが好ましい。
【００４２】
本発明のクロック逓倍回路は、カウンタと発振回路と発振制御回路とを備える。このクロック逓倍回路では、発振制御回路が、カウント値と基準値とが等しくなるように、発振回路における出力クロック信号の周波数を制御する。つまり、計数期間内における出力クロック信号の有効遷移エッジのカウント値が基準値と等しい一定値になるように制御するので、常にレファレンスクロック信号の逓倍の周波数の出力クロック信号が得られることになる。
しかも、カウンタと発振回路と発振制御回路を用いる簡単な構成で済む。また数値（デジタル値）であるカウント値を用いているため、処理が容易であり、回路の特性調整も容易である。
【００４３】
さらに、上記クロック逓倍回路であって、前記発信制御回路は、前記カウンタ値をデジタル的にまたはアナログ的に積分する積分手段を含むクロック逓倍回路とするのが好ましい。
カウント値は、例えば、レファレンスクロック信号の１周期あるいは半周期毎など間欠的に得られる。ところで、得られたカウント値をそのものを用いて発振回路で出力する出力クロック信号の周波数を制御しようとすると、間欠的に得られるカウント値によって、１周期毎など間欠的に出力クロック信号の周波数が制御されて変化するので、周波数が間欠的に大きく変化して、周波数が振動変化（周期変化）するハンチング現象を生じ易くなる。
これに対し、このクロック逓倍回路では、積分手段を含み、カウント値を積分することにより、その値が平滑化されるので、ハンチング現象を生じずに出力クロック信号の周波数を適切に制御できる。
【００４４】
さらに他の解決手段は、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、上記レファレンスクロック信号に基づいて与えられる所定の期間に上記出力クロック信号のエッジをカウントしてカウント値を出力するカウンタと、基準値と上記カウント値との差分を出力する差分器と、上記差分と積分値とを加算して新たな積分値を出力する加算器と、上記新たな積分値に対応するアナログ制御電圧を出力するＤ／Ａ変換回路と、上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、を備えるクロック逓倍回路である。
【００４５】
また、上記のクロック逓倍回路であって、前記カウンタと、前記差分器と、前記Ｄ／Ａ変換回路は、前記出力クロック信号に同期して動作することを特徴とするクロック逓倍回路とすると良い。
このクロック逓倍回路では、カウンタ等を出力クロック信号に同期して動作させるので、カウンタ等を動作させるためのクロック信号源を別途用意する必要がなく、さらに、簡易な構造となし得る。
【００４６】
またさらに、上記２項のクロック逓倍回路であって、前記差分を所定倍して前記Ｄ／Ａ変換回路に供給する乗算器を備えることを特徴とするクロック逓倍回路とすると良い。
本発明のクロック逓倍回路では、差分が数値であるため、これを所定倍するという簡単な数値操作で、このクロック逓倍回路のループゲインを容易に調整することができる。
【００４７】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態を、図２、図３を参照して説明する。本実施形態１にかかるクロック逓倍回路１は、入力されたレファレンスクロック信号ＳＲを、その周波数の逓倍数Ｍ倍の周波数を持つ出力クロック信号ＳＴに変換して出力する回路である。クロック逓倍回路１は、入力されたレファレンスクロック信号ＳＲのうちハイレベルとなっているハイレベル期間に、出力クロック信号ＳＴの立上がりエッジが幾つ存在していたかを計数するカウンタ２を有する。また、クロック逓倍回路１は、発振制御回路８及び電圧制御発振回路７を有する。この発振制御回路８は、カウンタ２で計数するカウンタ値ＣＮが一定になるように、ＶＣＯ７から出力する出力クロック信号ＳＴの周波数を制御する。さらに具体的には、クロック逓倍回路１は、カウンタ２、ＶＣＯ７のほか、減算器３、アナログ制御電圧生成回路４を含む。また、このアナログ制御電圧生成回路４は、加算器５及びＤＡ変換回路（以下単にＤＡＣともいう）６を含む。
【００４４】
上述したように、カウンタ２は、レファレンスクロック信号ＳＲのハイレベル期間における出力クロック信号ＳＴの立上がりエッジを計数する。そして、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、カウント値ＣＮを出力する。図３では例えば、第１のハイレベル期間Ｔ１に、図中に上向矢印↑で示す出力クロック信号ＳＴの立上がりエッジが、幾つ存在していたかを計数し、このハイレベル期間Ｔ１の終了及び出力クロック信号ＳＴに同期してカウント値ＣＮ１を出力する。
【００４５】
次いで、減算器３は、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、内部に保持する基準値ＢＮから入力されたカウント値ＣＮを差し引き、差分値ＤＮ（＝ＢＮ−ＣＮ）を出力する。図３では例えば、カウント値ＣＮ１が出力されたタイミングから見て出力クロック信号ＳＴの次の立上がりエッジに同期して、差分値ＤＮ１を算出し出力する。
【００４６】
すると、加算器５は、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、内部に保持する積分値ＩＮに入力された差分値ＤＮを加えて新たな積分値ＩＮ（＝ＩＮ＋ＤＮ）とし、この積分値ＩＮを出力する。図３では例えば、差分値ＤＮ１が出力されたタイミングから見て出力クロック信号ＳＴの次の立上がりエッジに同期して、積分値ＩＮ１を算出し出力する。なお、積分値ＩＮの初期値（初期積分値）は、加算器５に予め与えられている。
【００４７】
次いで、ＤＡＣ６では、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、入力された積分値ＩＮを、対応するアナログ制御電圧ＡＶに変換して出力する。図３では例えば、積分値ＩＮ１が出力されたタイミングから見て出力クロック信号ＳＴの次の立上がりエッジに同期して、アナログ制御電圧ＡＶ１を出力する。
【００４８】
すると、ＶＣＯ７において、出力する出力クロック信号ＳＴの周波数が、入力されたアナログ制御電圧ＡＶに応じて変化する。従って、レファレンスクロック信号の次のハイレベル期間において、カウンタ２で計数されるカウント値ＣＮが変化することになる。図３では例えば、アナログ制御電圧ＡＶ１により、出力クロック信号ＳＴの周波数が、以前より相対的に低い周波数に変化している。このため、次のハイレベル期間Ｔ２にカウントされるカウント値ＣＮ２は、前回のカウント値ＣＮ１よりも小さい値となる。以降、同様にして、差分値ＤＮ２、積分値ＩＮ２が算出され、アナログ制御電圧ＡＶ２が得られると、出力クロック信号ＳＴの周波数が再び変更される。
【００４９】
ここで、クロック逓倍回路１の動作原理を説明する。前提として、ＶＣＯ７のＶ−ｆ特性は単調でほぼ直線的であり、さらには、正の傾きを持つとする。つまり、アナログ制御電圧ＡＶを大きくすると出力クロック信号ＳＴの周波数が高くなる特性を有するＶＣＯ７を用いたとする。
この前提の下、何らかの理由で、出力クロック信号ＳＴの周波数が適正な場合より低めであった場合を考える。すると、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろうカウント値に比して、実際に得られたカウント値ＣＮが小さな値となる。すると、基準値ＢＮからカウント値ＣＮを引いた差分値ＤＮ（＝ＢＮ−ＣＮ）は、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう差分値に比して、大きな値となる。このため、この差分値ＤＮを加算して得た積分値ＩＮも、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう積分値に比して、大きな値となる。ＤＡＣ６では、この積分値ＩＮに対応したアナログ制御電圧ＡＶを出力するから、結局、アナログ制御電圧ＡＶ１が相対的に高くなる。かくして、ＶＣＯの出力クロック信号ＳＴの周波数も、現在より高くされる。つまり、低めであった出力クロック信号ＳＴの周波数が、適正値に近づく方向に修正される。
【００５０】
逆に、何らかの理由で、出力クロック信号ＳＴの周波数が適正な場合より高めであった場合を考える。すると、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろうカウント値に比して、実際に得られたカウント値ＣＮが大きな値となる。すると、基準値ＢＮからカウント値ＣＮを引いた差分値ＤＮ（＝ＢＮ−ＣＮ）は、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう差分値に比して、小さな値となる。このため、この差分値ＤＮを加算して得た積分値ＩＮも、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう積分値に比して、小さな値となる。ＤＡＣ６では、この積分値ＩＮに対応したアナログ制御電圧ＡＶを出力するから、結局、アナログ制御電圧ＡＶが相対的に低くなる。かくして、ＶＣＯの出力クロック信号ＳＴの周波数も、現在より低くされる。つまり、高めであった出力クロック信号ＳＴの周波数が、適正値に近づく方向に修正される。
このようにして、このクロック逓倍回路１では、出力クロック信号ＳＴの周波数が適性値となるように制御される。具体的には、このクロック逓倍回路１では、積分値ＩＮ（＝ＩＮ＋ＤＮ）が一定値になるように、さらには、差分値ＤＮが０（＝ＤＮ＝ＢＮ−ＣＮ）になるように制御される。
【００５１】
上述のように、ＤＮ＝ＢＮ−ＣＮ＝０、つまり、カウント値ＣＮが基準値に等しくなる（ＣＮ＝ＢＮ）ように制御されている場合、本実施形態１における計数期間であるハイレベル期間がレファレンスクロック信号ＳＲの１周期の期間に占める割合（ハイデューティ比ＨＤ）の逆数と、基準値ＢＮとの積が、このクロック逓倍回路１の逓倍数Ｍになる。即ち、Ｍ＝ＢＮ／ＨＤとなる。例えば、ハイデューティ比ＨＤが５０％の場合、Ｍ＝２・ＢＮとなる。逆に、ＢＮ＝Ｍ・ＨＤとなるようにすることで、レファレンスクロック信号ＳＲを逓倍数Ｍ倍した周波数を持つ出力クロック信号ＳＴを得ることができる。
なお、ハイデューティ比ＨＤは、レファレンスクロック信号ＳＲのハイレベルパルス幅をｔｈ、ローレベルパルス幅をｔｄとしたとき、ＨＤ＝ｔｈ／（ｔｈ＋ｔｄ）で与えられる。
【００５２】
このクロック逓倍回路１では、カウント値ＣＮという数値データを用いて、差分値ＤＮ、さらには積分値ＩＮを算出した後に、ＤＡ変換してアナログ制御電圧ＡＶを生成する。このように、クロック逓倍回路１は、数値データを処理するので、しかも数値処理自体も減算や加算など簡単な処理で足りるので、簡単な構成で足りる。
さらに、カウント値ＣＮ、差分値ＤＮ、積分値ＩＮは、数値データであるので、乗算やオフセット値の加算などの数値処理が簡単にできる。このため、前述した逓倍ＰＬＬ回路のようにアナログ回路で信号処理を行う場合に比して、クロック逓倍回路１の特性の調整が容易である利点もある。
【００５３】
なお、本実施形態１のクロック逓倍回路１では、差分器３とＤＡＣ６との間に、積分値ＩＮを得る加算器５を配置した。加算器５は、前回の積分値ＩＮに差分値ＤＮを加えて新たな積分値ＩＮ（＝ＩＮ＋ＤＮ）を得るから、過去から現在までの差分値ＤＮを加えた値となっており、差分値ＤＮの変化のうち低周波成分を取り出すローパスフィルタの作用をする。加算器５を用いないで、差分値ＤＮをＤＡＣ６に入力すると、差分値ＤＮが得られるレファレンスクロック信号ＳＲの１周期毎に出力クロック信号ＳＴの周波数が大きく変化するため、ハンチング現象が生じやすくなる。これに対し、加算器５を用いた本実施形態１のクロック逓倍回路１では、差分値ＤＮが急変しても、積分値ＩＮはさほど変化しないため、出力クロック信号ＳＴの周波数は急変せず、ハンチング現象を抑制することができる。
【００５４】
また、本実施形態１では、図３に示すように、ハイレベル期間Ｔ１の終了後、出力クロック信号ＳＴの立上がりエッジに同期して、出力クロック信号ＳＴの１周期毎に次々に差分値ＤＮ１、積分値ＩＮ１、アナログ制御電圧ＡＶ１を得ている。つまり、ハイレベル期間Ｔ１の終了後、出力クロック信号ＳＴの４周期後には、アナログ制御電圧ＡＶ１を得て、ＶＣＯ７からの出力クロック信号ＳＴの周波数が変更されるように構成されている。しかし、出力クロック信号ＳＴの周波数の変更が、次のハイレベル期間Ｔ２までに間に合えば同様の結果が得られるから、採用する逓倍数Ｍ（あるいは基本値ＢＮ）が大きい場合には、入力から出力までに数クロック分かかる回路構成としたカウンタ２、減算器３等を採用することもできる。
また、容易に理解できるように、本実施形態１のクロック逓倍回路１においては、レファレンスクロック信号ＳＲのハイレベル期間が、計数期間である。また、出力クロック信号ＳＴの立上がりエッジが、有効遷移エッジである。
【００５５】
（変形形態１）
上記実施形態１では、レファレンスクロック信号ＳＲがハイレベルとなったハイレベル期間に、カウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数した。
これに対し、本変形形態１のクロック逓倍回路１Ａも、上記実施形態１のクロック逓倍回路１と同様な回路構成を有している（図２参照）。但し、図４のタイムチャートに示すように、レファレンスクロック信号ＳＲがローレベルとなったローレベル期間Ｔ１，Ｔ２に、カウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数して、カウント値ＣＮを得る点で異なる。即ち、クロック逓倍回路１Ａは、ローレベル期間Ｔ１に、出力クロック信号ＳＴの立上がりエッジの数を計数してカウント値ＣＮ１を得、その後、実施形態１と同様にして、差分値ＤＮ１（＝ＢＮ−ＣＮ１）、積分値ＩＮ１（＝ＩＮ０＋ＤＮ１）を得る。
このようにしても、上記実施形態１と同様、積分値ＩＮ（＝ＩＮ＋ＤＮ）が所定の値になるように、さらには、差分値ＤＮが０（＝ＤＮ＝ＢＮ−ＣＮ）になるように制御することができ、同様の効果を得ることができる。
【００５６】
（変形形態２）
上記実施形態１及び変形形態１では、レファレンスクロック信号ＳＲのハイレベル期間またはローレベル期間に、カウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数した。
これに対し、本変形形態２のクロック逓倍回路１Ｂも、上記実施形態１のクロック逓倍回路１と同様な回路構成を有している（図２参照）。但し、図５のタイムチャートに示すように、ハイレベル期間Ｔ１，Ｔ３、及びローレベルとなったローレベル期間Ｔ２，Ｔ４に、それぞれカウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数して、カウント値ＣＮを得る点で異なる。なお、レファレンスクロック信号ＳＲのデューティ比は、５０％である。
【００５７】
即ち、クロック逓倍回路１Ｂでは、ハイレベル期間Ｔ１に、出力クロック信号ＳＴの立上がりエッジの数を計数してカウント値ＣＮ１を得、その後、実施形態１と同様にして、差分値ＤＮ１、積分値ＩＮ１、アナログ制御電圧ＡＶ１を得る。一方、カウンタ２は、ローレベル期間Ｔ２において、カウント値ＣＮ１を出力するとともに、このローレベル期間Ｔ２における立上がりエッジの数を計数してカウント値ＣＮ２を得る。さらにカウンタ２は、ハイレベル期間Ｔ３において、カウント値ＣＮ２を出力するとともに、このローレベル期間Ｔ３における立上がりエッジの数を計数してカウント値ＣＮ３を得る。このようにして、カウンタ２は、ハイレベル期間Ｔ１，Ｔ３…及びローレベル期間Ｔ２，Ｔ４…毎にカウント値ＣＮを出力するようにしている。
このようにすることで、レファレンスクロック信号ＳＲの１周期毎に２回ずつアナログ制御電圧ＡＶが得られて、ＶＣＯ７における出力クロック信号ＳＴの周波数が制御される。すなわち、このクロック逓倍回路１Ｂでも、簡易な構成で出力クロック信号ＳＴの周波数を制御することができる。また、数値データで処理するので、特性の調整も容易である。
【００５８】
また、前述の実施形態１等と同様、積分値ＩＮ（＝ＩＮ＋ＤＮ）が所定の値になるように、さらには、差分値ＤＮが０（＝ＤＮ＝ＢＮ−ＣＮ）になるように制御することができる。
また、上述したように、本変形形態１のクロック逓倍回路では、レファレンスクロック信号ＳＲの１周期毎に、２回ずつ出力クロック信号ＳＴの周波数が制御される。従って、実施形態１や変形形態１に示したクロック逓倍回路１等に比して、ジッタを半分程度に抑制することができる。
なお、容易に理解できるように、本変形形態２のクロック逓倍回路においては、レファレンスクロック信号ＳＲのハイレベル期間及びローレベル期間のそれぞれが、計数期間である。
【００５９】
（変形形態３）
ところで、上記実施形態１及び変形形態１，２にかかるクロック逓倍回路１等では、いずれも、レファレンスクロック信号ＳＲのハイレベル期間Ｔ１等の期間に存在していた出力クロック信号ＳＴの立上がりエッジを計数した。このため、図６に上向矢印↑で示すように、例えば、ハイレベル期間Ｔの間に、出力クロック信号ＳＴの立上がりエッジがｎ／２ヶ（例えば１６ヶ）存在するように制御しても、厳密には、出力クロック信号ＳＴの周波数には、ある程度の幅が許容される。
【００６０】
図６Ａには、出力クロック信号ＳＴの周波数が許容範囲内で最も低い場合を示す。この場合、ハイレベル期間Ｔの開始直後に出力クロック信号ＳＴの第１番目の立上がりエッジが発生し、ハイレベル期間Ｔの終了直前に出力クロック信号ＳＴの第ｎ／２番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）−１）周期分存在したことになる。
一方、図６Ｂには、出力クロック信号ＳＴの周波数が許容範囲内で最も高い場合を示す。この場合、ハイレベル期間Ｔの開始から出力クロック信号ＳＴのほぼ１周期分の時間の経過後に第１番目の立上がりエッジが発生する。また、ハイレベル期間Ｔの終了より出力クロック信号ＳＴのほぼ１周期分前に第ｎ／２番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）＋１）周期分存在したことになる。
【００６１】
従って、この図６Ａ，Ｂを比較すると容易に理解できるように、出力クロック信号ＳＴは、ハイレベル期間Ｔ内に存在する周期で数えて、±１．０周期分の変動が許されることが判る。つまり、ハイレベル期間Ｔの間における出力クロック信号ＳＴの揺らぎが、±１．０周期分存在することが判る。この揺らぎは、実施形態１等のクロック逓倍回路１等におけるジッタの大きさに直接関係する。
【００６２】
次いで、変形形態３にかかるクロック逓倍回路１Ｃについて説明する。本変形形態２のクロック逓倍回路１Ｃも、上記実施形態１のクロック逓倍回路１と同様な回路構成を有している（図２参照）。但し、図７に上向矢印↑及び下向矢印↓で示すように、レファレンスクロック信号ＳＲのハイレベル期間Ｔの期間に存在していた出力クロック信号ＳＴの立上がりエッジと立下がりエッジの両者を計数する。
ハイレベル期間Ｔの間に、出力クロック信号ＳＴの立上がりエッジと立下がりエッジがｎヶ（例えば３２ヶ）存在するように制御した場合に、許容される出力クロック信号ＳＴの周波数の幅について説明する。なお、出力クロック信号ＳＴのデューティ比は５０％とする。
【００６３】
図７Ａには、出力クロック信号ＳＴの周波数が許容範囲内で最も低い場合を示す。この場合、ハイレベル期間Ｔの開始直後に出力クロック信号ＳＴの第１番目の立上がりエッジが発生し、ハイレベル期間Ｔの終了直前に出力クロック信号ＳＴの第ｎ番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）−（１／２））周期分存在したことになる。
一方、図７Ｂには、出力クロック信号ＳＴの周波数が許容範囲内で最も高い場合を示す。この場合、ハイレベル期間Ｔの開始から出力クロック信号ＳＴのほぼ０．５周期分の時間の経過後に第１番目の立上がりエッジが発生する。また、ハイレベル期間Ｔの終了より出力クロック信号ＳＴのほぼ０．５周期分前に第ｎ番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）＋（１／２））周期分存在したことになる。
【００６４】
従って、この図７Ａ，Ｂを比較すると容易に理解できるように、出力クロック信号ＳＴは、ハイレベル期間Ｔ内に存在する周期で数えて、±０．５周期分の変動が許されることが判る。つまり、ハイレベル期間Ｔの間における出力クロック信号ＳＴの揺らぎが、±０．５周期分しか存在しないことが判る。この揺らぎは、前述した実施形態１等における揺らぎの約半分になっていることが判る。かくして、本変形形態３のクロック逓倍回路１Ｃでは、実施形態１等に比して約半分のジッタに抑制することができることが判る。
【００６５】
（実施形態２）
次いで、実施形態２にかかるクロック逓倍回路１１について、図８を参照して説明する。本実施形態２のクロック逓倍回路１１は、前述した実施形態１にかかるクロック逓倍回路１と同様に、カウンタ２、減算器３、加算器５、ＤＡＣ６、ＶＣＯ７を有するほか、減算器３と加算器５の間に、差分値ＤＮを所定の倍率Ｌ倍して、乗算済み差分値ＭＤＮを加算器５に対して出力する乗算器１８を有している。
この乗算器１８における倍率Ｌが１より大きい場合、乗算器１８が無い実施形態１等の場合に比して、差分値ＤＮの大きさの変化、従って、カウンタ値ＣＮの変化が、積分値ＩＮの変化やアナログ制御電圧ＡＶの変化、ひいては、出力クロック信号ＳＴの周波数の変化に大きく影響する。つまり、クロック逓倍回路１１のループゲインを大きくすることができる。逆に、この乗算器１８における倍率Ｌが１より小さい場合、クロック逓倍回路１１のループゲインを抑制することができる。
【００６６】
倍率Ｌを大きくし、クロック逓倍回路１１のループゲインを大きくすることで、応答性が高くなり、僅かなカウンタ値ＣＮの変化でも、敏感に出力クロック信号ＳＴの周波数が制御される。また、ロックアップタイムも短くできる。一方、倍率Ｌを小さくし、クロック逓倍回路１１のループゲインを抑えることで、僅かな外乱によるカウンタ値ＣＮの変化などにより、敏感に出力クロック信号ＳＴの周波数が変化することで、周波数制御が外れる危険性を抑制することができる。
また、本実施形態２のクロック逓倍回路１１では、上述のように、差分値ＤＮを所定の倍率Ｌ倍して、乗算済み差分値ＭＤＮを得ることで、クロック逓倍回路１１のループゲインを調整することができる。このように、このクロック逓倍回路１１では、アナログ信号の処理ではなく、数値（デジタル値）を用いているので、デジタル値である差分値ＤＮに倍率Ｌを乗算して乗算済み差分値ＭＤＮを得るだけで、容易にループゲインを調整できる。
【００６７】
なお、倍率Ｌの乗算器１８としては、バイナリデータである差分値ＤＮを所定ビット分だけビットシフトさせて２S倍（Ｓは正または負の整数）とするシフトレジスタを用いると、簡易に乗算器１８を構成することができる。
【００６８】
（変形形態４）
上記実施形態２では、倍率Ｌが固定された乗算器１８を有するクロック逓倍回路１１を例示した。これに対し、本変形形態４のクロック逓倍回路２１も、上記実施形態２のクロック逓倍回路１１と同様な回路構成を有するが、その倍率をＬ１とＬ２（Ｌ１＞Ｌ２）のいずれかに切り換え可能にしてある乗算器２８を有する点で異なる。
即ち、本変形形態４のクロック逓倍回路２１では、このクロック逓倍回路２１に電源を投入後などから、出力クロック信号の周波数が所定値に安定するまでの引き込み期間には、相対的に高い倍率Ｌ１を用いる。一方、この引き込み期間経過後には、相対的に低い倍率Ｌ２を用いるようにする。具体的には、差分値ＤＮと所定値とを比較し、差分値ＤＮの絶対値が所定値より大きい期間は、引き込み期間であると解して、倍率Ｌ１を用いる。一方、差分値ＤＮの絶対値が所定値より小さい期間は、引き込み期間が経過したと解して、倍率Ｌ２を用いる。
これにより、引き込み期間には、クロック逓倍回路２１のループゲインが大きくなり、応答性が高くなって、より早く出力クロック信号ＳＴの周波数が所定値に近づくため、引き込み期間を短く、つまりロックアップタイムを短くすることができる。一方、引き込み期間経過後には、ループゲインが抑制されるので応答性が低くなり、むしろ外乱などによって、周波数ロックが外れるのが防止され、安定に制御を継続することができる。
【００６９】
なお、上述のように、乗算器１８で内部的に条件判断して、自動的に倍率を変更するようにしても良いが、図９に破線で示すように、倍率制御信号ＭＣＯＮＴの指示によって、乗算器２８で用いる倍率を適宜変更することもできる。このようにすれば、例えば、引き込み期間の終了時など、適切な時期に、この倍率制御信号ＭＣＯＮＴの指示により、倍率を変更することができる。
いずれにしても、乗算器２８の倍率を可変としたので、適切な倍率を適切な時期に用いることができる。
【００７０】
（変形形態５）
上記変形形態４では、乗算器２８において、予め定められた倍率Ｌ１とＬ２とを、自動的にあるいは外部からの指示により切り換える例を示した。しかし、本変形形態５のクロック逓倍回路３１に示すように（図１０参照）、乗算器３８の倍率Ｌの値を外部から変更できるようにしても良い。即ち、変形形態５のクロック逓倍回路３１は、実施形態２及び変形形態４のクロック逓倍回路２１と同様な回路構成を有するが、乗算器３８の倍率を外部から設定可能としてなる点でこれらと異なる。
乗算器３８は、倍率レジスタ３８１に記憶された倍率Ｌを用いて、差分値ＤＮをＬ倍して、乗算済み差分値ＭＤＮを算出する。この倍率レジスタ３８１には、ロード信号である倍率制御信号ＭＣＯＮＴに応じて、倍率データが書き込まれる。これにより、乗算器３８は、倍率レジスタ３８１に書き込まれた倍率Ｌを用いて、乗算を行う。
このようにすることで、クロック逓倍回路３１の使用用途や使用状況などに応じて、適切なループゲインを設定することができる。
【００７１】
（実施形態３）
次いで、実施形態３にかかるクロック逓倍回路４１について、図１１，図１２を参照して説明する。本実施形態３のクロック逓倍回路４１は、前述した実施形態１にかかるクロック逓倍回路１と同様に、カウンタ２、減算器４３、加算器５、ＤＡＣ６、ＶＣＯ７を有する。但し、クロック逓倍回路１では、減算器３で用いた基準値ＢＮは、固定値であった。これに対し、本実施形態３のクロック逓倍回路４１における減算器４３は、その基準値をＢＮ１とＢＮ２（ＢＮ１＞ＢＮ２）のいずれかに切り換え可能にしてある点で異なる。
減算器４３は、図１２に示すように、２つの基準値ＢＮ１とＢＮ２をそれぞれ記憶する基準値レジスタ４３２，４３３を有しており、切換器４３４により、いずれを用いるかが選択される。減算器４３１では、２つの基準値ＢＮ１とＢＮ２のいずれかからカウント値ＣＮを差し引いて、差分値ＤＮを算出する。切換制御回路４３５は、切換器４３４を制御し、基準値レジスタ４３２，４３３に記憶された基準値ＢＮ１，ＢＮ２のいずれかを選択する。かくして、差分値ＤＮとして、ＤＮ＝ＢＮ１−ＣＮ、またはＤＮ＝ＢＮ２−ＣＮのいずれかが算出される。
【００７２】
前述したように、カウント値ＣＮが基準値ＢＮと等しくなるように制御されるのであるから、この減算器４３で用いる基準値は、このクロック逓倍回路の逓倍数を決定する値である。具体的には、デューティ比の逆数Ａと、基準値ＢＮとの積、Ａ・ＢＮが、このクロック逓倍回路の逓倍数Ｍに等しい（Ｍ＝Ａ・ＢＮ）。
クロック逓倍回路の用途によっては、レファレンスクロック信号ＳＲに対する逓倍数Ｍを変更し、周波数の異なる出力クロック信号ＳＴを切り換えて出力したい場合がある。これに対し、本実施形態３のクロック逓倍回路４１では、基準値をＢＮ１とＢＮ２のいずれかに変更可能としてなるので、基準値の変更により、クロック逓倍回路４１の逓倍数Ｍを適宜変更することができる。例えば、具体的には、使用するレファレンスクロック信号ＳＲのデューティ比が５０％であるとすると、逓倍数Ｍ１＝２・ＢＮ１と、逓倍数Ｍ２＝２・ＢＮ２とのいずれかを切り換えることができる。
【００７３】
なお、基準値の変更には、上述したように、減算器４３に内蔵する切換制御回路４３５あるいはクロック逓倍回路４１の内部的処理により自動的に基準値を切り換えても良いが、図１１，図１２に破線で示すように、基準値制御信号ＢＮＯＮＴの指示によって、切換器４３４を切り換えるようにすることで、減算器４３で用いる基準値を適宜変更することもできる。このようにすれば、例えば、基準値制御信号ＢＮＣＯＮＴを用いて適切なタイミングで、基準値、従って、逓倍数を切り換えることができる。また、途中での切り替えのほか、クロック逓倍回路４１の用途に応じて、予め基準値を切り換えて用いることもできる
いずれにしても、減算器４３の基準値を可変としたので、適切に逓倍数を切り換えて用いることができる。
【００７４】
（変形形態６）
上記実施形態３では、減算器４３において、予め記憶された基準値ＢＮ１とＢＮ２とを、自動的にあるいは外部からの指示により切り換える例を示した。しかし、本変形形態６のクロック逓倍回路５１に示すように（図１３参照）、減算器５３に記憶する基準値を外部から変更できるようにしても良い。即ち、変形形態６のクロック逓倍回路５１は、実施形態３のクロック逓倍回路４１と同様な回路構成を有するが、減算器５３で用いる基準値を外部から設定可能としてなる点でこれらと異なる。
減算器５３は、基準値レジスタ５３２に記憶された基準値ＢＮを用い、減算器５３１で、この基準値ＢＮからカウント値ＣＮを差し引いて差分値ＤＮを算出する。この基準値レジスタ５３２には、ロード信号である基準値制御信号ＢＮＣＯＮＴに応じて、基準値データが書き込まれる。これにより、減算器５３は、基準値レジスタ５３２に書き込まれた基準値ＢＮを用いて、減算を行う。
このようにすることで、クロック逓倍回路５１の使用用途や使用状況などに応じて、適切な逓倍数を設定することができる。
【００７５】
（実施形態４）
次いで、実施形態４にかかるクロック逓倍回路６１について、図１５，図１６，及び図１７を参照して説明する。本実施形態４のクロック逓倍回路６１は、前述した実施形態１にかかるクロック逓倍回路１と同様に、カウンタ２、減算器３、加算器６５、ＤＡＣ６、ＶＣＯ７を有する。
但し、クロック逓倍回路１では、加算器５で算出した積分値ＩＮの初期値（初期積分値）ＩＮＳは、当初から与えられた固定値であった。これに対し、本実施形態４のクロック逓倍回路６１では、初期積分値取得手段６７を用いて、以下に説明するようにして、初期積分値ＩＮＳを得る点で異なる。
【００７６】
一般に、クロック逓倍回路１では、この回路に電力が投入されると、あるいはリセット信号によりカウンタ２、減算器３、加算器５の各内容がリセットされるとその後、加算器５からは、初期積分値ＩＮＳが出力される。すると、これに対応するＤＡＣ６のアナログ制御電圧ＡＶが出力され、ＶＣＯ７は、アナログ制御電圧ＡＶで決まる周波数を有する出力クロック信号ＳＴを出力する。ところで、初期積分値ＩＮＳが適切な値でない場合には、電力投入当初に出力される出力クロック信号ＳＴの周波数が高すぎたり低すぎたりする。最終的には、前記したようにして、カウント値ＣＮが基準値ＢＮと等しくなるように制御されるのであるが、上述のように初期積分値ＩＮＳが適切な値でないと、出力クロック信号ＳＴの周波数が安定するまでに時間が掛かる。つまりロックアップタイムが長くなる。
また、初期積分値ＩＮＳが適切でないことにより、出力クロック信号ＳＴの周波数が極端に低いと、カウンタ２や減算器３等が出力クロック信号ＳＴに同期して動作するため、レファレンスクロック信号ＳＲの次のハイレベル期間（計数期間）までにＶＣＯ７から出力される出力クロック信号ＳＴの周波数が変化しない場合がある。すると、さらに周波数の安定までに時間がかかることがある。
【００７７】
このクロック逓倍回路６１は、通常使用時には、実施形態１のクロック制御回路１（図２参照）と同様にして、レファレンスクロック信号ＳＲを所定逓倍した出力クロック信号ＳＴを出力する。ところで、このクロック逓倍回路６１は、この回路に初めて電力を供給した場合に、初期積分値取得手段６７により、初期積分値ＩＮＳを自律的に取得するように構成されている。即ち、図１５に実線で示すように、このクロック逓倍回路６１に初めて電力が供給されると、ＶＣＯ７での発振を待って、加算器６５からではなく、疑似積分値発生回路６８から、疑似積分値ＱＩＮ（ＱＩＮ＝０）がＤＡＣ６に入力される（図１６のステップＳ１参照）。すると、この疑似積分値ＱＩＮに対応したアナログ制御電圧ＡＶが出力される（ステップＳ２）。すると、ＶＣＯ７からは、アナログ制御電圧ＡＶに対応した周波数を有する出力クロック信号ＳＴが出力される（ステップＳ３）。そこで、実施形態１と同じく、レファレンスクロック信号ＳＲのハイレベル期間に出力クロック信号ＳＴが幾つ存在したかをカウンタ２によって計数し、疑似カウント値ＱＣＮを得る（ステップＳ４）。
【００７８】
得られた疑似カウント値ＱＣＮは、ＤＡＣ６に疑似積分値ＱＩＮを入力した場合に、それによって決まる出力クロック信号ＳＴの周波数に対応する値である。そこで、この両者を、レジスタ６９に記憶する（ステップＳ５）。即ち、レジスタ６９には、図１７に示すように、疑似積分値ＱＩＮと疑似カウント値ＱＣＮとが関係づけられて記憶される。ステップＳ６では、疑似積分値ＱＩＮが上限値（例えば、８ビットの場合「11111111」）であるか否かを判断し（ステップＳ６）、上限値でないとき（Ｎｏ）は、書込完了信号を疑似積分値発生回路６８に送信する。すると、疑似積分値発生回路６８では、インクリメントした疑似積分値ＱＩＮを発生して、再びステップＳ２〜Ｓ６を繰り返す。かくして、レジスタ６９には、順に変化させた疑似積分値ＱＩＮと疑似カウント値ＱＣＮとが対応づけて記憶される。疑似積分値ＱＩＮが順に大きくなり、ステップＳ６において、ついに疑似積分値ＱＩＮが上限値となったとき（Ｙｅｓ）には、レジスタ６９を検索して、基準値ＢＮに等しいか最も近い疑似カウント値ＣＮを選択し（ステップＳ７）、次いで、選択した疑似カウント値に対応する疑似積分値を、初期積分値ＩＮＳとして、加算器６５の初期積分値レジスタ６５１に記憶する（ステップＳ８）。
【００７９】
かくして、初期積分値ＩＮＳとして、基準値ＢＮに等しいか最も近い疑似カウント値ＣＮが得られる疑似積分値ＱＩＮが記憶されるので、この初期積分値ＩＮＳを用いれば、電源投入の直後から、あるいはこの回路６１がリセットされた直後から、適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
なお、上記実施形態４では、クロック逓倍回路６１に初めて電力を供給した場合に、初期積分値取得手段６７により、初期積分値ＩＮＳを自律的に取得するように構成した。しかし、クロック逓倍回路６１への電力供給を開始すると、いつでもまず最初に、初期積分値取得手段６７によって初期積分値ＩＮＳを取得するように設定することもできる。また、外部からの指示により、適時、初期積分値取得手段６７を起動するようにすることもできる。
また、上記実施形態４では、疑似積分値発生回路６８で疑似積分値ＱＩＮをインクリメントして発生したが、デクリメントして発生しても良い。
【００８０】
（変形形態７）
上記実施形態４のクロック逓倍回路６１では、疑似積分値発生回路６８とレジスタ６９を用いて、疑似積分値ＱＩＮを順次変化させ、疑似積分値ＱＩＮと疑似カウント値ＱＣＮとを対応づけて記憶させ、基準値ＢＮに等しいか最も近い疑似カウント値ＣＮを選択させ、これに対応する疑似積分値を、初期積分値ＩＮＳとして初期積分値レジスタ６５１に記憶させた。
これに対して、本変形形態７では、図１７に示すように、疑似積分値発生回路７８と判定機７９とを含む初期積分値取得手段７７を用いて、初期積分値ＩＮＳを取得する点で異なる。
【００８１】
即ち、本変形形態７のクロック逓倍回路７１でも、通常使用時には、実施形態１のクロック制御回路１（図２参照）と同様にして、レファレンスクロック信号ＳＲを所定逓倍した出力クロック信号ＳＴを出力する。ところで、このクロック逓倍回路７１は、この回路への電力供給が開始されると、まず最初に初期積分値取得手段７７により、初期積分値ＩＮＳを自律的に取得するように構成されている。即ち、図１７に実線で示すように、このクロック逓倍回路７１への電力が供給されると、ＶＣＯ７の発振を待って、加算器７５からではなく、疑似積分値発生回路７８から、疑似積分値ＱＩＮ（ＱＩＮ＝０）がＤＡＣ６に入力される（図１９のステップＳ１１参照）。すると、この疑似積分値ＱＩＮに対応したアナログ制御電圧ＡＶが出力される（ステップＳ１２）。すると、ＶＣＯ７からは、アナログ制御電圧ＡＶに対応した周波数を有する出力クロック信号ＳＴが出力される（ステップＳ１３）。そこで、実施形態４と同じく、レファレンスクロック信号ＳＲのハイレベル期間に出力クロック信号ＳＴが幾つ存在したかをカウンタ２によって計数し、疑似カウント値ＱＣＮを得る（ステップＳ１４）。さらに、減算器３により、基準値ＢＮから疑似カウント値ＱＣＮを差し引いて、疑似差分値ＱＤＮを得る（ステップＳ１５）。
【００８２】
判定器７９では、疑似差分値ＱＤＮが所定範囲内の値であるか否か、具体的には、−Ｐ＜ＱＤＮ＜Ｐであるか否かを判断する（ステップＳ１６）。ここで、Ｎｏ、つまり、ＱＤＮ≦−ＰまたはＱＤＮ≧Ｐである場合には、さらに、ＱＤＮ＞０であるか否かを判断する（ステップＳ１８）。ここで、Ｙｅｓ、つまりＱＤＮが正の値である場合には、疑似カウント値ＱＣＮは、基準値ＢＮよりも小さな値であること、従って、現在発生している出力クロック信号ＳＴの周波数が低いこを示す。そこで、ステップＳ１９に進んで、現在の疑似積分値ＱＩＮに変化分Ｒを加えた値を新たな疑似積分値ＱＩＮとする。一方、ここで、Ｎｏ、つまりＱＤＮが負の値である場合には、疑似カウント値ＱＣＮは、基準値ＢＮよりも大きな値であること、従って、現在発生している出力クロック信号ＳＴの周波数が高いことを示す。そこで、ステップＳ２０に進んで、現在の疑似積分値ＱＩＮから変化分Ｒを減らした値を新たな疑似積分値ＱＩＮとする。次いで、ステップＳ２１で、次の変化分Ｒを、現在の変化分Ｒの半分に設定（Ｒ＝Ｒ／２）した上で、ステップＳ１２に戻る。このようにして、疑似積分値発生回路７８と判定器７９により、疑似積分値ＱＩＮを増減して、ステップＳ１６において、Ｙｅｓ、つまり−Ｐ＜ＱＤＮ＜Ｐとなるまで、ステップＳ１２〜Ｓ１６を繰り返す。ついに、−Ｐ＜ＱＤＮ＜Ｐとなると、ステップＳ１７に進み、現在の疑似積分値ＱＩＮを初期積分値ＩＮＳとして、加算器７５の初期積分値レジスタ７５１に記憶する。
【００８３】
かくして、疑似差分値ＱＤＮが０を含む所定範囲内（−Ｐ＜ＱＤＮ＜Ｐ）となるときの疑似積分値ＱＩＮを初期積分値ＩＮＳとして初期積分値レジスタ７５１に記憶することができる。このため、この初期積分値ＩＮＳを用いれば、電源投入の直後から、あるいはこの回路６１がリセットされた直後から、適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
また、このクロック逓倍回路７１では、上記実施形態４のクロック逓倍回路６１におけるレジスタ６９のような大きな容量のメモリを用意しないでも足りる。また、初期積分値ＩＮＳを得られたら、初期積分値ＩＮＳの取得作業を終了できるため、短時間で初期積分値ＩＮＳを取得することができる。
なお、上記変形形態７では、クロック逓倍回路７１に電力供給を開始すると、いつも最初に、初期積分値取得手段７７により、初期積分値ＩＮＳを自律的に取得するように構成した。しかし、クロック逓倍回路７１に初めて電力を供給した場合にのみ、初期積分値取得手段７６７によって初期積分値ＩＮＳを取得するように設定することもできる。また、外部からの指示により、適時初期積分値取得手段７７を起動するようにすることもできる。
【００８４】
（変形形態８）
上記実施形態４及び変形形態７のクロック逓倍回路６１，７１では、初期積分値取得手段６７，７７により、クロック逓倍回路６１，７１への電力投入開始の後などに、通常の出力クロック信号ＳＴの発生とは別に、回路を作動させて初期積分値ＩＮＳを得た。
これに対して、本変形形態８のクロック逓倍回路８１では、図２０に示すように、内部に加算器８５１と不揮発性メモリ８５２を備える加算器８５を用い、前回この回路８１が動作していたときの積分値ＩＮを記憶してこれを初期積分値ＩＮＳとする点で異なる。本変形形態８では、不揮発性メモリ８５２が初期積分値取得手段である。
【００８５】
本変形態８のクロック逓倍回路８１は、前述した実施形態１にかかるクロック逓倍回路１（図２参照）と同様に、カウンタ２、減算器３、加算器８５、ＤＡＣ６、ＶＣＯ７を有する。但し、このクロック逓倍回路８１のうち、加算器８５は、差分値ＤＮと前回の積分値ＩＮとを加える加算器８５１のほか、これを記憶する不揮発性メモリ８５２を備える点で異なる。
【００８６】
上述のように、このクロック逓倍回路８１では、不揮発性メモリ８５２を有しており、新たな積分値ＩＮが得られるたびに順次上書きして積分値ＩＮを記憶している。このため、このクロック逓倍回路８１の電源を切断した場合、あるいはこの回路８１をリセットした場合、最後に算出した積分値ＩＮが記憶され続けるようになっている。そして、このクロック逓倍回路８１に、再び電源供給を開始すると、加算器８５は、最初は不揮発性メモリ８５２に記憶されていた積分値ＩＮを出力する。つまり記憶されていた積分値ＩＮは、初期積分値ＩＮＳとして用いられる。この回路８１をリセットした場合も、リセット直前に得た積分値ＩＮが記憶されているから同様である。
【００８７】
ところで、このクロック逓倍回路８１が動作している場合、引き込み期間以外では、通常、レファレンスクロック信号ＳＲを逓倍した出力クロック信号ＳＴが、出力されている。この場合、加算器８５から出力されている積分値ＩＮは、差分値ＤＮが０となるように制御された値となっているはずである。そこで、この状態のときに電源が切断されると、不揮発性メモリ８５２には、差分値ＤＮが０となる積分値ＩＮが記憶されていることになる。従って、この積分値ＩＮを初期積分値ＩＮＳとして用いることができるから、再度の電源投入の直後からあるいはリセットの直後から適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
また、初期積分値ＩＮＳを前回の動作時に得ておくので、初期積分値ＩＮＳを得るための特別な動作も不要であり、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、不揮発性メモリ１つで足りるため、構成も簡単である。
【００８８】
（変形形態９）
上記変形形態８のクロック逓倍回路８１では、不揮発性メモリ（初期積分値取得手段）８５２に、算出された積分値ＩＮを順次上書きして記憶して初期積分値ＩＮＳを得た。
これに対して、本変形形態９のクロック逓倍回路９１では、図２１に示すように、内部に不揮発性メモリ９５２と電源断を検知する電源断検知回路９５１からなる初期積分値取得手段９５３を備える加算器９５を用いる点で異なる。
【００８９】
すなわち、本変形形態９のクロック逓倍回路９１では、前述した実施形態１にかかるクロック逓倍回路１（図２参照）と同様に、カウンタ２、減算器３、加算器９５、ＤＡＣ６、ＶＣＯ７を有する。このクロック逓倍回路９１のうち、加算器９５は、実施形態１の加算器５と同様、差分値ＤＮと前回の積分値ＩＮとを加えて新たな積分値ＩＮを算出する加算器である。但し、電源電圧の低下などにより、電源断検知回路９５１がこの回路への電源断を検知すると、その指示により不揮発性メモリ９５２に現在出力している積分値ＩＮを記憶する。
なお、電源断検知回路９５１には、電源断による電源電位の低下で、不揮発性メモリ９５２の動作が不安定あるいは不能となるのを防止するため、不揮発性メモリ９５２に現在の積分値ＩＮが記憶されるまでの間、不揮発性メモリ９５２の電源電位を保つため、コンデンサ等による補助電源をも備えるようにすることもできる。
【００９０】
かくして、このクロック逓倍回路９１では、電源断の後にも、不揮発性メモリ９５２に積分値ＩＮが記憶されている。この積分値ＩＮは、変形形態８において説明したのと同様に、引き込み期間以外には、通常、加算器９５から出力されている積分値ＩＮは、差分値ＤＮが０となるように制御された値となっているはずである。そして、この状態のときに電源が切断されると、不揮発性メモリ９５２には、差分値ＤＮが０となる積分値ＩＮが記憶されていることになる。
従って、この積分値ＩＮを初期積分値ＩＮＳとして用いることができるから、再度電源投入すると、その直後から適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。なお、この回路９１をリセットした後にも、不揮発性メモリ９５２に記憶されている積分値ＩＮを初期積分値ＩＮＳとして用いればよい。
また、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合でもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００９１】
（変形形態１０）
上記変形形態９のクロック逓倍回路９１では、電源断検知回路９５１と不揮発性メモリ９５２を用い、電源断を検出したときに、現在の積分値ＩＮを不揮発性メモリ９５２に記憶して、これを初期積分値ＩＮＳとした。
これに対して、本変形形態１０のクロック逓倍回路１０１では、図２２に示すように、内部に不揮発性メモリ１０５２と差分値ＤＮ＝０となったか否かを判定する一致検知回路１０５１からなる初期積分値取得手段１０５３を備える加算器１０５を用いる点で異なる。
【００９２】
すなわち、本変形形態１０のクロック逓倍回路１０１でも、前述した実施形態１にかかるクロック逓倍回路１（図２参照）と同様に、カウンタ２、減算器３、加算器１０５、ＤＡＣ６、ＶＣＯ７を有する。このクロック逓倍回路１０１のうち、加算器１０５は、実施形態１の加算器５と同様、差分値ＤＮと前回の積分値ＩＮとを加えて新たな積分値ＩＮを算出する加算器である。
但し、この加算器１０５では、積分値ＩＮの算出とは別に、減算器３で算出した差分値ＤＮが０（ＤＮ＝０）であるか否かを一致検知回路１０５１で判断し、ＤＮ＝０の場合、その指示により不揮発性メモリ１０５２に現在出力している積分値ＩＮを上書き記憶する。
【００９３】
かくして、このクロック逓倍回路１０１では、一旦ＤＮ＝０となると、たとえ回路１０１の電源断の後にも、不揮発性メモリ１０５２に積分値ＩＮが記憶されている。この回路１０１のリセット後も同様である。前述したのと同様に、クロック逓倍回路１０１では、引き込み期間以外には、通常、加算器１０５から出力されている積分値ＩＮは、差分値ＤＮが０となるように制御された値となっているはずである。そして、ＤＮ＝０となったときの積分値ＩＮを記憶しているので、その後に電源が切断されたりリセットされても不揮発性メモリ１０５２には、差分値ＤＮが０となる積分値ＩＮが記憶されていることになる。
従って、この積分値ＩＮを初期積分値ＩＮＳとして用いることができるから、再度の電源投入の直後あるいはリセットの直後から適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
また、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００９４】
（実施形態５）
さらに、本発明の第５の実施形態について、図２３を参照して説明する。上述した実施形態１〜４、及び変形形態１〜１０は、いずれも、アナログ制御電圧生成回路４として、差分値ＤＮ（または乗算済み差分値ＭＤＮ）から積分値ＩＮを算出する加算器５等と、この積分値ＩＮをアナログ制御電圧ＡＶに変換するＤＡＣ６とを備え、このアナログ制御電圧ＡＶによってＶＣＯ７からの出力クロック信号ＳＴの周波数を制御していた。
これに対し、本実施形態５のクロック逓倍回路１１１は、アナログ制御電圧生成回路４として、ＤＡＣ１１５とアナログ回路であるＬＰＦ１１６とを備える点で異なる。
【００９５】
即ち、このクロック逓倍回路１１１は、ＤＡＣ１１５で差分値ＤＮを先にアナログ電圧であるアナログ差分電圧ＡＤＶに変換しておき、その後、アナログ差分電圧ＡＤＶをＬＰＦ１１６において積分し、アナログ制御電圧ＡＶをＶＣＯ７に出力する。
つまり、前記した実施形態１等では、加算器５等によって数値データ（デジタル値）を用いて先に積分を行い、その後ＤＡＣ６でアナログ制御電圧ＡＶに変換したが、本実施形態５のクロック逓倍回路１１１では、先にＤＡＣ１１５でアナログ差分電圧ＡＤＶに変換しておき、その後、積分を行う。
このようにしても、アナログ制御電圧ＡＶを得て、ＶＣＯ７に出力することができる。
【００９６】
以上において、本発明を実施形態１〜５、変形形態１〜１０に即して説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、実施形態１等では、出力クロック信号ＳＴの立上がりエッジを用いてカウント値ＣＮを得た（図６参照）。また、実施形態３では、出力クロック信号ＳＴの立上がりエッジと立下がりエッジの両方を用いてカウント値ＣＮを得た（図７参照）。しかし、実施形態１等とは逆に、出力クロック信号ＳＴの立下がりエッジを用いてカウント値ＣＮを得ることもできる。
また、実施形態２（図８参照）及び変形形態４，５（図９，図１０参照）では、減算器３と加算器５との間に乗算器１８，２８，３８を介在させ、加算器５では、乗算済み差分値ＭＤＮを用いて積分値ＩＮを算出した。他の実施形態等においても、乗算器を減算器と加算器との間に介在させることができる。また、実施形態５（図２３参照）においても、減算器３とＤＡＣ１１５との間、つまり、減算器３とアナログ制御電圧生成回路４との間に、乗算器を介在させ、ＤＡＣ１１５で乗算済み差分値ＭＤＮを用いて、アナログ制御電圧ＡＶを発生させても良い。
【００９７】
（付記１）
入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、
上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、
基準値と上記カウント値のいずれか一方から他方を差し引いた差分値を出力する差分器と、
上記差分値の積分値に対応するアナログ制御電圧を出力する制御電圧生成回路と、
上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、
を備えるクロック逓倍回路。
（付記２）
付記１に記載のクロック逓倍回路であって、
前記カウンタは、前記レファレンスクロック信号のハイレベル期間またはローレベル期間のいずれかの計数期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして前記カウント値を出力するカウンタであり、
前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、
上記カウント値が前回の値から変化したとき、上記計数期間の終了後、次の計数期間までの間に、上記出力クロック信号の周波数が変化する応答性を有するクロック逓倍回路。
（付記３）
付記１に記載のクロック逓倍回路であって、
前記カウンタは、前記レファレンスクロック信号のハイレベル期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このハイレベル期間のカウント値を出力すると共に、このハイレベル期間に続くローレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このローレベル期間のカウント値を出力すると共に、このローレベル期間に続くハイレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントするというようにして、上記ハイレベル期間及び上記ローレベル期間の終了毎にカウント値を得るカウンタであり、
前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、
上記ハイレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ハイレベル期間が終了してから次のハイレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有し、かつ、
上記ローレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ローレベル期間が終了してから次のローレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有する
クロック逓倍回路。
（付記４）
付記１〜付記３のいずれか１項に記載のクロック逓倍回路であって、
前記カウンタは、前記計数期間の終了後、前記出力クロック信号に同期して前記カウント値を出力し、
前記差分器は、前記計数期間の終了後、前記出力クロック信号に同期して前記差分値を出力し、
前記制御電圧生成回路は、前記計数期間の終了後、前記出力クロック信号に同期して前記アナログ制御電圧を出力する
クロック逓倍回路。
（付記５）
付記１〜付記４のいずれか１項に記載のクロック逓倍回路であって、
前記カウンタは、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの両者を前記有効遷移エッジとする
クロック逓倍回路。
（付記６）
付記１〜付記５のいずれか１項に記載のクロック逓倍回路であって、
前記差分器と前記制御電圧生成回路との間に、前記差分値を所定倍して上記制御電圧生成回路に入力する乗算器を備える
クロック逓倍回路。
（付記７）
付記６に記載のクロック逓倍回路であって、
前記乗算器は、前記差分値を所定量ビットシフトするシフトレジスタによって構成されてなる
クロック逓倍回路。
（付記８）
付記６または付記７に記載のクロック逓倍回路であって、
前記乗算器は、その倍率を可変としてなる
クロック逓倍回路。
（付記９）
付記８に記載のクロック逓倍回路であって、
前記乗算器の倍率を制御する倍率制御手段を備え、
上記倍率制御手段は、
引き込み期間には、上記乗算器の倍率を相対的に高くし、
上記引き込み期間終了後には、上記乗算器の倍率を相対的に低くする
クロック逓倍回路。
（付記１０）
付記１〜付記９のいずれか１項に記載のクロック逓倍回路であって、
前記差分器は、前記基準値を変更可能としてなる
クロック逓倍回路。
（付記１１）
付記１０に記載のクロック逓倍回路であって、
前記差分器は、
前記基準値を記憶する基準値記憶手段であって、外部から上記基準値をこの基準値記憶手段に記憶させ得るように構成されてなる基準値記憶手段を備える
クロック逓倍回路。
（付記１２）
付記１〜付記１１のいずれか１項に記載のクロック逓倍回路であって、
前記制御電圧生成回路は、
前回得られた積分値に前記差分値を加えて新たな積分値とする積分器と、
上記積分値を前記アナログ制御電圧に変換するＤＡ変換回路と、を含む
クロック逓倍回路。
（付記１３）
付記１２に記載のクロック逓倍回路であって、
このクロック逓倍回路への電力投入後またはリセット後に前記積分器で用いる初期積分値を取得する初期積分値取得手段を備える
クロック逓倍回路。
（付記１４）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段であって、入力する疑似積分値を順に変化させる疑似積分値発生手段と、
上記疑似積分値毎に、その値、及び、前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値、を対応づけて記憶する疑似値記憶手段と、
を備え、
前記基準値に等しいまたは最も近い疑似カウント値に対応する疑似積分値を前記初期積分値とする
クロック逓倍回路。
（付記１５）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段と、
前記基準値と前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値とを用いて算出した疑似差分値が、０を含む所定数値範囲内に属するか否かを判断し、
上記疑似差分値が上記所定数値範囲に属しないときには、上記疑似積分値発生手段をして、次に算出される疑似差分値が現在の疑似差分値より０に近づくように上記疑似積分値を変更して前記ＤＡ変換回路に入力させ、
上記疑似差分値が上記所定数値範囲に属するときには、現在の疑似積分値を前記初期積分値とする
判断手段と、を備える
クロック逓倍回路。
（付記１６）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器で算出した前記積分値を順次上書き記憶する不揮発性メモリである
クロック逓倍回路。
（付記１７）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
このクロック逓倍回路への電源切断時（所定の事態発生時）に、前記積分器で算出された現在の積分値を、不揮発性メモリに記憶する前回積分値記憶手段である
クロック逓倍回路。
（付記１８）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
このクロック逓倍回路の前回使用時において、前記レファレンスクロック信号を逓倍した前記出力クロック信号が出力されていたときに使用されていた前記積分値を記憶する前回積分値記憶手段である
クロック逓倍回路。
（付記１９）
付記１〜付記１８のいずれか１項に記載のクロック逓倍回路であって、
前記制御電圧生成回路は、
前記差分値を前記アナログ差分電圧に変換するＤＡ変換回路と、
上記アナログ差分電圧をアナログ積分して、前記アナログ制御電圧を得るアナログ積分回路と、を含む
クロック逓倍回路。
（付記２０）
入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、
上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、
上記出力クロック信号を出力する発振回路と、
上記カウント値が所定の基準値と等しくなるように、上記発振回路における上記出力クロック信号の周波数を制御する発振制御回路と、
を備えるクロック逓倍回路。
（付記２１）
付記２０に記載のクロック逓倍回路であって、
前記発信制御回路は、前記カウンタ値をデジタル的にまたはアナログ的に積分する積分手段を含む
クロック逓倍回路。
【図面の簡単な説明】
【図１】 従来の逓倍ＰＬＬ回路の構成を示すブロック図である。
【図２】 実施形態１にかかるクロック逓倍回路の構成を示すブロック図である。
【図３】 実施形態１にかかるクロック逓倍回路の各部の動作を示すタイムチャートである。
【図４】 変形形態１にかかるクロック逓倍回路の各部の動作を示すタイムチャートである。
【図５】 変形形態２にかかるクロック逓倍回路の各部の動作を示すタイムチャートである。
【図６】 出力クロック信号の立上がりエッジをカウントして制御しているときの出力クロックの揺らぎを説明する説明図である。
【図７】 変形形態３にかかり、出力クロック信号の立上がりエッジ及び立下がりエッジの両方でカウントして制御しているときの出力クロックの揺らぎを説明する説明図である。
【図８】 実施形態２にかかるクロック逓倍回路の構成を示すブロック図である。
【図９】 変形形態４にかかるクロック逓倍回路の構成を示すブロック図である。
【図１０】 変形形態５にかかるクロック逓倍回路の構成を示すブロック図である。
【図１１】 実施形態３にかかるクロック逓倍回路の構成を示すブロック図である。
【図１２】 実施形態３にかかるクロック逓倍回路のうち減算器の構成を示す説明図である。
【図１３】 変形形態６にかかるクロック逓倍回路の構成を示すブロック図である。
【図１４】 変形形態６にかかるクロック逓倍回路のうち減算器の構成を示す説明図である。
【図１５】 実施形態４にかかるクロック逓倍回路の構成を示すブロック図である。
【図１６】 実施形態４にかかるクロック逓倍回路において初期積分値を得る手順を示すフローチャートである。
【図１７】 実施形態４にかかり、レジスタへの疑似積分値及び疑似カウンタ値の格納例を示す図である。
【図１８】 変形形態７にかかるクロック逓倍回路の構成を示すブロック図である。
【図１９】 変形形態７にかかるクロック逓倍回路において初期積分値を得る手順を示すフローチャートである。
【図２０】 変形形態８にかかるクロック逓倍回路の構成を示すブロック図である。
【図２１】 変形形態９にかかるクロック逓倍回路の構成を示すブロック図である。
【図２２】 変形形態１０にかかるクロック逓倍回路の構成を示すブロック図である。
【図２３】 実施形態５にかかるクロック逓倍回路の構成を示すブロック図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１ クロック逓倍回路
２ カウンタ
３，４３，５３ 減算器（差分器）
４ アナログ制御電圧生成回路（制御電圧生成回路）
５，６５，７５，８５，９５，１０５ 加算器（積分器、積分手段）
６，１１５ ＤＡコンバータ（ＤＡＣ，ＤＡ変換回路）
７ 電圧制御発振回路（ＶＣＯ）
８ 発振制御回路
１８，２８，３８ 乗算器
３８１ 倍率レジスタ
４３１，５３１ 減算器
４３２，４３３，５３２ 基準値レジスタ
４３４ 切換器
４３５ 切換制御回路
６５１ 初期積分値レジスタ
６７，７７，８５２，９５３，１０５３ 初期積分値取得手段
６８，７８ 疑似積分値発生回路
６９ レジスタ
７９ 判定器
８５１ 加算器
８５２，９５２，１０５２ 不揮発性メモリ
９５１ 電源断検知回路
１０５１ 一致検知回路
１１６ ローパスフィルタ（ＬＰＦ、アナログ積分回路、積分手段）
ＳＲ レファレンスクロック信号
ＳＴ 出力クロック信号
ＣＮ，ＣＮ１，ＣＮ３，ＣＮ３ カウント値
ＤＮ，ＤＮ１，ＤＮ２，ＤＮ３ 差分値
ＩＮ，ＩＮ１，ＩＮ２，ＩＮ３ 積分値
ＩＮＳ 初期積分値
ＡＶ，ＡＶ１，ＡＶ２，ＡＶ３ アナログ制御電圧
ＡＤＶ アナログ差分電圧
ＭＤＮ 乗算済み差分値
Ｌ，Ｌ１，Ｌ２ 倍率
ＭＣＯＮＴ 倍率制御信号
ＢＮ，ＢＮ１，ＢＮ２ 基準値
ＢＮＣＯＮＴ 基準値制御信号
ＱＩＮ 疑似積分値
ＱＣＮ 疑似カウント値
ＱＤＮ 疑似差分値
【発明の属する技術分野】
本発明は、入力されたレファレンスクロック信号を逓倍した周波数を有する出力クロック信号に変換するクロック逓倍回路に関する。
【０００２】
【関連技術】
入力されたレファレンスクロック信号を用い、これを逓倍した周波数を有する出力クロック信号に変換するクロック逓倍回路としては、逓倍ＰＬＬ回路が知られている。このような逓倍ＰＬＬ回路としては、例えば、図１に示すように、位相比較回路１１０、チャージポンプ１２０、ローパスフィルタ（以下単に、ＬＰＦともいう）１３０、電圧制御発振回路（以下単に、ＶＣＯともいう）１４０、及び分周器１５０を有する逓倍ＰＬＬ回路１００が知られている。この逓倍ＰＬＬ回路１００では、分周器１００の分周信号ＳＤとレファレンスクロック信号ＳＲとの位相を位相比較回路１１０で比較し、位相比較結果であるアップ信号およびダウン信号に応じた電流をチャージポンプ１２０から出力させ、これをＬＰＦ１３０で積分して電圧出力とする。この電圧出力をＶＣＯ１４０に入力することにより、これに応じた周波数の出力クロック信号ＳＴを出力する。分周器１５０は出力クロック信号ＳＴを分周する。かくして、レファレンスクロック信号ＳＲに対して、分周比（１／Ｍ）の逆数である逓倍数Ｍを有する出力クロック信号ＳＴが出力される。また、この出力クロック信号ＳＴは、レファレンスクロック信号ＳＲの１周期毎に１回ずつ位相比較してＰＬＬ制御を行うことで、その周波数精度が維持されることになる。
【０００３】
【発明が解決しようとする課題】
しかしながら、この逓倍ＰＬＬ回路１００では、位相比較回路１１０から、分周信号ＳＤとレファレンスクロック信号ＳＲとの位相差に応じたパルス幅を持つアップ信号あるいはダウン信号が出力され、これらの信号をアナログ的に処理してＶＣＯ１４０の周波数を制御している。このため、この逓倍ＰＬＬ回路のループゲインその他の回路特性を適切な状態に調整するには、位相比較回路１１０、チャージポンプ１２０、ＬＰＦ１３０、ＶＣＯ１４０、分周器１５０などのアナログ回路の特性を調整する必要があり、面倒であった。また、ロックアップタイムを短縮させたいという要望もあった。
本発明は、かかる問題点に鑑みてなされたものであって、簡単な構成を有するクロック逓倍回路を提供することを目的とする。また、回路の特性調整が容易なクロック逓倍回路を提供することを目的とする。さらには、ロックアップタイムも短縮できるクロック逓倍回路を提供することを目的とする。
【０００４】
【課題を解決するための手段、作用及び効果】
しかしてその解決手段は、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、基準値と上記カウント値のいずれか一方から他方を差し引いた差分値を出力する差分器と、上記差分値の積分値に対応するアナログ制御電圧を出力する制御電圧生成回路と、上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、を備えるクロック逓倍回路である。
【０００５】
本発明のクロック逓倍回路では、カウント値という数値データ（デジタル値）を用いて、差分値を算出し、さらにアナログ制御電圧を生成する。このように、数値（デジタル値）処理できるので、簡単な構成で済み、処理が容易である。さらに、数値データであるので加減乗除などの数値処理が簡単にできるから、アナログ回路で信号処理を行う場合に比して、クロック逓倍回路の特性の調整が容易である。
【０００６】
本発明のクロック逓倍回路の原理を以下に簡単に説明する。前提として、基準値からカウント値を差し引いて差分値を得る場合であって、Ｖ−ｆ特性が正の傾きの特性、つまりアナログ制御電圧を大きくすると周波数が高くなる特性を有するＶＣＯを用いたと仮定する。
まず、このクロック逓倍回路において、出力クロック信号の周波数が適正な場合より低めだった場合を考える。すると、出力クロック信号ＳＴの周波数が適正であった場合に比して得られるカウント値が小さくなるので、基準値からカウント値を引いた差分値は正の値となる。すると、この差分値の積分値に対応するアナログ制御電圧も大きくなる。このため、ＶＣＯの出力クロック信号は周波数が高くなる方向に制御される。つまり、出力クロック信号の周波数が、適正値が近づく方向に修正される。
【０００７】
一方、出力クロック信号の周波数が適正値より高めになると、周波数が適正な場合に比してカウント値が大きくなるので、基準値からカウント値を引いた差分値は負の値となる。するとこの差分値の積分値に対応するアナログ制御電圧が小さくなる。このため、ＶＣＯの出力クロック信号は周波数が低くなる方向に制御される。つまり、この場合にも、出力クロック信号の周波数が、適正値が近づく方向に修正される。
このようにして、このクロック逓倍回路では、出力クロック信号の周波数が適正値となるように、つまり、カウント値が適切な値になるように制御される。さらに具体的には、このクロック逓倍回路では、基準値とカウント値との差分値が０になるように、つまり、基準値とカウント値とが等しくなるように制御される。
【０００８】
なお、本明細書において、有効遷移エッジとは、信号がレベル反転して、ローレベルからハイレベルへの立上がる、あるいは、ハイレベルからローレベルへ立下がるときに生じる信号のエッジ（急変部）のうち、計数において有効に扱われるエッジをいう。例えば、方形波状の信号を用いるに当たり、この信号の立上がりエッジをカウントするが、この信号の立下がりエッジはカウントしない場合には、信号の立ち上がりエッジと立ち下がりエッジのうち、この立ち上がりエッジが有効遷移エッジとなる。逆に、信号の立下がりエッジをカウントするが、この信号の立上がりエッジはカウントしない場合には、立下がりエッジが有効遷移エッジとなる。また、信号の立上がりエッジをカウントする一方、この信号の立下がりエッジもカウントする場合には、立上がりエッジと立下がりエッジの両方が有効遷移エッジである。
【０００９】
また、計数期間とは、カウンタで有効遷移エッジが幾つ存在していたかをカウントする期間をいう。
レファレンスクロック信号に基づいて与えられる所定の計数期間としては、例えば、以下のものが挙げられる。(1)レファレンスクロック信号のハイレベル期間。(2)レファレンスクロック信号のローレベル期間。(3)レファレンスクロック信号のハイレベル期間及びローレベル期間。(4)レファレンスクロック信号の１周期（立ち上がりタイミングから次の立ち上がりタイミングまでの期間、または、立ち下がりタイミングから次の立ち下がりタイミングまでの期間）。(5)レファレンスクロック信号のｍ周期（ｍが２以上の整数）。換言すると、ハイレベル期間とローレベル期間のペア複数ヶ分の期間。(6)レファレンスクロック信号のｍ周期（ｍが２以上の整数）＋その前または後のハイレベル期間。換言すると、ハイレベル期間ｍ＋１ヶとローレベル期間ｍヶ分の期間。なお、レファレンスクロック信号のデューティ比が５０％のときは、レファレンスクロック信号の（ｍ＋１／２）周期となる。(7)レファレンスクロック信号のｍ周期（ｍが２以上の整数）＋その前または後のローレベル期間。換言すると、ハイレベル期間ｍヶとローレベル期間ｍ＋１ヶ分の期間。
【００１０】
また、差分器としては、基準値からカウント値を減算する場合と、カウント値から基準値を減算する場合とがあり得る。いずれを用いるかは、ＶＣＯの特性や、制御電圧生成回路での処理手法などに応じて、クロック逓倍回路として適切に動作するように適宜決定する。
制御電圧生成回路には、例えば、Ｖ−ｆ特性が正の傾きを有するタイプや、負の傾きを有するタイプを採用することができる。いずれを用いるかは、差分器の特性や、制御電圧生成回路での処理手法などに応じて、クロック逓倍回路として適切に動作するように適宜決定する。
【００１１】
この請求項１に記載のクロック逓倍回路であって、前記カウンタと、前記差分器と、前記制御電圧生成回路は、前記出力クロック信号に同期して動作することを特徴とするクロック逓倍回路とすると良い。
このクロック逓倍回路では、カウンタ等を出力クロック信号に同期して動作させるので、カウンタ等を動作させるためのクロック信号源を別途用意する必要がなく、さらに、簡易な構造となし得る。
【００１２】
また、請求項１または請求項２に記載のクロック逓倍回路であって、前記カウンタは、前記レファレンスクロック信号のハイレベル期間またはローレベル期間のいずれかの計数期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして前記カウント値を出力するカウンタであり、前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、上記カウント値が前回の値から変化したとき、上記計数期間の終了後、次の計数期間までの間に、上記出力クロック信号の周波数が変化する応答性を有するクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、カウンタ等の応答性が早く、次の計数期間までに周波数が変化するので、レファレンスクロック信号の１周期毎に出力クロック信号の制御を行うことができるから、簡単な構成でありながら、ジッタを抑制することができる。
なお、ハイレベル期間とは、レファレンスクロック信号がハイレベルとなっている期間をいう。また、ローレベル期間とは、レファレンスクロック信号がローレベルとなっている期間をいう。
【００１３】
さらに、請求項１または請求項２に記載のクロック逓倍回路であって、前記カウンタは、前記レファレンスクロック信号のハイレベル期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このハイレベル期間のカウント値を出力すると共に、このハイレベル期間に続くローレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このローレベル期間のカウント値を出力すると共に、このローレベル期間に続くハイレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントするというようにして、上記ハイレベル期間及び上記ローレベル期間の終了毎にカウント値を得るカウンタであり、前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、上記ハイレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ハイレベル期間が終了してから次のハイレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有し、かつ、上記ローレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ローレベル期間が終了してから次のローレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有するクロック逓倍回路とすると良い。
【００１４】
本発明のクロック逓倍回路では、カウンタ等の応答性が早く、ハイレベル期間から次のハイレベル期間まで、及び、ローレベル期間から次のローレベル期間までに周波数が変化するので、レファレンスクロック信号の１周期毎に２回、出力クロック信号の周波数制御ができる。このため、簡単な構成でありながら、レファレンスクロック信号の１周期毎に周波数制御を行う前述のクロック逓倍回路に比較し、出力クロック信号に生じるジッタを抑制することができる。
【００１５】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記カウンタは、前記計数期間の終了後、前記出力クロック信号に同期して前記カウント値を出力し、前記差分器は、前記計数期間の終了後、前記出力クロック信号に同期して前記差分値を出力し、前記制御電圧生成回路は、前記計数期間の終了後、前記出力クロック信号に同期して前記アナログ制御電圧を出力するクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、カウンタ等を出力クロック信号に同期して動作させるので、カウンタ等を動作させるためのクロック信号源を別途用意する必要がなく、さらに、簡易な構造となし得る。
【００１６】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記カウンタは、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの両者を前記有効遷移エッジとするクロック逓倍回路とすると良い。
【００１７】
本発明のクロック逓倍回路では、有効遷移エッジとして、立ち上がりエッジと立ち下がりエッジの両方を用いる。つまり、カウンタは、レファレンスクロック信号の計数期間内に、出力クロック信号の立ち上がりエッジと立ち下がりエッジの合計が幾つあったかをカウントする。このため、有効遷移エッジとして、片エッジ（立ち上がりエッジまたは立ち下がりエッジ）を用いる場合に比して、許容される出力クロック信号の周波数のジッタを、半分程度に抑えることができる。
【００１８】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記差分器と前記制御電圧生成回路との間に、前記差分値を所定倍して上記制御電圧生成回路に入力する乗算器を備えるクロック逓倍回路とすると良い。
【００１９】
本発明のクロック逓倍回路では、差分値が数値であるため、これを所定倍するという簡単な数値操作で、このクロック逓倍回路のループゲインを容易に調整することができる。
具体的には、差分値を、１／２倍、１／３倍というように小さくするとループゲインを低下させることができる。すると、外乱などによる変化に対する応答性を低下させることができ、外乱等があっても周波数ロックが外れにくくすることができる。逆に、２倍、３倍…というように大きくするとループゲインを増加させることができる。すると、応答性が向上する。また、ロックアップタイムが早くなる。但し、倍率を大きくしすぎると、外乱などに敏感に反応して周波数が急変し、周波数ロックが外れやすくなったり、出力クロック信号の周波数が振動変化（周期変化）する虞がある。従って、適切な倍率を選択すれば良い。
【００２０】
さらに、請求項６に記載のクロック逓倍回路であって、前記乗算器は、前記差分値を所定量ビットシフトするシフトレジスタによって構成されてなるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、乗算器としてシフトレジスタを用いる。乗算器の倍率として、１／２倍，１／４倍等、あるいは、２倍，４倍等を選択する場合には、このようにシフトレジスタのビットシフトを用いることにより、容易に乗算を実現することができ、より簡易な構成となす事ができる。
【００２１】
さらに、請求項６に記載のクロック逓倍回路であって、前記乗算器は、その倍率を可変としてなるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、乗算器の倍率が可変であるので、適宜倍率を選択してループゲインを変更することができる。なお、乗算器の倍率が可変としてなるものには、倍率を内部的（自動的）に変更できるようにしてなるものと、外部から変更のための信号、あるいはこのような信号と倍率とを与えて、倍率を変更するものとが挙げられる。
【００２２】
さらに上記クロック逓倍回路であって、前記乗算器の倍率を制御する倍率制御手段を備え、上記倍率制御手段は、引き込み期間には、上記乗算器の倍率を相対的に高くし、上記引き込み期間終了後には、上記乗算器の倍率を相対的に低くするクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、倍率制御手段を備え、出力クロック信号の周波数が所定値に安定するまでの期間である引き込み期間には倍率を高くし、その後の期間には倍率を低くする。このように各期間に適した倍率を用いるため、引き込み期間にはループゲインが大きくされて、応答性が速くなりロックアップタイムを短くできる。一方、その後の期間にはループゲインが小さくされて、外乱による周波数ロックが外れにくくされる。
【００２３】
さらに、上記いずれか１項に記載のクロック逓倍回路であって、前記差分器は、前記基準値を変更可能としてなるクロック逓倍回路とすると良い。
【００２４】
差分器で用いる基準値は、このクロック逓倍回路の逓倍数を決定する値である。具体的には、計数期間がレファレンスクロック信号１周期の期間に占める割合（デューティ比）の逆数Ａと、基準値ＢＮとの積が、このクロック逓倍回路の逓倍数になる。例えば、計数期間としてハイレベル期間を用い、レファレンスクロック信号のうち、ハイレベル期間が１周期の１／２（つまりデューティ比５０％）であるとすると、この逆数Ａ＝２と基準値ＢＮとの積Ａ・ＢＮ＝２ＢＮが逓倍数Ｍ（＝２ＢＮ）に相当する。
本発明のクロック逓倍回路では、基準値を変更可能としてなるので、基準値の変更により、クロック逓倍回路の逓倍数を適宜変更することができる。
なお、基準値を可変としてなるものには、基準値を内部的（自動的）に変更できるようにしてなるものと、外部から変更のための信号、あるいはこのような信号と基準値とを与えて、基準値を変更するものとが挙げられる。
【００２５】
さらに、請求項７に記載のクロック逓倍回路であって、前記差分器は、前記基準値を記憶する基準値記憶手段であって、外部から上記基準値をこの基準値記憶手段に記憶させ得るように構成されてなる基準値記憶手段を備えるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、外部から基準値を記憶させうる構成とされた基準値記憶手段を有する。このため、使用用途に応じて、あるいは、使用途中で基準値を変更し、逓倍数を適宜変更することができる。
【００２６】
さらに上記いずれか１項に記載のクロック逓倍回路であって、前記制御電圧生成回路は、前回得られた積分値に前記差分値を加えて新たな積分値とする積分器と、上記積分値を前記アナログ制御電圧に変換するＤＡ変換回路と、を含むクロック逓倍回路とすると良い。
【００２７】
本発明のクロック逓倍回路では、積分器で前回の積分値と差分値とを加えた値を新たな積分値を算出する。つまり加算回路を用いているので、容易に積分値を得ることができる。また、アナログ回路による積分回路（ＬＰＦ）を用いる場合のように位相特性など回路特性の考慮が不要であり、簡易な構成で実現しうる。
また、カウント値から積分値まで、デジタル値として扱っているので、簡単なデジタル回路で構成することができ、特性の調整も容易である。
【００２８】
さらに、上記クロック逓倍回路であって、このクロック逓倍回路の電源投入後またはリセット後に前記積分器で用いる初期積分値を取得する初期積分値取得手段を備えるクロック逓倍回路とすると良い。
【００２９】
クロック逓倍回路の電源投入後またはリセット後に、積分器が最初に用いる初期積分値が適切な値でないと、この初期積分値をＤＡ変換したアナログ制御電圧も適切な値でなくなる。すると、電圧制御発振回路で電源投入後またはリセット後の初期に発生する出力クロック信号も、目的とする周波数から大きく外れた周波数となる。このクロック逓倍回路のフィードバック制御により、最終的には、レファレンスクロック信号の周波数に対し、所定の逓倍数を持つ出力クロック信号となるように制御されるが、出力クロック信号の周波数の安定までに時間が掛かる。つまり、このような状態に安定するまでのロックアップタイムが長くなる。
また、初期積分値が適切でなく、初期に出力される出力クロック信号の周波数が低すぎると、カウンタ、差分器、ＶＣＯなどを出力クロック信号に同期させて動作させる場合には、これらの動作が遅れることになり、極端な場合には、次の計数期間までに出力クロック信号の周波数が変化しない場合などが考えられ、適切に制御できない虞がある。
【００３０】
これに対して、本発明のクロック逓倍回路では、初期積分値取得手段により初期積分値を取得するので、電源投入後またはリセット後の当初から適切な積分値を用いることで、当初から目的とする周波数、あるいはこれに近い周波数の出力クロック信号を発生させることができ、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
なお、初期積分値取得手段としては、適切な初期積分値が得られる手段であれば、いずれの手段でも良いが、例えば、積分値とカウンタ値との関係を、積分値を変化させてカウンタ値を計測することによって予め取得し、これを記憶しておき、カウンタ値が基準値に等しい値あるいは十分近い値となるときの積分値を初期積分値をして用いるものが挙げられる。また、積分値を適宜変更して、カウンタ値が基準値に等しい値あるいは十分近い値となるときの積分値を探し、これを初期積分値として用いるものも挙げられる。さらに、カウンタ値が基準値に等しい値あるいは十分近い値となって、所望の逓倍数でこのクロック逓倍回路が動作しているときの積分値を不揮発性メモリに記憶しておき、次回に初期積分値として用いるものも挙げられる。
【００３１】
さらに上記クロック逓倍回路であって、前記初期積分値取得手段は、前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段であって、入力する疑似積分値を順に変化させる疑似積分値発生手段と、上記疑似積分値毎に、その値、及び、前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値、を対応づけて記憶する疑似値記憶手段と、を備え、前記基準値に等しいまたは最も近い疑似カウント値に対応する疑似積分値を前記初期積分値とするクロック逓倍回路とするのが好ましい。
【００３２】
このクロック逓倍回路では、初期積分値取得手段として、疑似積分値発生手段と疑似値記憶手段とを有しており、疑似値記憶手段には、順に変化させた疑似積分値と疑似カウント値とが対応づけて記憶される。そして、基準値に等しいまたは最も近い疑似カウント値に対応する疑似積分値を初期積分値とするから、確実に初期積分値を得ることができる。そして、このような初期積分値を用いることで、電源投入後やリセット後に、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
【００３３】
なお、クロック逓倍回路の電源投入のたびに、あるいは、この回路からの出力クロック信号を使用する直前などに、疑似積分値の発生とこの疑似積分値と疑似カウント値の記憶を行う場合には、初期積分値を積分器に予め記憶させておく必要はない。
一方、出荷時に疑似積分値の発生とこの疑似積分値と疑似カウント値の記憶を行っておく場合や、初めてこの回路に電力を投入するときだけ疑似積分値の発生しこの疑似積分値と疑似カウント値の記憶を行うようにしてある場合など、この操作を限定された場合に行うようにしてあるときには、初期積分値を積分器に記憶させておくと良い。
また、入力する疑似積分値を順に変化させる手法としては、ＤＡ変換回路に入力しうる値の下限値から１ずつインクリメントする、あるいは、上限値から１ずつデクリメントする手法が挙げられる。
【００３４】
あるいは、請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段と、前記基準値と前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値とを用いて算出した疑似差分値が、０を含む所定数値範囲内に属するか否かを判断し、上記疑似差分値が上記所定数値範囲に属しないときには、上記疑似積分値発生手段をして、次に算出される疑似差分値が現在の疑似差分値より０に近づくように上記疑似積分値を変更して前記ＤＡ変換回路に入力させ、上記疑似差分値が上記所定数値範囲に属するときには、現在の疑似積分値を前記初期積分値とする判断手段と、を備えるクロック逓倍回路とすると良い。
【００３５】
本発明のクロック逓倍回路では、疑似積分値発生手段と判断手段とを備え、判断手段での判断に応じて、疑似積分値を適宜変更して、疑似カウンタ値が基準値に等しい値あるいは十分近い値となるときの疑似積分値を探し、これを初期積分値として用いる。このため、初期積分値を容易に得られる。また、記憶容量の大きいメモリを用意しなくとも足りる。さらに、所定数値範囲に属する疑似差分値が得られればこれを初期積分値とすることができ、これで初期積分値の取得を終了できるため、初期積分値を得るための時間が短くて済む。また、このような初期積分値を用いることで、電源投入後やリセット後に、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
【００３６】
さらに、請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、前記積分器で算出した前記積分値を順次上書き記憶する不揮発性メモリであるクロック逓倍回路とすると良い。
【００３７】
本発明のクロック逓倍回路では、初期積分値取得手段として不揮発性メモリを有しており、このクロック逓倍回路が動作すると、不揮発性メモリには算出された積分値が次々に上書きされる。そして、このクロック逓倍回路の電源が切断されあるいはリセットされた場合には、最後に得られた積分値が不揮発性メモリに記憶されている。このクロック逓倍回路が動作を始めてから、引き込み期間が経過するまでを除けば、クロック逓倍回路が動作している期間は、周波数制御が適切に行われて、レファレンスクロック信号を逓倍した出力クロック信号が出力されているときであると考えられる。従って、この時点で、クロック逓倍回路の電源が切断されあるいはリセットされると、不揮発性メモリには、周波数制御が適切に行われているときの積分値が記憶されていることになる。このクロック逓倍回路では、この不揮発性メモリに記憶されていた値（前回使用時のうち最後の積分値）を次回使用時の初期積分値として用いることで、次の使用時には、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
また、初期積分値を前回の動作時に得ておくので、初期積分値を得るための特別な動作も不要であり、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、不揮発性メモリ１つで足りるため、構成も簡単である。
【００３８】
請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、このクロック逓倍回路への電源切断時に、前記積分器で算出された現在の積分値を、不揮発性メモリに記憶する切断時積分値記憶手段であるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、初期積分値取得手段として切断時積分値記憶手段を備える。このクロック逓倍回路が動作すると、積分値が次々に算出される。そして、このクロック逓倍回路の電源が切断された場合には、これを検知して現在の積分値を不揮発性メモリに記憶する。
前記したように、クロック逓倍回路が動作を始めてから、引き込み期間が経過するまでを除けば、クロック逓倍回路が動作している期間は、周波数制御が適切に行われて、レファレンスクロック信号を逓倍した出力クロック信号が出力されているときであると考えられる。この時点で、クロック逓倍回路の電源が切断されると、不揮発性メモリには、周波数制御が適切に行われているときの積分値が記憶される。従って、この不揮発性メモリに記憶されていた値（前回使用時のうち最後の積分値）を初期積分値として用いることで、次の使用時には、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
かくして、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合でもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００３９】
さらに、請求項９に記載のクロック逓倍回路であって、前記初期積分値取得手段は、このクロック逓倍回路の使用時において、前記基準値と前記カウント値とが等しくなったときの前記積分値を不揮発性メモリに順次上書きする前回積分値記憶手段であるクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、初期積分値取得手段として前回積分値記憶手段を備える。このクロック逓倍回路が動作し、レファレンスクロック信号を逓倍した出力クロック信号が出力されるようになると、基準値とカウント値とが等しくなる。すると、不揮発性メモリにこのときの積分値が不揮発性メモリに次々に上書き記憶される。このようにして不揮発性メモリに積分値を記憶するので、その後、クロック逓倍回路の電源が切断されあるいはリセットされても、不揮発性メモリには基準値とカウント値とが等しくなったときの積分値が記憶されている。従って、この不揮発性メモリに記憶されていた値を初期積分値として用いることで、次の使用時には、短い時間で周波数を安定させることができる。つまり、ロックアップタイムを短くできる。
かくして、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００４０】
さらに、請求項１〜請求項７のいずれか１項に記載のクロック逓倍回路であって、前記制御電圧生成回路は、前記差分値を前記アナログ差分電圧に変換するＤＡ変換回路と、上記アナログ差分電圧をアナログ積分して、前記アナログ制御電圧を得るアナログ積分回路と、を含むクロック逓倍回路とするのが好ましい。
このクロック逓倍回路では、先に差分値をアナログ差分電圧に変換し、その後アナログ積分回路でアナログ制御電圧を得る。このアナログ積分回路としては、ローパスフィルタを用いることができる。つまり、従来の逓倍ＰＬＬ回路におけるＬＰＦとＶＣＯと同様の回路を用いることができる。
【００４１】
さらに、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、上記出力クロック信号を出力する発振回路と、上記カウント値が所定の基準値と等しくなるように、上記発振回路における上記出力クロック信号の周波数を制御する発振制御回路と、を備えるクロック逓倍回路とするのが好ましい。
【００４２】
本発明のクロック逓倍回路は、カウンタと発振回路と発振制御回路とを備える。このクロック逓倍回路では、発振制御回路が、カウント値と基準値とが等しくなるように、発振回路における出力クロック信号の周波数を制御する。つまり、計数期間内における出力クロック信号の有効遷移エッジのカウント値が基準値と等しい一定値になるように制御するので、常にレファレンスクロック信号の逓倍の周波数の出力クロック信号が得られることになる。
しかも、カウンタと発振回路と発振制御回路を用いる簡単な構成で済む。また数値（デジタル値）であるカウント値を用いているため、処理が容易であり、回路の特性調整も容易である。
【００４３】
さらに、上記クロック逓倍回路であって、前記発信制御回路は、前記カウンタ値をデジタル的にまたはアナログ的に積分する積分手段を含むクロック逓倍回路とするのが好ましい。
カウント値は、例えば、レファレンスクロック信号の１周期あるいは半周期毎など間欠的に得られる。ところで、得られたカウント値をそのものを用いて発振回路で出力する出力クロック信号の周波数を制御しようとすると、間欠的に得られるカウント値によって、１周期毎など間欠的に出力クロック信号の周波数が制御されて変化するので、周波数が間欠的に大きく変化して、周波数が振動変化（周期変化）するハンチング現象を生じ易くなる。
これに対し、このクロック逓倍回路では、積分手段を含み、カウント値を積分することにより、その値が平滑化されるので、ハンチング現象を生じずに出力クロック信号の周波数を適切に制御できる。
【００４４】
さらに他の解決手段は、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、上記レファレンスクロック信号に基づいて与えられる所定の期間に上記出力クロック信号のエッジをカウントしてカウント値を出力するカウンタと、基準値と上記カウント値との差分を出力する差分器と、上記差分と積分値とを加算して新たな積分値を出力する加算器と、上記新たな積分値に対応するアナログ制御電圧を出力するＤ／Ａ変換回路と、上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、を備えるクロック逓倍回路である。
【００４５】
また、上記のクロック逓倍回路であって、前記カウンタと、前記差分器と、前記Ｄ／Ａ変換回路は、前記出力クロック信号に同期して動作することを特徴とするクロック逓倍回路とすると良い。
このクロック逓倍回路では、カウンタ等を出力クロック信号に同期して動作させるので、カウンタ等を動作させるためのクロック信号源を別途用意する必要がなく、さらに、簡易な構造となし得る。
【００４６】
またさらに、上記２項のクロック逓倍回路であって、前記差分を所定倍して前記Ｄ／Ａ変換回路に供給する乗算器を備えることを特徴とするクロック逓倍回路とすると良い。
本発明のクロック逓倍回路では、差分が数値であるため、これを所定倍するという簡単な数値操作で、このクロック逓倍回路のループゲインを容易に調整することができる。
【００４７】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態を、図２、図３を参照して説明する。本実施形態１にかかるクロック逓倍回路１は、入力されたレファレンスクロック信号ＳＲを、その周波数の逓倍数Ｍ倍の周波数を持つ出力クロック信号ＳＴに変換して出力する回路である。クロック逓倍回路１は、入力されたレファレンスクロック信号ＳＲのうちハイレベルとなっているハイレベル期間に、出力クロック信号ＳＴの立上がりエッジが幾つ存在していたかを計数するカウンタ２を有する。また、クロック逓倍回路１は、発振制御回路８及び電圧制御発振回路７を有する。この発振制御回路８は、カウンタ２で計数するカウンタ値ＣＮが一定になるように、ＶＣＯ７から出力する出力クロック信号ＳＴの周波数を制御する。さらに具体的には、クロック逓倍回路１は、カウンタ２、ＶＣＯ７のほか、減算器３、アナログ制御電圧生成回路４を含む。また、このアナログ制御電圧生成回路４は、加算器５及びＤＡ変換回路（以下単にＤＡＣともいう）６を含む。
【００４４】
上述したように、カウンタ２は、レファレンスクロック信号ＳＲのハイレベル期間における出力クロック信号ＳＴの立上がりエッジを計数する。そして、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、カウント値ＣＮを出力する。図３では例えば、第１のハイレベル期間Ｔ１に、図中に上向矢印↑で示す出力クロック信号ＳＴの立上がりエッジが、幾つ存在していたかを計数し、このハイレベル期間Ｔ１の終了及び出力クロック信号ＳＴに同期してカウント値ＣＮ１を出力する。
【００４５】
次いで、減算器３は、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、内部に保持する基準値ＢＮから入力されたカウント値ＣＮを差し引き、差分値ＤＮ（＝ＢＮ−ＣＮ）を出力する。図３では例えば、カウント値ＣＮ１が出力されたタイミングから見て出力クロック信号ＳＴの次の立上がりエッジに同期して、差分値ＤＮ１を算出し出力する。
【００４６】
すると、加算器５は、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、内部に保持する積分値ＩＮに入力された差分値ＤＮを加えて新たな積分値ＩＮ（＝ＩＮ＋ＤＮ）とし、この積分値ＩＮを出力する。図３では例えば、差分値ＤＮ１が出力されたタイミングから見て出力クロック信号ＳＴの次の立上がりエッジに同期して、積分値ＩＮ１を算出し出力する。なお、積分値ＩＮの初期値（初期積分値）は、加算器５に予め与えられている。
【００４７】
次いで、ＤＡＣ６では、このハイレベル期間の終了及び出力クロック信号ＳＴに同期して、入力された積分値ＩＮを、対応するアナログ制御電圧ＡＶに変換して出力する。図３では例えば、積分値ＩＮ１が出力されたタイミングから見て出力クロック信号ＳＴの次の立上がりエッジに同期して、アナログ制御電圧ＡＶ１を出力する。
【００４８】
すると、ＶＣＯ７において、出力する出力クロック信号ＳＴの周波数が、入力されたアナログ制御電圧ＡＶに応じて変化する。従って、レファレンスクロック信号の次のハイレベル期間において、カウンタ２で計数されるカウント値ＣＮが変化することになる。図３では例えば、アナログ制御電圧ＡＶ１により、出力クロック信号ＳＴの周波数が、以前より相対的に低い周波数に変化している。このため、次のハイレベル期間Ｔ２にカウントされるカウント値ＣＮ２は、前回のカウント値ＣＮ１よりも小さい値となる。以降、同様にして、差分値ＤＮ２、積分値ＩＮ２が算出され、アナログ制御電圧ＡＶ２が得られると、出力クロック信号ＳＴの周波数が再び変更される。
【００４９】
ここで、クロック逓倍回路１の動作原理を説明する。前提として、ＶＣＯ７のＶ−ｆ特性は単調でほぼ直線的であり、さらには、正の傾きを持つとする。つまり、アナログ制御電圧ＡＶを大きくすると出力クロック信号ＳＴの周波数が高くなる特性を有するＶＣＯ７を用いたとする。
この前提の下、何らかの理由で、出力クロック信号ＳＴの周波数が適正な場合より低めであった場合を考える。すると、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろうカウント値に比して、実際に得られたカウント値ＣＮが小さな値となる。すると、基準値ＢＮからカウント値ＣＮを引いた差分値ＤＮ（＝ＢＮ−ＣＮ）は、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう差分値に比して、大きな値となる。このため、この差分値ＤＮを加算して得た積分値ＩＮも、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう積分値に比して、大きな値となる。ＤＡＣ６では、この積分値ＩＮに対応したアナログ制御電圧ＡＶを出力するから、結局、アナログ制御電圧ＡＶ１が相対的に高くなる。かくして、ＶＣＯの出力クロック信号ＳＴの周波数も、現在より高くされる。つまり、低めであった出力クロック信号ＳＴの周波数が、適正値に近づく方向に修正される。
【００５０】
逆に、何らかの理由で、出力クロック信号ＳＴの周波数が適正な場合より高めであった場合を考える。すると、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろうカウント値に比して、実際に得られたカウント値ＣＮが大きな値となる。すると、基準値ＢＮからカウント値ＣＮを引いた差分値ＤＮ（＝ＢＮ−ＣＮ）は、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう差分値に比して、小さな値となる。このため、この差分値ＤＮを加算して得た積分値ＩＮも、出力クロック信号ＳＴの周波数が適正であった場合に得られたであろう積分値に比して、小さな値となる。ＤＡＣ６では、この積分値ＩＮに対応したアナログ制御電圧ＡＶを出力するから、結局、アナログ制御電圧ＡＶが相対的に低くなる。かくして、ＶＣＯの出力クロック信号ＳＴの周波数も、現在より低くされる。つまり、高めであった出力クロック信号ＳＴの周波数が、適正値に近づく方向に修正される。
このようにして、このクロック逓倍回路１では、出力クロック信号ＳＴの周波数が適性値となるように制御される。具体的には、このクロック逓倍回路１では、積分値ＩＮ（＝ＩＮ＋ＤＮ）が一定値になるように、さらには、差分値ＤＮが０（＝ＤＮ＝ＢＮ−ＣＮ）になるように制御される。
【００５１】
上述のように、ＤＮ＝ＢＮ−ＣＮ＝０、つまり、カウント値ＣＮが基準値に等しくなる（ＣＮ＝ＢＮ）ように制御されている場合、本実施形態１における計数期間であるハイレベル期間がレファレンスクロック信号ＳＲの１周期の期間に占める割合（ハイデューティ比ＨＤ）の逆数と、基準値ＢＮとの積が、このクロック逓倍回路１の逓倍数Ｍになる。即ち、Ｍ＝ＢＮ／ＨＤとなる。例えば、ハイデューティ比ＨＤが５０％の場合、Ｍ＝２・ＢＮとなる。逆に、ＢＮ＝Ｍ・ＨＤとなるようにすることで、レファレンスクロック信号ＳＲを逓倍数Ｍ倍した周波数を持つ出力クロック信号ＳＴを得ることができる。
なお、ハイデューティ比ＨＤは、レファレンスクロック信号ＳＲのハイレベルパルス幅をｔｈ、ローレベルパルス幅をｔｄとしたとき、ＨＤ＝ｔｈ／（ｔｈ＋ｔｄ）で与えられる。
【００５２】
このクロック逓倍回路１では、カウント値ＣＮという数値データを用いて、差分値ＤＮ、さらには積分値ＩＮを算出した後に、ＤＡ変換してアナログ制御電圧ＡＶを生成する。このように、クロック逓倍回路１は、数値データを処理するので、しかも数値処理自体も減算や加算など簡単な処理で足りるので、簡単な構成で足りる。
さらに、カウント値ＣＮ、差分値ＤＮ、積分値ＩＮは、数値データであるので、乗算やオフセット値の加算などの数値処理が簡単にできる。このため、前述した逓倍ＰＬＬ回路のようにアナログ回路で信号処理を行う場合に比して、クロック逓倍回路１の特性の調整が容易である利点もある。
【００５３】
なお、本実施形態１のクロック逓倍回路１では、差分器３とＤＡＣ６との間に、積分値ＩＮを得る加算器５を配置した。加算器５は、前回の積分値ＩＮに差分値ＤＮを加えて新たな積分値ＩＮ（＝ＩＮ＋ＤＮ）を得るから、過去から現在までの差分値ＤＮを加えた値となっており、差分値ＤＮの変化のうち低周波成分を取り出すローパスフィルタの作用をする。加算器５を用いないで、差分値ＤＮをＤＡＣ６に入力すると、差分値ＤＮが得られるレファレンスクロック信号ＳＲの１周期毎に出力クロック信号ＳＴの周波数が大きく変化するため、ハンチング現象が生じやすくなる。これに対し、加算器５を用いた本実施形態１のクロック逓倍回路１では、差分値ＤＮが急変しても、積分値ＩＮはさほど変化しないため、出力クロック信号ＳＴの周波数は急変せず、ハンチング現象を抑制することができる。
【００５４】
また、本実施形態１では、図３に示すように、ハイレベル期間Ｔ１の終了後、出力クロック信号ＳＴの立上がりエッジに同期して、出力クロック信号ＳＴの１周期毎に次々に差分値ＤＮ１、積分値ＩＮ１、アナログ制御電圧ＡＶ１を得ている。つまり、ハイレベル期間Ｔ１の終了後、出力クロック信号ＳＴの４周期後には、アナログ制御電圧ＡＶ１を得て、ＶＣＯ７からの出力クロック信号ＳＴの周波数が変更されるように構成されている。しかし、出力クロック信号ＳＴの周波数の変更が、次のハイレベル期間Ｔ２までに間に合えば同様の結果が得られるから、採用する逓倍数Ｍ（あるいは基本値ＢＮ）が大きい場合には、入力から出力までに数クロック分かかる回路構成としたカウンタ２、減算器３等を採用することもできる。
また、容易に理解できるように、本実施形態１のクロック逓倍回路１においては、レファレンスクロック信号ＳＲのハイレベル期間が、計数期間である。また、出力クロック信号ＳＴの立上がりエッジが、有効遷移エッジである。
【００５５】
（変形形態１）
上記実施形態１では、レファレンスクロック信号ＳＲがハイレベルとなったハイレベル期間に、カウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数した。
これに対し、本変形形態１のクロック逓倍回路１Ａも、上記実施形態１のクロック逓倍回路１と同様な回路構成を有している（図２参照）。但し、図４のタイムチャートに示すように、レファレンスクロック信号ＳＲがローレベルとなったローレベル期間Ｔ１，Ｔ２に、カウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数して、カウント値ＣＮを得る点で異なる。即ち、クロック逓倍回路１Ａは、ローレベル期間Ｔ１に、出力クロック信号ＳＴの立上がりエッジの数を計数してカウント値ＣＮ１を得、その後、実施形態１と同様にして、差分値ＤＮ１（＝ＢＮ−ＣＮ１）、積分値ＩＮ１（＝ＩＮ０＋ＤＮ１）を得る。
このようにしても、上記実施形態１と同様、積分値ＩＮ（＝ＩＮ＋ＤＮ）が所定の値になるように、さらには、差分値ＤＮが０（＝ＤＮ＝ＢＮ−ＣＮ）になるように制御することができ、同様の効果を得ることができる。
【００５６】
（変形形態２）
上記実施形態１及び変形形態１では、レファレンスクロック信号ＳＲのハイレベル期間またはローレベル期間に、カウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数した。
これに対し、本変形形態２のクロック逓倍回路１Ｂも、上記実施形態１のクロック逓倍回路１と同様な回路構成を有している（図２参照）。但し、図５のタイムチャートに示すように、ハイレベル期間Ｔ１，Ｔ３、及びローレベルとなったローレベル期間Ｔ２，Ｔ４に、それぞれカウンタ２によって、出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数して、カウント値ＣＮを得る点で異なる。なお、レファレンスクロック信号ＳＲのデューティ比は、５０％である。
【００５７】
即ち、クロック逓倍回路１Ｂでは、ハイレベル期間Ｔ１に、出力クロック信号ＳＴの立上がりエッジの数を計数してカウント値ＣＮ１を得、その後、実施形態１と同様にして、差分値ＤＮ１、積分値ＩＮ１、アナログ制御電圧ＡＶ１を得る。一方、カウンタ２は、ローレベル期間Ｔ２において、カウント値ＣＮ１を出力するとともに、このローレベル期間Ｔ２における立上がりエッジの数を計数してカウント値ＣＮ２を得る。さらにカウンタ２は、ハイレベル期間Ｔ３において、カウント値ＣＮ２を出力するとともに、このローレベル期間Ｔ３における立上がりエッジの数を計数してカウント値ＣＮ３を得る。このようにして、カウンタ２は、ハイレベル期間Ｔ１，Ｔ３…及びローレベル期間Ｔ２，Ｔ４…毎にカウント値ＣＮを出力するようにしている。
このようにすることで、レファレンスクロック信号ＳＲの１周期毎に２回ずつアナログ制御電圧ＡＶが得られて、ＶＣＯ７における出力クロック信号ＳＴの周波数が制御される。すなわち、このクロック逓倍回路１Ｂでも、簡易な構成で出力クロック信号ＳＴの周波数を制御することができる。また、数値データで処理するので、特性の調整も容易である。
【００５８】
また、前述の実施形態１等と同様、積分値ＩＮ（＝ＩＮ＋ＤＮ）が所定の値になるように、さらには、差分値ＤＮが０（＝ＤＮ＝ＢＮ−ＣＮ）になるように制御することができる。
また、上述したように、本変形形態１のクロック逓倍回路では、レファレンスクロック信号ＳＲの１周期毎に、２回ずつ出力クロック信号ＳＴの周波数が制御される。従って、実施形態１や変形形態１に示したクロック逓倍回路１等に比して、ジッタを半分程度に抑制することができる。
なお、容易に理解できるように、本変形形態２のクロック逓倍回路においては、レファレンスクロック信号ＳＲのハイレベル期間及びローレベル期間のそれぞれが、計数期間である。
【００５９】
（変形形態３）
ところで、上記実施形態１及び変形形態１，２にかかるクロック逓倍回路１等では、いずれも、レファレンスクロック信号ＳＲのハイレベル期間Ｔ１等の期間に存在していた出力クロック信号ＳＴの立上がりエッジを計数した。このため、図６に上向矢印↑で示すように、例えば、ハイレベル期間Ｔの間に、出力クロック信号ＳＴの立上がりエッジがｎ／２ヶ（例えば１６ヶ）存在するように制御しても、厳密には、出力クロック信号ＳＴの周波数には、ある程度の幅が許容される。
【００６０】
図６Ａには、出力クロック信号ＳＴの周波数が許容範囲内で最も低い場合を示す。この場合、ハイレベル期間Ｔの開始直後に出力クロック信号ＳＴの第１番目の立上がりエッジが発生し、ハイレベル期間Ｔの終了直前に出力クロック信号ＳＴの第ｎ／２番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）−１）周期分存在したことになる。
一方、図６Ｂには、出力クロック信号ＳＴの周波数が許容範囲内で最も高い場合を示す。この場合、ハイレベル期間Ｔの開始から出力クロック信号ＳＴのほぼ１周期分の時間の経過後に第１番目の立上がりエッジが発生する。また、ハイレベル期間Ｔの終了より出力クロック信号ＳＴのほぼ１周期分前に第ｎ／２番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）＋１）周期分存在したことになる。
【００６１】
従って、この図６Ａ，Ｂを比較すると容易に理解できるように、出力クロック信号ＳＴは、ハイレベル期間Ｔ内に存在する周期で数えて、±１．０周期分の変動が許されることが判る。つまり、ハイレベル期間Ｔの間における出力クロック信号ＳＴの揺らぎが、±１．０周期分存在することが判る。この揺らぎは、実施形態１等のクロック逓倍回路１等におけるジッタの大きさに直接関係する。
【００６２】
次いで、変形形態３にかかるクロック逓倍回路１Ｃについて説明する。本変形形態２のクロック逓倍回路１Ｃも、上記実施形態１のクロック逓倍回路１と同様な回路構成を有している（図２参照）。但し、図７に上向矢印↑及び下向矢印↓で示すように、レファレンスクロック信号ＳＲのハイレベル期間Ｔの期間に存在していた出力クロック信号ＳＴの立上がりエッジと立下がりエッジの両者を計数する。
ハイレベル期間Ｔの間に、出力クロック信号ＳＴの立上がりエッジと立下がりエッジがｎヶ（例えば３２ヶ）存在するように制御した場合に、許容される出力クロック信号ＳＴの周波数の幅について説明する。なお、出力クロック信号ＳＴのデューティ比は５０％とする。
【００６３】
図７Ａには、出力クロック信号ＳＴの周波数が許容範囲内で最も低い場合を示す。この場合、ハイレベル期間Ｔの開始直後に出力クロック信号ＳＴの第１番目の立上がりエッジが発生し、ハイレベル期間Ｔの終了直前に出力クロック信号ＳＴの第ｎ番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）−（１／２））周期分存在したことになる。
一方、図７Ｂには、出力クロック信号ＳＴの周波数が許容範囲内で最も高い場合を示す。この場合、ハイレベル期間Ｔの開始から出力クロック信号ＳＴのほぼ０．５周期分の時間の経過後に第１番目の立上がりエッジが発生する。また、ハイレベル期間Ｔの終了より出力クロック信号ＳＴのほぼ０．５周期分前に第ｎ番目の立上がりエッジが発生する関係になる。この場合、このハイレベル期間Ｔの間に出力クロック信号ＳＴがほぼ（（ｎ／２）＋（１／２））周期分存在したことになる。
【００６４】
従って、この図７Ａ，Ｂを比較すると容易に理解できるように、出力クロック信号ＳＴは、ハイレベル期間Ｔ内に存在する周期で数えて、±０．５周期分の変動が許されることが判る。つまり、ハイレベル期間Ｔの間における出力クロック信号ＳＴの揺らぎが、±０．５周期分しか存在しないことが判る。この揺らぎは、前述した実施形態１等における揺らぎの約半分になっていることが判る。かくして、本変形形態３のクロック逓倍回路１Ｃでは、実施形態１等に比して約半分のジッタに抑制することができることが判る。
【００６５】
（実施形態２）
次いで、実施形態２にかかるクロック逓倍回路１１について、図８を参照して説明する。本実施形態２のクロック逓倍回路１１は、前述した実施形態１にかかるクロック逓倍回路１と同様に、カウンタ２、減算器３、加算器５、ＤＡＣ６、ＶＣＯ７を有するほか、減算器３と加算器５の間に、差分値ＤＮを所定の倍率Ｌ倍して、乗算済み差分値ＭＤＮを加算器５に対して出力する乗算器１８を有している。
この乗算器１８における倍率Ｌが１より大きい場合、乗算器１８が無い実施形態１等の場合に比して、差分値ＤＮの大きさの変化、従って、カウンタ値ＣＮの変化が、積分値ＩＮの変化やアナログ制御電圧ＡＶの変化、ひいては、出力クロック信号ＳＴの周波数の変化に大きく影響する。つまり、クロック逓倍回路１１のループゲインを大きくすることができる。逆に、この乗算器１８における倍率Ｌが１より小さい場合、クロック逓倍回路１１のループゲインを抑制することができる。
【００６６】
倍率Ｌを大きくし、クロック逓倍回路１１のループゲインを大きくすることで、応答性が高くなり、僅かなカウンタ値ＣＮの変化でも、敏感に出力クロック信号ＳＴの周波数が制御される。また、ロックアップタイムも短くできる。一方、倍率Ｌを小さくし、クロック逓倍回路１１のループゲインを抑えることで、僅かな外乱によるカウンタ値ＣＮの変化などにより、敏感に出力クロック信号ＳＴの周波数が変化することで、周波数制御が外れる危険性を抑制することができる。
また、本実施形態２のクロック逓倍回路１１では、上述のように、差分値ＤＮを所定の倍率Ｌ倍して、乗算済み差分値ＭＤＮを得ることで、クロック逓倍回路１１のループゲインを調整することができる。このように、このクロック逓倍回路１１では、アナログ信号の処理ではなく、数値（デジタル値）を用いているので、デジタル値である差分値ＤＮに倍率Ｌを乗算して乗算済み差分値ＭＤＮを得るだけで、容易にループゲインを調整できる。
【００６７】
なお、倍率Ｌの乗算器１８としては、バイナリデータである差分値ＤＮを所定ビット分だけビットシフトさせて２S倍（Ｓは正または負の整数）とするシフトレジスタを用いると、簡易に乗算器１８を構成することができる。
【００６８】
（変形形態４）
上記実施形態２では、倍率Ｌが固定された乗算器１８を有するクロック逓倍回路１１を例示した。これに対し、本変形形態４のクロック逓倍回路２１も、上記実施形態２のクロック逓倍回路１１と同様な回路構成を有するが、その倍率をＬ１とＬ２（Ｌ１＞Ｌ２）のいずれかに切り換え可能にしてある乗算器２８を有する点で異なる。
即ち、本変形形態４のクロック逓倍回路２１では、このクロック逓倍回路２１に電源を投入後などから、出力クロック信号の周波数が所定値に安定するまでの引き込み期間には、相対的に高い倍率Ｌ１を用いる。一方、この引き込み期間経過後には、相対的に低い倍率Ｌ２を用いるようにする。具体的には、差分値ＤＮと所定値とを比較し、差分値ＤＮの絶対値が所定値より大きい期間は、引き込み期間であると解して、倍率Ｌ１を用いる。一方、差分値ＤＮの絶対値が所定値より小さい期間は、引き込み期間が経過したと解して、倍率Ｌ２を用いる。
これにより、引き込み期間には、クロック逓倍回路２１のループゲインが大きくなり、応答性が高くなって、より早く出力クロック信号ＳＴの周波数が所定値に近づくため、引き込み期間を短く、つまりロックアップタイムを短くすることができる。一方、引き込み期間経過後には、ループゲインが抑制されるので応答性が低くなり、むしろ外乱などによって、周波数ロックが外れるのが防止され、安定に制御を継続することができる。
【００６９】
なお、上述のように、乗算器１８で内部的に条件判断して、自動的に倍率を変更するようにしても良いが、図９に破線で示すように、倍率制御信号ＭＣＯＮＴの指示によって、乗算器２８で用いる倍率を適宜変更することもできる。このようにすれば、例えば、引き込み期間の終了時など、適切な時期に、この倍率制御信号ＭＣＯＮＴの指示により、倍率を変更することができる。
いずれにしても、乗算器２８の倍率を可変としたので、適切な倍率を適切な時期に用いることができる。
【００７０】
（変形形態５）
上記変形形態４では、乗算器２８において、予め定められた倍率Ｌ１とＬ２とを、自動的にあるいは外部からの指示により切り換える例を示した。しかし、本変形形態５のクロック逓倍回路３１に示すように（図１０参照）、乗算器３８の倍率Ｌの値を外部から変更できるようにしても良い。即ち、変形形態５のクロック逓倍回路３１は、実施形態２及び変形形態４のクロック逓倍回路２１と同様な回路構成を有するが、乗算器３８の倍率を外部から設定可能としてなる点でこれらと異なる。
乗算器３８は、倍率レジスタ３８１に記憶された倍率Ｌを用いて、差分値ＤＮをＬ倍して、乗算済み差分値ＭＤＮを算出する。この倍率レジスタ３８１には、ロード信号である倍率制御信号ＭＣＯＮＴに応じて、倍率データが書き込まれる。これにより、乗算器３８は、倍率レジスタ３８１に書き込まれた倍率Ｌを用いて、乗算を行う。
このようにすることで、クロック逓倍回路３１の使用用途や使用状況などに応じて、適切なループゲインを設定することができる。
【００７１】
（実施形態３）
次いで、実施形態３にかかるクロック逓倍回路４１について、図１１，図１２を参照して説明する。本実施形態３のクロック逓倍回路４１は、前述した実施形態１にかかるクロック逓倍回路１と同様に、カウンタ２、減算器４３、加算器５、ＤＡＣ６、ＶＣＯ７を有する。但し、クロック逓倍回路１では、減算器３で用いた基準値ＢＮは、固定値であった。これに対し、本実施形態３のクロック逓倍回路４１における減算器４３は、その基準値をＢＮ１とＢＮ２（ＢＮ１＞ＢＮ２）のいずれかに切り換え可能にしてある点で異なる。
減算器４３は、図１２に示すように、２つの基準値ＢＮ１とＢＮ２をそれぞれ記憶する基準値レジスタ４３２，４３３を有しており、切換器４３４により、いずれを用いるかが選択される。減算器４３１では、２つの基準値ＢＮ１とＢＮ２のいずれかからカウント値ＣＮを差し引いて、差分値ＤＮを算出する。切換制御回路４３５は、切換器４３４を制御し、基準値レジスタ４３２，４３３に記憶された基準値ＢＮ１，ＢＮ２のいずれかを選択する。かくして、差分値ＤＮとして、ＤＮ＝ＢＮ１−ＣＮ、またはＤＮ＝ＢＮ２−ＣＮのいずれかが算出される。
【００７２】
前述したように、カウント値ＣＮが基準値ＢＮと等しくなるように制御されるのであるから、この減算器４３で用いる基準値は、このクロック逓倍回路の逓倍数を決定する値である。具体的には、デューティ比の逆数Ａと、基準値ＢＮとの積、Ａ・ＢＮが、このクロック逓倍回路の逓倍数Ｍに等しい（Ｍ＝Ａ・ＢＮ）。
クロック逓倍回路の用途によっては、レファレンスクロック信号ＳＲに対する逓倍数Ｍを変更し、周波数の異なる出力クロック信号ＳＴを切り換えて出力したい場合がある。これに対し、本実施形態３のクロック逓倍回路４１では、基準値をＢＮ１とＢＮ２のいずれかに変更可能としてなるので、基準値の変更により、クロック逓倍回路４１の逓倍数Ｍを適宜変更することができる。例えば、具体的には、使用するレファレンスクロック信号ＳＲのデューティ比が５０％であるとすると、逓倍数Ｍ１＝２・ＢＮ１と、逓倍数Ｍ２＝２・ＢＮ２とのいずれかを切り換えることができる。
【００７３】
なお、基準値の変更には、上述したように、減算器４３に内蔵する切換制御回路４３５あるいはクロック逓倍回路４１の内部的処理により自動的に基準値を切り換えても良いが、図１１，図１２に破線で示すように、基準値制御信号ＢＮＯＮＴの指示によって、切換器４３４を切り換えるようにすることで、減算器４３で用いる基準値を適宜変更することもできる。このようにすれば、例えば、基準値制御信号ＢＮＣＯＮＴを用いて適切なタイミングで、基準値、従って、逓倍数を切り換えることができる。また、途中での切り替えのほか、クロック逓倍回路４１の用途に応じて、予め基準値を切り換えて用いることもできる
いずれにしても、減算器４３の基準値を可変としたので、適切に逓倍数を切り換えて用いることができる。
【００７４】
（変形形態６）
上記実施形態３では、減算器４３において、予め記憶された基準値ＢＮ１とＢＮ２とを、自動的にあるいは外部からの指示により切り換える例を示した。しかし、本変形形態６のクロック逓倍回路５１に示すように（図１３参照）、減算器５３に記憶する基準値を外部から変更できるようにしても良い。即ち、変形形態６のクロック逓倍回路５１は、実施形態３のクロック逓倍回路４１と同様な回路構成を有するが、減算器５３で用いる基準値を外部から設定可能としてなる点でこれらと異なる。
減算器５３は、基準値レジスタ５３２に記憶された基準値ＢＮを用い、減算器５３１で、この基準値ＢＮからカウント値ＣＮを差し引いて差分値ＤＮを算出する。この基準値レジスタ５３２には、ロード信号である基準値制御信号ＢＮＣＯＮＴに応じて、基準値データが書き込まれる。これにより、減算器５３は、基準値レジスタ５３２に書き込まれた基準値ＢＮを用いて、減算を行う。
このようにすることで、クロック逓倍回路５１の使用用途や使用状況などに応じて、適切な逓倍数を設定することができる。
【００７５】
（実施形態４）
次いで、実施形態４にかかるクロック逓倍回路６１について、図１５，図１６，及び図１７を参照して説明する。本実施形態４のクロック逓倍回路６１は、前述した実施形態１にかかるクロック逓倍回路１と同様に、カウンタ２、減算器３、加算器６５、ＤＡＣ６、ＶＣＯ７を有する。
但し、クロック逓倍回路１では、加算器５で算出した積分値ＩＮの初期値（初期積分値）ＩＮＳは、当初から与えられた固定値であった。これに対し、本実施形態４のクロック逓倍回路６１では、初期積分値取得手段６７を用いて、以下に説明するようにして、初期積分値ＩＮＳを得る点で異なる。
【００７６】
一般に、クロック逓倍回路１では、この回路に電力が投入されると、あるいはリセット信号によりカウンタ２、減算器３、加算器５の各内容がリセットされるとその後、加算器５からは、初期積分値ＩＮＳが出力される。すると、これに対応するＤＡＣ６のアナログ制御電圧ＡＶが出力され、ＶＣＯ７は、アナログ制御電圧ＡＶで決まる周波数を有する出力クロック信号ＳＴを出力する。ところで、初期積分値ＩＮＳが適切な値でない場合には、電力投入当初に出力される出力クロック信号ＳＴの周波数が高すぎたり低すぎたりする。最終的には、前記したようにして、カウント値ＣＮが基準値ＢＮと等しくなるように制御されるのであるが、上述のように初期積分値ＩＮＳが適切な値でないと、出力クロック信号ＳＴの周波数が安定するまでに時間が掛かる。つまりロックアップタイムが長くなる。
また、初期積分値ＩＮＳが適切でないことにより、出力クロック信号ＳＴの周波数が極端に低いと、カウンタ２や減算器３等が出力クロック信号ＳＴに同期して動作するため、レファレンスクロック信号ＳＲの次のハイレベル期間（計数期間）までにＶＣＯ７から出力される出力クロック信号ＳＴの周波数が変化しない場合がある。すると、さらに周波数の安定までに時間がかかることがある。
【００７７】
このクロック逓倍回路６１は、通常使用時には、実施形態１のクロック制御回路１（図２参照）と同様にして、レファレンスクロック信号ＳＲを所定逓倍した出力クロック信号ＳＴを出力する。ところで、このクロック逓倍回路６１は、この回路に初めて電力を供給した場合に、初期積分値取得手段６７により、初期積分値ＩＮＳを自律的に取得するように構成されている。即ち、図１５に実線で示すように、このクロック逓倍回路６１に初めて電力が供給されると、ＶＣＯ７での発振を待って、加算器６５からではなく、疑似積分値発生回路６８から、疑似積分値ＱＩＮ（ＱＩＮ＝０）がＤＡＣ６に入力される（図１６のステップＳ１参照）。すると、この疑似積分値ＱＩＮに対応したアナログ制御電圧ＡＶが出力される（ステップＳ２）。すると、ＶＣＯ７からは、アナログ制御電圧ＡＶに対応した周波数を有する出力クロック信号ＳＴが出力される（ステップＳ３）。そこで、実施形態１と同じく、レファレンスクロック信号ＳＲのハイレベル期間に出力クロック信号ＳＴが幾つ存在したかをカウンタ２によって計数し、疑似カウント値ＱＣＮを得る（ステップＳ４）。
【００７８】
得られた疑似カウント値ＱＣＮは、ＤＡＣ６に疑似積分値ＱＩＮを入力した場合に、それによって決まる出力クロック信号ＳＴの周波数に対応する値である。そこで、この両者を、レジスタ６９に記憶する（ステップＳ５）。即ち、レジスタ６９には、図１７に示すように、疑似積分値ＱＩＮと疑似カウント値ＱＣＮとが関係づけられて記憶される。ステップＳ６では、疑似積分値ＱＩＮが上限値（例えば、８ビットの場合「11111111」）であるか否かを判断し（ステップＳ６）、上限値でないとき（Ｎｏ）は、書込完了信号を疑似積分値発生回路６８に送信する。すると、疑似積分値発生回路６８では、インクリメントした疑似積分値ＱＩＮを発生して、再びステップＳ２〜Ｓ６を繰り返す。かくして、レジスタ６９には、順に変化させた疑似積分値ＱＩＮと疑似カウント値ＱＣＮとが対応づけて記憶される。疑似積分値ＱＩＮが順に大きくなり、ステップＳ６において、ついに疑似積分値ＱＩＮが上限値となったとき（Ｙｅｓ）には、レジスタ６９を検索して、基準値ＢＮに等しいか最も近い疑似カウント値ＣＮを選択し（ステップＳ７）、次いで、選択した疑似カウント値に対応する疑似積分値を、初期積分値ＩＮＳとして、加算器６５の初期積分値レジスタ６５１に記憶する（ステップＳ８）。
【００７９】
かくして、初期積分値ＩＮＳとして、基準値ＢＮに等しいか最も近い疑似カウント値ＣＮが得られる疑似積分値ＱＩＮが記憶されるので、この初期積分値ＩＮＳを用いれば、電源投入の直後から、あるいはこの回路６１がリセットされた直後から、適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
なお、上記実施形態４では、クロック逓倍回路６１に初めて電力を供給した場合に、初期積分値取得手段６７により、初期積分値ＩＮＳを自律的に取得するように構成した。しかし、クロック逓倍回路６１への電力供給を開始すると、いつでもまず最初に、初期積分値取得手段６７によって初期積分値ＩＮＳを取得するように設定することもできる。また、外部からの指示により、適時、初期積分値取得手段６７を起動するようにすることもできる。
また、上記実施形態４では、疑似積分値発生回路６８で疑似積分値ＱＩＮをインクリメントして発生したが、デクリメントして発生しても良い。
【００８０】
（変形形態７）
上記実施形態４のクロック逓倍回路６１では、疑似積分値発生回路６８とレジスタ６９を用いて、疑似積分値ＱＩＮを順次変化させ、疑似積分値ＱＩＮと疑似カウント値ＱＣＮとを対応づけて記憶させ、基準値ＢＮに等しいか最も近い疑似カウント値ＣＮを選択させ、これに対応する疑似積分値を、初期積分値ＩＮＳとして初期積分値レジスタ６５１に記憶させた。
これに対して、本変形形態７では、図１７に示すように、疑似積分値発生回路７８と判定機７９とを含む初期積分値取得手段７７を用いて、初期積分値ＩＮＳを取得する点で異なる。
【００８１】
即ち、本変形形態７のクロック逓倍回路７１でも、通常使用時には、実施形態１のクロック制御回路１（図２参照）と同様にして、レファレンスクロック信号ＳＲを所定逓倍した出力クロック信号ＳＴを出力する。ところで、このクロック逓倍回路７１は、この回路への電力供給が開始されると、まず最初に初期積分値取得手段７７により、初期積分値ＩＮＳを自律的に取得するように構成されている。即ち、図１７に実線で示すように、このクロック逓倍回路７１への電力が供給されると、ＶＣＯ７の発振を待って、加算器７５からではなく、疑似積分値発生回路７８から、疑似積分値ＱＩＮ（ＱＩＮ＝０）がＤＡＣ６に入力される（図１９のステップＳ１１参照）。すると、この疑似積分値ＱＩＮに対応したアナログ制御電圧ＡＶが出力される（ステップＳ１２）。すると、ＶＣＯ７からは、アナログ制御電圧ＡＶに対応した周波数を有する出力クロック信号ＳＴが出力される（ステップＳ１３）。そこで、実施形態４と同じく、レファレンスクロック信号ＳＲのハイレベル期間に出力クロック信号ＳＴが幾つ存在したかをカウンタ２によって計数し、疑似カウント値ＱＣＮを得る（ステップＳ１４）。さらに、減算器３により、基準値ＢＮから疑似カウント値ＱＣＮを差し引いて、疑似差分値ＱＤＮを得る（ステップＳ１５）。
【００８２】
判定器７９では、疑似差分値ＱＤＮが所定範囲内の値であるか否か、具体的には、−Ｐ＜ＱＤＮ＜Ｐであるか否かを判断する（ステップＳ１６）。ここで、Ｎｏ、つまり、ＱＤＮ≦−ＰまたはＱＤＮ≧Ｐである場合には、さらに、ＱＤＮ＞０であるか否かを判断する（ステップＳ１８）。ここで、Ｙｅｓ、つまりＱＤＮが正の値である場合には、疑似カウント値ＱＣＮは、基準値ＢＮよりも小さな値であること、従って、現在発生している出力クロック信号ＳＴの周波数が低いこを示す。そこで、ステップＳ１９に進んで、現在の疑似積分値ＱＩＮに変化分Ｒを加えた値を新たな疑似積分値ＱＩＮとする。一方、ここで、Ｎｏ、つまりＱＤＮが負の値である場合には、疑似カウント値ＱＣＮは、基準値ＢＮよりも大きな値であること、従って、現在発生している出力クロック信号ＳＴの周波数が高いことを示す。そこで、ステップＳ２０に進んで、現在の疑似積分値ＱＩＮから変化分Ｒを減らした値を新たな疑似積分値ＱＩＮとする。次いで、ステップＳ２１で、次の変化分Ｒを、現在の変化分Ｒの半分に設定（Ｒ＝Ｒ／２）した上で、ステップＳ１２に戻る。このようにして、疑似積分値発生回路７８と判定器７９により、疑似積分値ＱＩＮを増減して、ステップＳ１６において、Ｙｅｓ、つまり−Ｐ＜ＱＤＮ＜Ｐとなるまで、ステップＳ１２〜Ｓ１６を繰り返す。ついに、−Ｐ＜ＱＤＮ＜Ｐとなると、ステップＳ１７に進み、現在の疑似積分値ＱＩＮを初期積分値ＩＮＳとして、加算器７５の初期積分値レジスタ７５１に記憶する。
【００８３】
かくして、疑似差分値ＱＤＮが０を含む所定範囲内（−Ｐ＜ＱＤＮ＜Ｐ）となるときの疑似積分値ＱＩＮを初期積分値ＩＮＳとして初期積分値レジスタ７５１に記憶することができる。このため、この初期積分値ＩＮＳを用いれば、電源投入の直後から、あるいはこの回路６１がリセットされた直後から、適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
また、このクロック逓倍回路７１では、上記実施形態４のクロック逓倍回路６１におけるレジスタ６９のような大きな容量のメモリを用意しないでも足りる。また、初期積分値ＩＮＳを得られたら、初期積分値ＩＮＳの取得作業を終了できるため、短時間で初期積分値ＩＮＳを取得することができる。
なお、上記変形形態７では、クロック逓倍回路７１に電力供給を開始すると、いつも最初に、初期積分値取得手段７７により、初期積分値ＩＮＳを自律的に取得するように構成した。しかし、クロック逓倍回路７１に初めて電力を供給した場合にのみ、初期積分値取得手段７６７によって初期積分値ＩＮＳを取得するように設定することもできる。また、外部からの指示により、適時初期積分値取得手段７７を起動するようにすることもできる。
【００８４】
（変形形態８）
上記実施形態４及び変形形態７のクロック逓倍回路６１，７１では、初期積分値取得手段６７，７７により、クロック逓倍回路６１，７１への電力投入開始の後などに、通常の出力クロック信号ＳＴの発生とは別に、回路を作動させて初期積分値ＩＮＳを得た。
これに対して、本変形形態８のクロック逓倍回路８１では、図２０に示すように、内部に加算器８５１と不揮発性メモリ８５２を備える加算器８５を用い、前回この回路８１が動作していたときの積分値ＩＮを記憶してこれを初期積分値ＩＮＳとする点で異なる。本変形形態８では、不揮発性メモリ８５２が初期積分値取得手段である。
【００８５】
本変形態８のクロック逓倍回路８１は、前述した実施形態１にかかるクロック逓倍回路１（図２参照）と同様に、カウンタ２、減算器３、加算器８５、ＤＡＣ６、ＶＣＯ７を有する。但し、このクロック逓倍回路８１のうち、加算器８５は、差分値ＤＮと前回の積分値ＩＮとを加える加算器８５１のほか、これを記憶する不揮発性メモリ８５２を備える点で異なる。
【００８６】
上述のように、このクロック逓倍回路８１では、不揮発性メモリ８５２を有しており、新たな積分値ＩＮが得られるたびに順次上書きして積分値ＩＮを記憶している。このため、このクロック逓倍回路８１の電源を切断した場合、あるいはこの回路８１をリセットした場合、最後に算出した積分値ＩＮが記憶され続けるようになっている。そして、このクロック逓倍回路８１に、再び電源供給を開始すると、加算器８５は、最初は不揮発性メモリ８５２に記憶されていた積分値ＩＮを出力する。つまり記憶されていた積分値ＩＮは、初期積分値ＩＮＳとして用いられる。この回路８１をリセットした場合も、リセット直前に得た積分値ＩＮが記憶されているから同様である。
【００８７】
ところで、このクロック逓倍回路８１が動作している場合、引き込み期間以外では、通常、レファレンスクロック信号ＳＲを逓倍した出力クロック信号ＳＴが、出力されている。この場合、加算器８５から出力されている積分値ＩＮは、差分値ＤＮが０となるように制御された値となっているはずである。そこで、この状態のときに電源が切断されると、不揮発性メモリ８５２には、差分値ＤＮが０となる積分値ＩＮが記憶されていることになる。従って、この積分値ＩＮを初期積分値ＩＮＳとして用いることができるから、再度の電源投入の直後からあるいはリセットの直後から適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
また、初期積分値ＩＮＳを前回の動作時に得ておくので、初期積分値ＩＮＳを得るための特別な動作も不要であり、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、不揮発性メモリ１つで足りるため、構成も簡単である。
【００８８】
（変形形態９）
上記変形形態８のクロック逓倍回路８１では、不揮発性メモリ（初期積分値取得手段）８５２に、算出された積分値ＩＮを順次上書きして記憶して初期積分値ＩＮＳを得た。
これに対して、本変形形態９のクロック逓倍回路９１では、図２１に示すように、内部に不揮発性メモリ９５２と電源断を検知する電源断検知回路９５１からなる初期積分値取得手段９５３を備える加算器９５を用いる点で異なる。
【００８９】
すなわち、本変形形態９のクロック逓倍回路９１では、前述した実施形態１にかかるクロック逓倍回路１（図２参照）と同様に、カウンタ２、減算器３、加算器９５、ＤＡＣ６、ＶＣＯ７を有する。このクロック逓倍回路９１のうち、加算器９５は、実施形態１の加算器５と同様、差分値ＤＮと前回の積分値ＩＮとを加えて新たな積分値ＩＮを算出する加算器である。但し、電源電圧の低下などにより、電源断検知回路９５１がこの回路への電源断を検知すると、その指示により不揮発性メモリ９５２に現在出力している積分値ＩＮを記憶する。
なお、電源断検知回路９５１には、電源断による電源電位の低下で、不揮発性メモリ９５２の動作が不安定あるいは不能となるのを防止するため、不揮発性メモリ９５２に現在の積分値ＩＮが記憶されるまでの間、不揮発性メモリ９５２の電源電位を保つため、コンデンサ等による補助電源をも備えるようにすることもできる。
【００９０】
かくして、このクロック逓倍回路９１では、電源断の後にも、不揮発性メモリ９５２に積分値ＩＮが記憶されている。この積分値ＩＮは、変形形態８において説明したのと同様に、引き込み期間以外には、通常、加算器９５から出力されている積分値ＩＮは、差分値ＤＮが０となるように制御された値となっているはずである。そして、この状態のときに電源が切断されると、不揮発性メモリ９５２には、差分値ＤＮが０となる積分値ＩＮが記憶されていることになる。
従って、この積分値ＩＮを初期積分値ＩＮＳとして用いることができるから、再度電源投入すると、その直後から適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。なお、この回路９１をリセットした後にも、不揮発性メモリ９５２に記憶されている積分値ＩＮを初期積分値ＩＮＳとして用いればよい。
また、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合でもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００９１】
（変形形態１０）
上記変形形態９のクロック逓倍回路９１では、電源断検知回路９５１と不揮発性メモリ９５２を用い、電源断を検出したときに、現在の積分値ＩＮを不揮発性メモリ９５２に記憶して、これを初期積分値ＩＮＳとした。
これに対して、本変形形態１０のクロック逓倍回路１０１では、図２２に示すように、内部に不揮発性メモリ１０５２と差分値ＤＮ＝０となったか否かを判定する一致検知回路１０５１からなる初期積分値取得手段１０５３を備える加算器１０５を用いる点で異なる。
【００９２】
すなわち、本変形形態１０のクロック逓倍回路１０１でも、前述した実施形態１にかかるクロック逓倍回路１（図２参照）と同様に、カウンタ２、減算器３、加算器１０５、ＤＡＣ６、ＶＣＯ７を有する。このクロック逓倍回路１０１のうち、加算器１０５は、実施形態１の加算器５と同様、差分値ＤＮと前回の積分値ＩＮとを加えて新たな積分値ＩＮを算出する加算器である。
但し、この加算器１０５では、積分値ＩＮの算出とは別に、減算器３で算出した差分値ＤＮが０（ＤＮ＝０）であるか否かを一致検知回路１０５１で判断し、ＤＮ＝０の場合、その指示により不揮発性メモリ１０５２に現在出力している積分値ＩＮを上書き記憶する。
【００９３】
かくして、このクロック逓倍回路１０１では、一旦ＤＮ＝０となると、たとえ回路１０１の電源断の後にも、不揮発性メモリ１０５２に積分値ＩＮが記憶されている。この回路１０１のリセット後も同様である。前述したのと同様に、クロック逓倍回路１０１では、引き込み期間以外には、通常、加算器１０５から出力されている積分値ＩＮは、差分値ＤＮが０となるように制御された値となっているはずである。そして、ＤＮ＝０となったときの積分値ＩＮを記憶しているので、その後に電源が切断されたりリセットされても不揮発性メモリ１０５２には、差分値ＤＮが０となる積分値ＩＮが記憶されていることになる。
従って、この積分値ＩＮを初期積分値ＩＮＳとして用いることができるから、再度の電源投入の直後あるいはリセットの直後から適切な周波数に近い周波数を持つ出力クロック信号ＳＴを出力させることができる。このため、ロックアップタイムを極めて短くすることができる。
また、初期積分値を前回の動作時に得ておくので、容易に最適な初期積分値を得ることができる。また、ＶＣＯなどの特性が経時変化した場合にもいつも適切は初期積分値を用いることができる。しかも、構成も簡単である。
【００９４】
（実施形態５）
さらに、本発明の第５の実施形態について、図２３を参照して説明する。上述した実施形態１〜４、及び変形形態１〜１０は、いずれも、アナログ制御電圧生成回路４として、差分値ＤＮ（または乗算済み差分値ＭＤＮ）から積分値ＩＮを算出する加算器５等と、この積分値ＩＮをアナログ制御電圧ＡＶに変換するＤＡＣ６とを備え、このアナログ制御電圧ＡＶによってＶＣＯ７からの出力クロック信号ＳＴの周波数を制御していた。
これに対し、本実施形態５のクロック逓倍回路１１１は、アナログ制御電圧生成回路４として、ＤＡＣ１１５とアナログ回路であるＬＰＦ１１６とを備える点で異なる。
【００９５】
即ち、このクロック逓倍回路１１１は、ＤＡＣ１１５で差分値ＤＮを先にアナログ電圧であるアナログ差分電圧ＡＤＶに変換しておき、その後、アナログ差分電圧ＡＤＶをＬＰＦ１１６において積分し、アナログ制御電圧ＡＶをＶＣＯ７に出力する。
つまり、前記した実施形態１等では、加算器５等によって数値データ（デジタル値）を用いて先に積分を行い、その後ＤＡＣ６でアナログ制御電圧ＡＶに変換したが、本実施形態５のクロック逓倍回路１１１では、先にＤＡＣ１１５でアナログ差分電圧ＡＤＶに変換しておき、その後、積分を行う。
このようにしても、アナログ制御電圧ＡＶを得て、ＶＣＯ７に出力することができる。
【００９６】
以上において、本発明を実施形態１〜５、変形形態１〜１０に即して説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、実施形態１等では、出力クロック信号ＳＴの立上がりエッジを用いてカウント値ＣＮを得た（図６参照）。また、実施形態３では、出力クロック信号ＳＴの立上がりエッジと立下がりエッジの両方を用いてカウント値ＣＮを得た（図７参照）。しかし、実施形態１等とは逆に、出力クロック信号ＳＴの立下がりエッジを用いてカウント値ＣＮを得ることもできる。
また、実施形態２（図８参照）及び変形形態４，５（図９，図１０参照）では、減算器３と加算器５との間に乗算器１８，２８，３８を介在させ、加算器５では、乗算済み差分値ＭＤＮを用いて積分値ＩＮを算出した。他の実施形態等においても、乗算器を減算器と加算器との間に介在させることができる。また、実施形態５（図２３参照）においても、減算器３とＤＡＣ１１５との間、つまり、減算器３とアナログ制御電圧生成回路４との間に、乗算器を介在させ、ＤＡＣ１１５で乗算済み差分値ＭＤＮを用いて、アナログ制御電圧ＡＶを発生させても良い。
【００９７】
（付記１）
入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、
上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、
基準値と上記カウント値のいずれか一方から他方を差し引いた差分値を出力する差分器と、
上記差分値の積分値に対応するアナログ制御電圧を出力する制御電圧生成回路と、
上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、
を備えるクロック逓倍回路。
（付記２）
付記１に記載のクロック逓倍回路であって、
前記カウンタは、前記レファレンスクロック信号のハイレベル期間またはローレベル期間のいずれかの計数期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして前記カウント値を出力するカウンタであり、
前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、
上記カウント値が前回の値から変化したとき、上記計数期間の終了後、次の計数期間までの間に、上記出力クロック信号の周波数が変化する応答性を有するクロック逓倍回路。
（付記３）
付記１に記載のクロック逓倍回路であって、
前記カウンタは、前記レファレンスクロック信号のハイレベル期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このハイレベル期間のカウント値を出力すると共に、このハイレベル期間に続くローレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このローレベル期間のカウント値を出力すると共に、このローレベル期間に続くハイレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントするというようにして、上記ハイレベル期間及び上記ローレベル期間の終了毎にカウント値を得るカウンタであり、
前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、
上記ハイレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ハイレベル期間が終了してから次のハイレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有し、かつ、
上記ローレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ローレベル期間が終了してから次のローレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有する
クロック逓倍回路。
（付記４）
付記１〜付記３のいずれか１項に記載のクロック逓倍回路であって、
前記カウンタは、前記計数期間の終了後、前記出力クロック信号に同期して前記カウント値を出力し、
前記差分器は、前記計数期間の終了後、前記出力クロック信号に同期して前記差分値を出力し、
前記制御電圧生成回路は、前記計数期間の終了後、前記出力クロック信号に同期して前記アナログ制御電圧を出力する
クロック逓倍回路。
（付記５）
付記１〜付記４のいずれか１項に記載のクロック逓倍回路であって、
前記カウンタは、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの両者を前記有効遷移エッジとする
クロック逓倍回路。
（付記６）
付記１〜付記５のいずれか１項に記載のクロック逓倍回路であって、
前記差分器と前記制御電圧生成回路との間に、前記差分値を所定倍して上記制御電圧生成回路に入力する乗算器を備える
クロック逓倍回路。
（付記７）
付記６に記載のクロック逓倍回路であって、
前記乗算器は、前記差分値を所定量ビットシフトするシフトレジスタによって構成されてなる
クロック逓倍回路。
（付記８）
付記６または付記７に記載のクロック逓倍回路であって、
前記乗算器は、その倍率を可変としてなる
クロック逓倍回路。
（付記９）
付記８に記載のクロック逓倍回路であって、
前記乗算器の倍率を制御する倍率制御手段を備え、
上記倍率制御手段は、
引き込み期間には、上記乗算器の倍率を相対的に高くし、
上記引き込み期間終了後には、上記乗算器の倍率を相対的に低くする
クロック逓倍回路。
（付記１０）
付記１〜付記９のいずれか１項に記載のクロック逓倍回路であって、
前記差分器は、前記基準値を変更可能としてなる
クロック逓倍回路。
（付記１１）
付記１０に記載のクロック逓倍回路であって、
前記差分器は、
前記基準値を記憶する基準値記憶手段であって、外部から上記基準値をこの基準値記憶手段に記憶させ得るように構成されてなる基準値記憶手段を備える
クロック逓倍回路。
（付記１２）
付記１〜付記１１のいずれか１項に記載のクロック逓倍回路であって、
前記制御電圧生成回路は、
前回得られた積分値に前記差分値を加えて新たな積分値とする積分器と、
上記積分値を前記アナログ制御電圧に変換するＤＡ変換回路と、を含む
クロック逓倍回路。
（付記１３）
付記１２に記載のクロック逓倍回路であって、
このクロック逓倍回路への電力投入後またはリセット後に前記積分器で用いる初期積分値を取得する初期積分値取得手段を備える
クロック逓倍回路。
（付記１４）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段であって、入力する疑似積分値を順に変化させる疑似積分値発生手段と、
上記疑似積分値毎に、その値、及び、前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値、を対応づけて記憶する疑似値記憶手段と、
を備え、
前記基準値に等しいまたは最も近い疑似カウント値に対応する疑似積分値を前記初期積分値とする
クロック逓倍回路。
（付記１５）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段と、
前記基準値と前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値とを用いて算出した疑似差分値が、０を含む所定数値範囲内に属するか否かを判断し、
上記疑似差分値が上記所定数値範囲に属しないときには、上記疑似積分値発生手段をして、次に算出される疑似差分値が現在の疑似差分値より０に近づくように上記疑似積分値を変更して前記ＤＡ変換回路に入力させ、
上記疑似差分値が上記所定数値範囲に属するときには、現在の疑似積分値を前記初期積分値とする
判断手段と、を備える
クロック逓倍回路。
（付記１６）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器で算出した前記積分値を順次上書き記憶する不揮発性メモリである
クロック逓倍回路。
（付記１７）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
このクロック逓倍回路への電源切断時（所定の事態発生時）に、前記積分器で算出された現在の積分値を、不揮発性メモリに記憶する前回積分値記憶手段である
クロック逓倍回路。
（付記１８）
付記１２に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
このクロック逓倍回路の前回使用時において、前記レファレンスクロック信号を逓倍した前記出力クロック信号が出力されていたときに使用されていた前記積分値を記憶する前回積分値記憶手段である
クロック逓倍回路。
（付記１９）
付記１〜付記１８のいずれか１項に記載のクロック逓倍回路であって、
前記制御電圧生成回路は、
前記差分値を前記アナログ差分電圧に変換するＤＡ変換回路と、
上記アナログ差分電圧をアナログ積分して、前記アナログ制御電圧を得るアナログ積分回路と、を含む
クロック逓倍回路。
（付記２０）
入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、
上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、
上記出力クロック信号を出力する発振回路と、
上記カウント値が所定の基準値と等しくなるように、上記発振回路における上記出力クロック信号の周波数を制御する発振制御回路と、
を備えるクロック逓倍回路。
（付記２１）
付記２０に記載のクロック逓倍回路であって、
前記発信制御回路は、前記カウンタ値をデジタル的にまたはアナログ的に積分する積分手段を含む
クロック逓倍回路。
【図面の簡単な説明】
【図１】 従来の逓倍ＰＬＬ回路の構成を示すブロック図である。
【図２】 実施形態１にかかるクロック逓倍回路の構成を示すブロック図である。
【図３】 実施形態１にかかるクロック逓倍回路の各部の動作を示すタイムチャートである。
【図４】 変形形態１にかかるクロック逓倍回路の各部の動作を示すタイムチャートである。
【図５】 変形形態２にかかるクロック逓倍回路の各部の動作を示すタイムチャートである。
【図６】 出力クロック信号の立上がりエッジをカウントして制御しているときの出力クロックの揺らぎを説明する説明図である。
【図７】 変形形態３にかかり、出力クロック信号の立上がりエッジ及び立下がりエッジの両方でカウントして制御しているときの出力クロックの揺らぎを説明する説明図である。
【図８】 実施形態２にかかるクロック逓倍回路の構成を示すブロック図である。
【図９】 変形形態４にかかるクロック逓倍回路の構成を示すブロック図である。
【図１０】 変形形態５にかかるクロック逓倍回路の構成を示すブロック図である。
【図１１】 実施形態３にかかるクロック逓倍回路の構成を示すブロック図である。
【図１２】 実施形態３にかかるクロック逓倍回路のうち減算器の構成を示す説明図である。
【図１３】 変形形態６にかかるクロック逓倍回路の構成を示すブロック図である。
【図１４】 変形形態６にかかるクロック逓倍回路のうち減算器の構成を示す説明図である。
【図１５】 実施形態４にかかるクロック逓倍回路の構成を示すブロック図である。
【図１６】 実施形態４にかかるクロック逓倍回路において初期積分値を得る手順を示すフローチャートである。
【図１７】 実施形態４にかかり、レジスタへの疑似積分値及び疑似カウンタ値の格納例を示す図である。
【図１８】 変形形態７にかかるクロック逓倍回路の構成を示すブロック図である。
【図１９】 変形形態７にかかるクロック逓倍回路において初期積分値を得る手順を示すフローチャートである。
【図２０】 変形形態８にかかるクロック逓倍回路の構成を示すブロック図である。
【図２１】 変形形態９にかかるクロック逓倍回路の構成を示すブロック図である。
【図２２】 変形形態１０にかかるクロック逓倍回路の構成を示すブロック図である。
【図２３】 実施形態５にかかるクロック逓倍回路の構成を示すブロック図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１ クロック逓倍回路
２ カウンタ
３，４３，５３ 減算器（差分器）
４ アナログ制御電圧生成回路（制御電圧生成回路）
５，６５，７５，８５，９５，１０５ 加算器（積分器、積分手段）
６，１１５ ＤＡコンバータ（ＤＡＣ，ＤＡ変換回路）
７ 電圧制御発振回路（ＶＣＯ）
８ 発振制御回路
１８，２８，３８ 乗算器
３８１ 倍率レジスタ
４３１，５３１ 減算器
４３２，４３３，５３２ 基準値レジスタ
４３４ 切換器
４３５ 切換制御回路
６５１ 初期積分値レジスタ
６７，７７，８５２，９５３，１０５３ 初期積分値取得手段
６８，７８ 疑似積分値発生回路
６９ レジスタ
７９ 判定器
８５１ 加算器
８５２，９５２，１０５２ 不揮発性メモリ
９５１ 電源断検知回路
１０５１ 一致検知回路
１１６ ローパスフィルタ（ＬＰＦ、アナログ積分回路、積分手段）
ＳＲ レファレンスクロック信号
ＳＴ 出力クロック信号
ＣＮ，ＣＮ１，ＣＮ３，ＣＮ３ カウント値
ＤＮ，ＤＮ１，ＤＮ２，ＤＮ３ 差分値
ＩＮ，ＩＮ１，ＩＮ２，ＩＮ３ 積分値
ＩＮＳ 初期積分値
ＡＶ，ＡＶ１，ＡＶ２，ＡＶ３ アナログ制御電圧
ＡＤＶ アナログ差分電圧
ＭＤＮ 乗算済み差分値
Ｌ，Ｌ１，Ｌ２ 倍率
ＭＣＯＮＴ 倍率制御信号
ＢＮ，ＢＮ１，ＢＮ２ 基準値
ＢＮＣＯＮＴ 基準値制御信号
ＱＩＮ 疑似積分値
ＱＣＮ 疑似カウント値
ＱＤＮ 疑似差分値
Claims (14)
- 入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、
上記レファレンスクロック信号に基づいて与えられる所定の計数期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントしてカウント値を出力するカウンタと、
基準値と上記カウント値のいずれか一方から他方を差し引いた差分値を出力する差分器と、
上記差分値の積分値に対応するアナログ制御電圧を出力する制御電圧生成回路と、
上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振回路と、
を備えるクロック逓倍回路。 - 請求項１に記載のクロック逓倍回路であって、
前記カウンタと、前記差分器と、前記制御電圧生成回路は、前記出力クロック信号に同期して動作すること
を特徴とするクロック逓倍回路。 - 請求項１または請求項２に記載のクロック逓倍回路であって、
前記カウンタは、前記レファレンスクロック信号のハイレベル期間またはローレベル期間のいずれかの計数期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして前記カウント値を出力するカウンタであり、
前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、
上記カウント値が前回の値から変化したとき、上記計数期間の終了後、次の計数期間までの間に、上記出力クロック信号の周波数が変化する応答性を有する
クロック逓倍回路。 - 請求項１または請求項２に記載のクロック逓倍回路であって、
前記カウンタは、前記レファレンスクロック信号のハイレベル期間に前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このハイレベル期間のカウント値を出力すると共に、このハイレベル期間に続くローレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントし、このローレベル期間のカウント値を出力すると共に、このローレベル期間に続くハイレベル期間に上記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントするというようにして、上記ハイレベル期間及び上記ローレベル期間の終了毎にカウント値を得るカウンタであり、
前記カウンタ、差分器、制御電圧生成回路、及び電圧制御発振回路は、
上記ハイレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ハイレベル期間が終了してから次のハイレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有し、かつ、
上記ローレベル期間にカウントして得た上記カウント値が１つ前に得たカウント値から変化したとき、上記ローレベル期間が終了してから次のローレベル期間までに、上記出力クロック信号の周波数が変化する応答性を有する
クロック逓倍回路。 - 請求項１〜請求項４のいずれか１項に記載のクロック逓倍回路であって、
前記カウンタは、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの両者を前記有効遷移エッジとする
クロック逓倍回路。 - 請求項１〜請求項５のいずれか１項に記載のクロック逓倍回路であって、
前記差分器と前記制御電圧生成回路との間に、前記差分値を所定倍して上記制御電圧生成回路に入力する乗算器を備える
クロック逓倍回路。 - 請求項１〜請求項６のいずれか１項に記載のクロック逓倍回路であって、
前記差分器は、前記基準値を変更可能としてなる
クロック逓倍回路。 - 請求項１〜請求項７のいずれか１項に記載のクロック逓倍回路であって、
前記制御電圧生成回路は、
前回得られた積分値に前記差分値を加えて新たな積分値とする積分器と、
上記積分値を前記アナログ制御電圧に変換するＤＡ変換回路と、を含む
クロック逓倍回路。 - 請求項８に記載のクロック逓倍回路であって、
このクロック逓倍回路の電源投入後またはリセット後に前記積分器で用いる初期積分値を取得する初期積分値取得手段を備える
クロック逓倍回路。 - 請求項９に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器からの前記積分値に代えて、疑似積分値を前記ＤＡ変換回路に入力する疑似積分値発生手段と、
前記基準値と前記計数期間に上記疑似積分値に基づいて出力された前記出力クロック信号の有効遷移エッジが幾つ存在したかをカウントして得られた疑似カウント値とを用いて算出した疑似差分値が、０を含む所定数値範囲内に属するか否かを判断し、
上記疑似差分値が上記所定数値範囲に属しないときには、上記疑似積分値発生手段をして、次に算出される疑似差分値が現在の疑似差分値より０に近づくように上記疑似積分値を変更して前記ＤＡ変換回路に入力させ、
上記疑似差分値が上記所定数値範囲に属するときには、現在の疑似積分値を前記初期積分値とする
判断手段と、を備える
クロック逓倍回路。 - 請求項９に記載のクロック逓倍回路であって、
前記初期積分値取得手段は、
前記積分器で算出した前記積分値を順次上書き記憶する不揮発性メモリである
クロック逓倍回路。 - 入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力するクロック逓倍回路であって、
上記レファレンスクロック信号に基づいて与えられる所定の期間に上記出力クロック信号のエッジをカウントしてカウント値を出力するカウンタと、
基準値と上記カウント値との差分を出力する差分器と、
上記差分と積分値とを加算して新たな積分値を出力する加算器と、
上記新たな積分値に対応するアナログ制御電圧を出力するＤ／Ａ変換回路と、
上記アナログ制御電圧に応じた周波数の上記出力クロック信号を出力する電圧制御発振 回路と、
を備えるクロック逓倍回路。 - 請求項１２に記載のクロック逓倍回路であって、
前記カウンタと、前記差分器と、前記Ｄ／Ａ変換回路は、前記出力クロック信号に同期して動作すること
を特徴とするクロック逓倍回路。 - 請求項１２または請求項１３に記載のクロック逓倍回路であって、
前記差分を所定倍して前記Ｄ／Ａ変換回路に供給する乗算器を備えること
を特徴とするクロック逓倍回路。
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