JP2012005022A - デジタル位相差検出器およびそれを備えた周波数シンセサイザ - Google Patents

Abstract

【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器(30)と、第１および第２の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路(50)とを備えている。
【選択図】図１

Description

本発明は、２信号間の位相差をデジタル値に変換して出力するデジタル位相差検出器およびそれを備えた周波数シンセサイザに関する。

近年、ＣＭＯＳプロセスの微細化技術の発展に伴い、アナログ回路の全部または一部をデジタル回路に置き換えることにより、低電圧駆動、特性ばらつきの低減、回路の小型化などを実現する研究が進められている。例えば、位相比較器やループフィルタなどの構成要素をすべてデジタル化した全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）がある。このシンセサイザは、アナログ電圧によって周波数制御される電圧制御発振器の代わりに、離散的な数値情報（デジタル値）によって周波数制御可能なデジタル制御発振器（DCO:Digitally Controlled Oscillator）を備え、デジタル制御発振器から出力された発振周波数信号の位相情報を数値化し、位相比較器およびループフィルタを介してデジタル制御発振器にフィードバックすることによって位相同期ループを実現している。

さらに、全デジタルＰＬＬ周波数シンセサイザは、位相比較の精度を向上させるために、基準周波数信号および発振周波数信号の位相差を検出するデジタル位相差検出器を備えていることがある。デジタル位相差検出器は、２信号間の微小な位相差または時間差を計測するための装置として、シンセサイザ用途のみならずさまざまな技術分野に適用可能である。

一般に、全デジタルＰＬＬ周波数シンセサイザなどで用いられるデジタル位相差検出器は、２信号間の位相差をデジタル値に変換する時間デジタル変換器（TDC:Time-to-Digital Converter）と、検出された位相差を正規化する正規化回路とからなる。時間デジタル変換器は、基準周波数信号ＦＲＥＦを遅延回路で累積的に遅延させて各遅延量の信号を生成し、発振周波数信号ＣＫＶの立ち上がり時の各遅延量の信号の論理レベルから、ＣＫＶの立ち上がりおよびＦＲＥＦとの立ち上がりの位相差ΔｔｒおよびＣＫＶの立ち下がりおよびＦＲＥＦの立ち上がりの位相差Δｔｆを検出する。ΔｔｒおよびΔｔｆは、遅延回路における遅延素子１段当たりの遅延時間で除されて量子化された値である。正規化回路は、ΔｔｆおよびΔｔｒからＣＫＶの周期を算出し、その周期を基準にしてＦＲＥＦおよびＣＫＶの位相差を正規化した位相差εを算出する。εの算出は次のようにして行う。すなわち、ＦＲＥＦの立ち上がり時にＣＫＶがＨレベルである場合（Positive Phase Error、図９（ａ）参照））にはε＝Δｔｒ／２（Δｔｆ−Δｔｒ）であり、ＦＲＥＦの立ち上がり時にＣＫＶがＬレベルである場合（Negative Phase Error、図９（ｂ）参照）にはε＝Δｔｒ／２（Δｔｒ−Δｔｆ）である（例えば、特許文献１参照）。

特開２００２−７６８８６号公報

εはＦＲＥＦおよびＣＫＶの立ち上がり位相差がＣＫＶの周期に対して占める割合を表したものである。すなわち、ε＝ＦＲＥＦおよびＣＫＶの立ち上がり位相差／ＣＫＶの周期、と定義される。従来技術では、遅延回路を構成する遅延素子の接続段数を極力少なくするために遅延回路の最大遅延量をＣＫＶの１周期に抑えているため、ΔｔｆおよびΔｔｒからＣＫＶのＨｉｇｈ期間またはＬｏｗ期間を計算し、それを２倍することで便宜的にＣＫＶの周期を計算している。しかし、この計算はＣＫＶのデューティ比が５０％であることが前提となるため、遅延回路により計算されたＣＫＶのデューティ比が５０％からずれると、εが真の値と異なる結果となる。

また、ＣＫＶの立ち上がりおよび立ち下がりのそれぞれの伝播遅延特性には差異があるため、ＣＫＶの立ち上がりが遅延回路を伝播するときの単位遅延時間とＣＫＶの立ち下がりが遅延回路を伝播するときの単位遅延時間とは同じにはならない。これにより、遅延回路により計算されたＣＫＶのデューティ比が５０％からずれることとなり、εが真の値と異なる結果となる。このように、従来のデジタル位相差検出器のε算出精度はあまり高くないため、ＰＬＬなどにおいて高精度な位相比較ができずに発振周波数信号におけるノイズ特性の劣化を引き起こすおそれがある。

Positive Phase ErrorおよびNegative Phase Errorのいずれにおいてもεの算出結果を均一にしてεの精度を向上するには、ＣＫＶのＨｉｇｈ期間またはＬｏｗ期間を２倍してＣＫＶの周期を計算するのではなく、いずれのエラーにおいてもＣＫＶの周期を直接検出することが有効である。すなわち、図１０に示したように、ＣＫＶの１周期前の立ち上がりおよびＦＲＥＦの立ち上がりの位相差Δｔｒ２およびＣＫＶの１周期前の立ち下がりおよびＦＲＥＦの立ち上がりの位相差Δｔｆ２を検出して、Δｔｒ２−Δｔｒ（ただし、Positive Phase Errorの場合）またはΔｔｆ２−Δｔｆ（ただし、Negative Phase Errorの場合）からＣＫＶの周期を直接検出することが望ましい。

しかし、ＣＫＶの周期を直接検出しようとすると、遅延回路は最大でＣＫＶの周期の１．５倍に相当する遅延量でＣＫＶを遅延出力できなければならない。したがって、遅延回路に必要な遅延素子の個数は１．５倍になり、回路面積および消費電力が増大する。このように、εの精度向上と回路面積および消費電力の低減とはトレードオフの関係にある。

上記問題に鑑み、本発明は、高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供することを課題とする。また、そのようなデジタル位相差検出器を備えた周波数シンセサイザを提供することを課題とする。

上記課題を解決するために本発明によって次のような手段を講じた。すなわち、第１および第２の信号の位相差を検出するデジタル位相差検出器であって、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器と、第１および第２の位相差を記憶する記憶回路と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路とを備えているものとする。また、基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、基準周波数信号と発振周波数信号との位相差比較器として、上記デジタル位相差検出器を備えているものとする。

これによると、第１の信号のＨｉｇｈ期間およびＬｏｗ期間のいずれか一方が、記憶回路が記憶している過去の第１および第２の位相差の差分から算出され、他方が、エッジ検出器が新たに検出した第１および第２の位相差の差分から算出される。したがって、遅延回路に必要とされる最大遅延を第１の信号の１周期に抑えつつ、第１の信号の１周期を直接検出したのと同等の位相差検出精度を達成することができる。

なお、記憶回路は、第１および第２の位相差に代えて、第１および第２の位相差の差分を記憶してもよい。あるいは、記憶回路は、第１および第２の位相差に代えて、フリップフロップ群の出力を記憶してもよい。この場合、正規化回路は、記憶回路が記憶している過去のフリップフロップ群の出力から過去の前記第１および第２の位相差の差分を算出すればよい。

好ましくは、正規化回路は、与えられたモード切り替え信号に従って、過去の第１および第２の位相差の差分とエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出する動作モードと、エッジ検出器が検出した第１および第２の位相差の差分を２倍して第１の信号の周期を算出する動作モードとが切り替わるものとする。この場合、上記周波数シンセサイザは、当該周波数シンセサイザのロック状態を検出して、デジタル位相差検出器にモード切り替えを指示するロック検出器を備えていてもよい。

これによると、デジタル位相差検出器の動作モードを適宜切り替えることができる。したがって、例えば、第１の信号の周波数が変動しているか安定しているかに応じて、より適切な動作モードで第１および第２の信号の位相差を検出することができる。

本発明によると、デジタル位相差検出器およびそれを備えた周波数シンセサイザについて、高精度でありながら回路規模および消費電力を小さくすることができる。

図１は、本発明の一実施形態に係るデジタル位相差検出器の構成図である。 図２は、位相差検出に係る各種信号のタイミングチャートである。 図３は、２信号間の各種位相差を示すタイミングチャートである。 図４は、変形例に係るデジタル位相差検出器の構成図である。 図５は、変形例に係るデジタル位相差検出器の構成図である。 図６は、変形例に係るデジタル位相差検出器の構成図である。 図７は、本発明の一実施形態に係る周波数シンセサイザの構成図である。 図８は、本発明の別実施形態に係る周波数シンセサイザの構成図である。 図９は、２信号間の各種位相差を示すタイミングチャートである。 図１０は、２信号間の各種位相差を示すタイミングチャートである。

（デジタル位相検出器の実施形態）
図１は、本発明の一実施形態に係るデジタル位相差検出器の構成を示す。遅延回路１０は、例えばバッファ回路で構成された遅延素子１１が縦続接続されて構成されている。遅延回路１０に入力されたＣＫＶは遅延素子１１を通過するごとに累積的に遅延し、各遅延量の信号Ｄ［０］〜Ｄ［Ｌ−１］となって出力される。フリップフロップ群２０を構成する各フリップフロップ２１にはＤ［０］〜Ｄ［Ｌ−１］が入力され、各フリップフロップ２１は入力された各信号をＦＲＥＦの立ち上がりタイミングでラッチする。エッジ検出器３０は、フリップフロップ群２０の出力から、ＣＫＶの立ち上がりとＦＲＥＦの立ち上がりとの位相差ΔｔｒおよびＣＫＶの立ち下がりとＦＲＥＦの立ち上がりとの位相差Δｔｆを検出する。

図２は、本実施形態に係るデジタル位相差検出器に係る各種信号のタイミングチャートである。なお、Ｌ＝１０とする。ＦＲＥＦの立ち上がりでＤ［０］〜Ｄ［Ｌ−１］がラッチされ、フリップフロップ群２０の出力Ｑ［０：９］は２進数表示で、例えば“００１１１１００００”となる。ΔｔｒはＱ［０］から始まる“０”の連続数と“１”の連続数との和であるから“６”である。ΔｔｆはＱ［０］から始まる“０”の連続数であるから“２”である。このように、ΔｔｒおよびΔｔｆは遅延素子１１の段数相当に換算され量子化される。

図１に戻り、記憶回路４０は、ΔｔｒおよびΔｔｆを記憶する。より詳しくは、記憶回路４０は、後述する正規化回路５０においてεが算出されるタイミングで記憶内容を更新する。

正規化回路５０は、ΔｔｒおよびΔｔｆならびに記憶回路４０が記憶している過去のΔｔｒ（Δｔｒ’とする）およびΔｔｆ（Δｔｆ’とする）からεを算出する。εの算出は次のようにして行う。すなわち、Positive Phase Errorの場合（図３（ａ）参照）にはε＝Δｔｒ／（Δｔｆ−Δｔｒ＋Δｔｈ）であり、Negative Phase Errorの場合（図３（ｂ）参照）にはε＝Δｔｒ／（Δｔｒ−Δｔｆ＋Δｔｌ）である。ただし、Δｔｈ＝Δｔｒ’−Δｔｆ’、Δｔｌ＝Δｔｆ’−Δｔｒ’である。すなわち、Positive Phase Errorの場合には、エッジ検出器３０が検出したΔｔｒおよびΔｔｆからＣＫＶのＬｏｗ期間を計算し、過去のNegative Phase Errorにおいて記憶回路４０に記憶されたΔｔｒおよびΔｔｆからＣＫＶのＨｉｇｈ期間を計算し、それらを合計することでＣＫＶの周期を算出する。一方、Negative Phase Errorの場合には、エッジ検出器３０が検出したΔｔｒおよびΔｔｆからＣＫＶのＨｉｇｈ期間を計算し、過去のPositive Phase Errorにおいて記憶回路４０に記憶されたΔｔｒおよびΔｔｆからＣＫＶのＬｏｗ期間を計算し、それらを合計することでＣＫＶの周期を算出する。

以上のように、本実施形態ではＣＫＶに関して直接検出するのはＨｉｇｈ期間またはＬｏｗ期間であるため、遅延回路１０の最大遅延量はＣＫＶの１周期であればよい。したがって、遅延回路１０を構成する遅延素子１１の接続段数を必要最小限にすることができ、回路面積および消費電力を小さくすることができる。一方で、ＣＫＶの周期を算出するのに、直接検出したＨｉｇｈ期間またはＬｏｗ期間を２倍するのではなく、過去に直接検出したＨｉｇｈ期間またはＬｏｗ期間を足し合わせているため、ＣＫＶの周期を直接検出しているのと同等の検出精度が達成される。すなわち、本実施形態に係るデジタル位相差検出器は、回路面積および消費電力を小さくしつつ高精度のεを算出することができる。

なお、正規化回路５０の動作原理上、ＣＫＶの周期は常に１周期遅れで計算されるため、例えばデジタル位相差検出器を周波数シンセサイザの位相比較に用いる場合におけるＰＬＬの周波数引き込み動作時などのＣＫＶの周波数が変化している状態では、ＣＫＶの周期を直接検出したのでは逆にεの誤差が大きくなることがある。したがって、そのような場合には、従来と同様に、ＣＫＶのＨｉｇｈ期間またはＬｏｗ期間を２倍してＣＫＶの周期を計算する方が好ましい。そこで、図１に示したように、正規化回路５０は、モード切り替え信号ＭＯＤＥにしたがって、ＣＫＶの１周期を直接検出するモードと、ＣＫＶのＨｉｇｈ期間またはＬｏｗ期間を２倍するモードとを切り替えるようにしてもよい。これにより、入力される信号の状況に応じて適切な方法でεを算出することができる。

また、図４に示したように、遅延回路１０を、縦列接続されたフリップフロップ１２からなるシフトレジスタで構成してもよい。この場合、各フリップフロップ１２に入力される動作クロック信号ＣＬＫの周期の整数倍に相当する各遅延量の信号Ｄ［０］〜Ｄ［Ｌ−１］が生成される。シフトレジスタでは、ＣＫＶの立ち上がりおよび立ち下がりのいずれもＣＬＫの周期で遅延するため、図１に示したような遅延素子１１を用いる場合のような伝播遅延特性の差による影響を受けにくくなる。

また、エッジ検出器３０は、ＦＲＥＦの立ち下がりを基準にしてΔｔｒおよびΔｔｆを検出してもよい。すなわち、ＣＫＶの立ち上がりとＦＲＥＦの立ち下がりとの位相差をΔｔｒ、ＣＫＶの立ち下がりとＦＲＥＦの立ち下がりとの位相差をΔｔｆとして検出してもよい。この場合、εはＦＲＥＦおよびＣＫＶの立ち下がり位相差がＣＫＶの周期に対して占める割合を表したもの、すなわち、ε＝ＦＲＥＦおよびＣＫＶの立ち下がり位相差／ＣＫＶの周期、と定義してもよい。

図４以外にも下記のような変形が可能である。例えば、図５に示したように、記憶回路４０は、正規化回路５０の内部で計算されるΔｔｈおよびΔｔｌを記憶してもよい。この場合、正規化回路５０は、記憶回路４０から、Positive Error Phaseの場合には過去のΔｔｈを、Negative Error Phaseの場合には過去のΔｔｌを、それぞれ読み出してεを算出する。あるいは、図６に示したように、記憶回路４０は、フリップフロップ群２０の出力Ｑ［０：Ｌ−１］を記憶してもよい。この場合、正規化回路５０は、記憶回路４０から過去のＱ［０：Ｌ−１］を読み出して過去のΔｔｒおよびΔｔｆを算出し、さらに、Positive Error Phaseの場合には過去のΔｔｈを、Negative Error Phaseの場合には過去のΔｔｌを、それぞれ算出してεを算出する。

（周波数シンセサイザの実施形態１）
図７は、本発明の一実施形態に係る周波数シンセサイザの構成を示す。当該周波数シンセサイザは、上記の実施形態に係るデジタル位相差検出器１００を備えた全デジタル周波数シンセサイザである。発振周波数は整数部および小数部の各値を有する周波数制御語（Frequency Command Word、以下、ＦＣＷと称する。）で指定される。基準周波数信号ＦＲＥＦの周波数をｆＲＥＦ、発振周波数信号ＣＫＶの周波数をｆＣＫＶとすると、ｆＣＫＶ＝ＦＣＷ×ｆＲＥＦとなる。

当該周波数シンセサイザにおいて、デジタル位相差検出器１００は、上述したようにＣＫＶとＦＲＥＦとの位相差を検出して正規化された位相差εを算出する。フリップフロップ１０１は、ＦＲＥＦをＣＫＶでリタイミングして動作クロック信号ＣＫＲを生成する。カウンタ回路１０２は、ＣＫＲの立ち上がりでＦＣＷを累積加算してＲｒを生成する。カウンタ回路１０３は、ＣＫＶの立ち上がりで１ずつ増加する。フリップフロップ１０４は、カウンタ回路１０３のカウント値をＣＫＲでリタイミングしてＲｖを生成する。加算器１０５は、Ｒｒ−Ｒｖ−εを算出する。ループフィルタ１０６は、位相比較器１０４の出力に基づいてデジタル値の発振器制御語（Oscillator Tuning Word、以下、ＯＴＷと称する。）を生成する。デジタル制御発振器１０７は、ＯＴＷに従って、図示しないバラクタのオン／オフ数を制御してＣＫＶを生成する。

周波数シンセサイザがロック状態にあるとき、ＲｒはＣＫＲの周期でＦＣＷが表す数値で増加するのに対し、ＲｖはＣＫＲの周期でｆＣＫＶ／ｆＣＫＲに相当する数値で増加する。ここで、ＣＫＲがＦＲＥＦをＣＫＶでリタイミングした信号であるからｆＣＫＲはｆＲＥＦと等しいため、Ｒｖの増分はｆＣＫＶ／ｆＲＥＦと等しい。さらに、ｆＣＫＶ＝ＦＣＷ×ｆＲＥＦであるからＲｖの増分はＦＣＷと等しい。すなわち、Ｒｒの増分とＲｖの増分とは等しくなる。このように、周波数シンセサイザがロック状態にあれば、ＣＫＲの立ち上がりごとのＲｒおよびＲｖの増分が等しくなるため、位相比較器１０４の出力は一定となり、ＯＴＷも一定の値となる。

ところが、ＦＣＷは整数部と小数部から構成される値であるのに対して、Ｒｖは小数部を有しない整数値である。これは、ＣＫＶの立ち上がりからＦＲＥＦの立ち上がりまでの“１”に満たない値はカウンタ回路１０３でカウントすることができないからである。したがって、ＲｒおよびＲｖだけによる位相比較だとＦＣＷの小数部が反映されずに、位相比較精度が低下し、ＰＬＬの出力信号の品質が低下することになる。そこで、Ｒｖでは表し得ない“１”未満の値を表すものとして、デジタル位相差検出器１００が生成するεを加算器１０５に入力することで、ＦＣＷの小数部も反映した正確な位相比較を可能にし、ＰＬＬの出力信号の品質を向上させている。

上記の通り、デジタル位相差検出器１００は回路面積および消費電力が小さくかつ高精度のεを算出することできるため、これを備えた周波数シンセサイザもまた回路面積および消費電力の低減および高精度化が可能となる。

（周波数シンセサイザの実施形態２）
図８は、本発明の別実施形態に係る周波数シンセサイザの構成を示す。当該周波数シンセサイザは、図７の周波数シンセサイザに、ロック状態を検出するロック検出器１０８を追加したものである。ロック状態は、加算器１０５の出力が一定値となったことにより検出することができるほか、ＯＴＷが一定値となったことにより検出することもできる。ロック状態はこれら以外の方法でも検出することができる。

ＰＬＬの周波数引き込み動作時などＰＬＬがロックしていないときにデジタル位相差検出器１００がＣＫＶの１周期を直接検出するモードで動作すると、εの誤差が大きくなり、ＰＬＬの周波数引き込み時間の長大化をもたらし、ロックアップ時間が増大してしまう。そこで、デジタル位相差検出器１００は、ロック検出器１０８から出力されるＭＯＤＥに基づいて、非ロック時には、従来と同様に、ＣＫＶのＨｉｇｈ期間またはＬｏｗ期間を２倍してＣＫＶの１周期を計算するモードで動作し、ロック時には、ＣＫＶの１周期を直接検出するモードで動作する。これにより、ＰＬＬのロックアップ時間増大を回避することができる。

本発明に係るデジタル位相差検出器および周波数シンセサイザは、高精度でありながら回路規模および消費電力を小さくすることができるため、小型化・低消費電力が求められる各種家電製品や携帯型通信機器などに有用である。

１０ 遅延回路
１１ 遅延素子
２０ フリップフロップ群
２１ フリップフロップ
３０ エッジ検出器
４０ 記憶回路
５０ 正規化回路
１００ デジタル位相差検出器
１０８ ロック検出器

Claims (8)

1. 第１および第２の信号の位相差を検出するデジタル位相差検出器であって、
   前記第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
   前記第２の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
   前記フリップフロップ群の出力から、前記第１の信号の立ち上がりと前記第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および前記第１の信号の立ち下がりと前記第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器と、
   前記第１および第２の位相差を記憶する記憶回路と、
   前記記憶回路が記憶している過去の前記第１および第２の位相差の差分および前記エッジ検出器が新たに検出した前記第１および第２の位相差の差分から前記第１の信号の周期を算出し、当該周期を基準にして前記第１および第２の信号の位相差を正規化する正規化回路とを備えている
   ことを特徴とするデジタル位相差検出器。
2. 第１および第２の信号の位相差を検出するデジタル位相差検出器であって、
   前記第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
   前記第２の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
   前記フリップフロップ群の出力から、前記第１の信号の立ち上がりと前記第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および前記第１の信号の立ち下がりと前記第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器と、
   前記第１および第２の位相差の差分を記憶する記憶回路と、
   前記記憶回路が記憶している過去の前記第１および第２の位相差の差分および前記エッジ検出器が新たに検出した前記第１および第２の位相差の差分から前記第１の信号の周期を算出し、当該周期を基準にして前記第１および第２の信号の位相差を正規化する正規化回路とを備えている
   ことを特徴とするデジタル位相差検出器。
3. 第１および第２の信号の位相差を検出するデジタル位相差検出器であって、
   前記第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路と、
   前記第２の信号に同期して前記各遅延量の信号をラッチするフリップフロップ群と、
   前記フリップフロップ群の出力を記憶する記憶回路と、
   前記フリップフロップ群の出力から、前記第１の信号の立ち上がりと前記第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および前記第１の信号の立ち下がりと前記第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器と、
   前記記憶回路が記憶している過去の前記フリップフロップ群の出力から過去の前記第１および第２の位相差の差分を算出し、当該算出した差分および前記エッジ検出器が新たに検出した前記第１および第２の位相差の差分から前記第１の信号の周期を算出し、当該周期を基準にして前記第１および第２の信号の位相差を正規化する正規化回路とを備えている
   ことを特徴とするデジタル位相差検出器。
4. 請求項１から３のいずれか一つのデジタル位相差検出器において、
   前記遅延回路は、縦続接続された複数の遅延素子を有する
   ことを特徴とするデジタル位相差検出器。
5. 請求項１から３のいずれか一つのデジタル位相差検出器において、
   前記遅延回路は、シフトレジスタである
   ことを特徴とするデジタル位相差検出器。
6. 請求項１から３のいずれか一つのデジタル位相差検出器において、
   前記正規化回路は、与えられたモード切り替え信号に従って、過去の前記第１および第２の位相差の差分と前記エッジ検出器が新たに検出した前記第１および第２の位相差の差分から前記第１の信号の周期を算出する動作モードと、前記エッジ検出器が検出した前記第１および第２の位相差の差分を２倍して前記第１の信号の周期を算出する動作モードとが切り替わる
   ことを特徴とするデジタル位相差検出器。
7. 基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、
   前記基準周波数信号と前記発振周波数信号との位相差比較器として、請求項１から３のいずれか一つのデジタル位相差検出器を備えている
   ことを特徴とする周波数シンセサイザ。
8. 基準周波数信号から、周波数制御語で指示された倍数の周波数の発振周波数信号を生成する周波数シンセサイザであって、
   前記基準周波数信号と前記発振周波数信号との位相差比較器として、請求項６のデジタル位相差検出器と、
   当該周波数シンセサイザのロック状態を検出して、前記デジタル位相差検出器にモード切り替えを指示するロック検出器とを備えている
   ことを特徴とする周波数シンセサイザ。

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