KR20160065632A

KR20160065632A - 추계적 위상 보간 방법을 이용한 시간-디지털 변환기

Info

Publication number: KR20160065632A
Application number: KR1020140169873A
Authority: KR
Inventors: 김성진; 김지현; 김태익
Original assignee: 삼성전자주식회사
Priority date: 2014-12-01
Filing date: 2014-12-01
Publication date: 2016-06-09
Also published as: US9490831B2; US20160156362A1; KR102154189B1

Abstract

본 발명의 일 실시 예에 따른 시간 디지털 변환기는, 소정 주기를 갖는 클럭의 한 주기 내에 시작 신호와 종료 신호 사이의 시간 구간을 추출 범위로 하여, 복수의 지연 소자들을 이용해 위상을 보간하는 단위 지연기 그룹, 상기 단위 지연기 그룹의 결과를 카운트하는 가산기 및 상기 가산기의 결과 중 소정의 하위 비트를 절단하는 하위 비트 절단부를 포함한다.

Description

추계적 위상 보간 방법을 이용한 시간-디지털 변환기{Time-to-Digital Converter using a Stochastic Phase Interpolation}

시간-디지털 변환기에 관한 것으로, 특히 공정 변화에 둔감하면서도 고성능으로 동작하는 시간-디지털 변환기에 관한 기술이다.

일반적으로 위상 고정 루프 회로(Phase Locked Loops: PLL)는 디지털 시스템에서 없어서 안 되는 중요한 역할을 한다. 기술이 발전함에 따라, 디지털 시스템의 고속화 및 고집적화에 따라 PLL을 초미세 공정으로 진행하는 것이 요구되고 있다.

하지만, 일반적으로 PLL은 차지 펌프(charge pump)에 기반을 둔 아날로그 회로로서, 초미세 공정으로 진행 시에는 PVT 변화에 민감하여 동작의 불안성이 야기될 수 있다.

본 발명의 목적은 PVT 변화에 둔감하면서도 고해상도로 동작하는 시간-디지털 변환기에 관한 것이다.

상기 목적을 달성하기 위하여 본 발명의 일 실시 예에 따른 시간 디지털 변환기는, 소정 주기를 갖는 클럭의 한 주기 내에 시작 신호와 종료 신호 사이의 시간 구간을 추출 범위로 하여, 복수의 지연 소자들을 이용해 위상을 보간하는 단위 지연기 그룹, 상기 단위 지연기 그룹의 결과를 카운트하는 가산기 및 상기 가산기의 결과 중 소정의 하위 비트를 절단하는 하위 비트 절단부를 포함한다.

실시예로서, 상기 단위 지연기 그룹은, 직렬로 연결된 복수의 단위 지연기를 포함한다.

실시예로서, 상기 단위 지연기는, 소정의 지연 시간을 갖는 지연 소자, 상기 지연 소자의 출력, 상기 시작 신호 및 상기 종료 신호를 연산 출력하는 논리곱 연산기 및 상기 논리곱 연산기의 출력을 래치하는 래치를 포함한다.

실시예로서, 상기 클럭이 상기 지연 소자를 경유하도록 구성된다.

실시예로서, 상기 단위 지연기 그룹은 타겟 비트 수보다 더 큰 비트수를 출력할 수 있도록 잉여(redundancy)의 지연 소자를 포함한다.

본 발명의 다른 실시 예에 따른 시간 디지털 변환기는, 측정하고자 하는 시간 구간에 대해, 각각 시작 신호 및 종료 신호를 버퍼링하여 제공할 때, 소정 시간 이 후, 상기 시작 신호 및 상기 종료 신호 구간 내에 카운트되는 클럭의 상승 에지들의 수를 양자화하여 타겟 비트 수로 변환할 수 있다.

실시예로서, 상기 시간 디지털 변환기는, 복수의 지연 소자들을 구비하여 지연된 신호를 제공하는 단위 지연기 그룹, 상기 단위 지연기 그룹의 결과를 카운트하는 가산기 및 상기 가산기의 결과 중 소정의 하위 비트를 절단하는 하위 비트 절단부를 포함한다.

실시예로서, 상기 단위 지연기 그룹은, 직렬로 연결된 복수의 단위 지연기를 포함하고, 소정 주기를 갖는 클럭 신호를 상기 단위 지연기를 통과하여 전달할 수 있다.

실시예로서, 상기 단위 지연기는 소정 지연 시간을 갖는 지연 소자를 포함할 수 있다.

실시예로서, 상기 지연 소자는 타겟 비트 수보다 더 큰 비트수를 출력할 수 있도록 잉여(redundancy)의 수가 추가되어 구성될 수 있다.

본 발명의 실시 예에 따른 시간-디지털 변환기는, 충분한 수의 지연 소자를 구비하여 지연 소자 간의 미스매치 및 지터 효과가 오히려 누적되어 일정한 출력 특성을 갖도록 제어할 수 있다. 따라서, 지연 소자의 지연 시간과 무관하게 고해상도를 구현할 수 있다.

도 1은 일반적인 시간-디지털 변환기의 개념적인 회로도,
도 2a는 단일 지연 라인(single delay line)을 갖는 TDC의 일 예를 나타낸 회로도,
도 2b는 도 2a에 따른 시작 신호 및 종료 신호의 동작 다이어그램과 출력 결과 값을 나타낸 도면,
도 3은 버니어(Vernier) 타입의 TDC의 회로도,
도 4a는 일반적인 다단계 TDC 회로도, 도 4b는 도 4a에 따른 동작 타이밍 다이어그램,
도 5는 본 발명의 일 실시 예에 따른 TDC의 회로도,
도 6은 도 5의 클럭들의 라이징 에지들만 이미지로 나타낸 도면,
도 7은 지연 소자들 간의 공정 부정합 및 축적된 지터에 대한 그래프,
도 8은 지연 소자의 수에 따른 추계적(stochastic) 위상의 확률 밀도 함수를 나타낸 그래프,
도 9는 본 발명의 실시 예를 적용한 디지털 PLL의 회로도,
도 10은 본 발명의 실시 예에 따른 TDC를 포함하는 휴대용 전자 장치의 블록도이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.

도 1은 일반적인 시간-디지털 변환기의 개념적인 회로도이다.

도 1을 참조하면, 시간-디지털 변환기(이하, 'TDC'라고 함)는 일정 시간의 정보를 디지털 코드(D_OUT)로 변환할 수 있다.

이러한 TDC는 측정하고자 하는 시간 구간(T_IN)을 일정 간격으로 구분한 값, 즉 양자(q_N; quantize)를 디지털 코드화할 수 있다. 실질적으로 TDC 구현 시에는, 두 입력 시간 신호(START/STOP)를 수신하여 일정 구간(T_IN)의 페이즈(phase) 정보를 디지털 코드(D_OUT)로 출력시킨다.

종래에는 PLL을 채용 시, 아날로그 회로는 PVT에 민감하기 때문에 오동작이 유발될 수 있었다. 즉, 단위 공정이 점차 미세화되면서 로직(Logic)의 전원 전압은 낮아지는 한편, 전원 전압에 비해 트랜지스터들의 문턱 전압은 상대적으로 높기 때문에 PLL의 성능이 좌우될 수 있다.

따라서, 공정에 덜 민감하도록 디지털 PLL을 사용하고자 하는 추세인데, 이러한 디지털 PLL의 주요 구성 회로로서 전술한 TDC가 이용될 수 있다.

도 2a는 단일 지연 라인(single delay line)을 갖는 TDC의 일 예를 나타낸 회로도이다.

도 2a를 참조하면, TDC(100)는 2개의 입력 신호 라인과, 신호 지연을 위한 n개의 인버터들(101-1~101-n), 그에 대응하는 플립 플랍(Filp-Flop)으로 구현되는 n개의 래치부들(102-1~102-n) 및 가산기(103)를 포함한다.

TDC(100)는 2개의 입력 신호 즉, 측정하고자 하는 시간 구간의 시작 신호(start) 및 종료 신호(stop)를 수신한다.

각각의 인버터들(101-1~101-n)은 소정 지연 시간(Td)을 갖고 있어, 인버터들을 통과하는 동안 소정의 지연 시간만큼 지연되면서(t1, t2, t3..) 시작 신호(start)가 전달되도록 동작한다. 이와 같이, 시작 신호(start)는 n개의 인버터들(101-1~101-n) 각각을 통해서 지연되어 이에 각각 대응되는 래치부들(102-1~102-n)로 입력된다.

그리하여, 예컨대 TDC(100)는 n개의 인버터들(101-1~101-n) 각각에서 지연되어 출력되는 시작 신호(start)의 상승 에지(rising edge)의 수를 종료 신호(stop)의 상승 에지가 활성화될 때까지 가산기(103)를 이용하여 카운트함으로써 그 결과를 출력한다.

출력된 결과값은 도 2b와 같이 디지털 코드로서 확인할 수 있다.

도 2b는 도 2a에 따른 시작 신호(start) 및 종료 신호(stop)의 동작 다이어그램과 출력 결과 값이다.

도 2b를 참조하면, 종료 신호(stop)가 활성화될 때까지의 시작 신호(start)의 지연된 신호들, 즉 t1, t2, t3..등의 상승 에지를 카운트하면, 2개의 상승 에지가 카운트되므로, 출력 값(D_OUT)으로서 2를 제공할 수 있다. 각 인버터들의 지연 값을 1이라고 할 때, 일정 시간 구간(T_IN)을 디지털 코드로서 표현할 수 있게 된다. 이러한 코드 제공 방식은 상승 에지의 개수에 따라 1씩 증가함으로써 마치 온도계와 같이 표현된다 하여 온도 코드(thermometer code) 방식이라고도 한다.

이러한 TDC(100)는 구현이 간단하고 직관적으로 코드를 제공할 수 있지만, 해상도가 인버터들(101-1~101-n)의 지연 시간에 의해서 결정된다.

일반적으로 인버터의 지연 시간은 해당 인버터를 구성하는 트랜지스터 (transistor)의 크기에 의해서 결정된다. 공정으로 낮출 수 있는 트랜지스터의 최소 선폭은 제한이 있기에 이러한 TDC의 해상도는 인버터의 최소 지연값에 제한받을 수 밖에 없다.

바꾸어 말하면, 트랜지스터의 최소 선폭은 공정 제약을 받기 때문에, TDC 해상도를 높이기 위해 무한정 지연 시간을 줄일 수 없다는 어려운 점이 있다.

도 3은 버니어(Vernier) 타입의 TDC의 회로도이다.

도 3을 참조하면, 버니어 타입 TDC(200)는 2개의 입력 신호 라인과, 각각의 신호 지연을 위한 n개의 인버터들(201-1~201-n/ 203-1~203-n), 그에 대응하는 플립 플랍으로 구현되는 n개의 래치부들(202-1~202-n) 및 가산기(204)를 포함한다.

버니어 타입 TDC(200)은 양자화 단위 시간을 작게 만들도록, 시작 신호(Tstart)와 종료 신호(Tstop)의 지연 시간 차이를 이용할 수 있다. 예를 들어, 시작 신호(Tstart)는 제 1 지연 시간(ta)을 갖는 n개의 인버터들(201-1~201-n)을 통과하게 하고, 종료 신호(Tstop)는 제 2 지연 시간(tb)을 갖는 n개의 인버터들 (203-1~203-n)을 통과하게 한다. 이 때, 제 1 지연 시간(ta)이 제 2 지연 시간(tb)보다 크면, 시간 구간(T_IN)은 (ta-tb)의 단위 시간으로 양자화될 수 있다.

보다 구체적으로, n개의 인버터들(201-1~201-n) 및 n개의 인버터들 (203-1~203-n)은 래치부들(202-1~202-n)의 기준신호 입력단 및 제어 신호 입력단에 각각 접속되며 공통신호 출력단을 갖도록 구성되어 있다. 이러한 TDC는 한 쌍의 인버터와 D 플립 플롭(D-FF)이 연결된 구조로 구성된다.

그리하여, TDC(200)는 기준 위상차(ta-tb)를 가지는 시작 신호(Tstart)와 종료 신호(Tstop)를 수신하고, 상기 시작 신호(Tstart)는 제 1 지연 시간(ta)의 지연시간을 갖는 n개의 인버터들(201-1~201-n)에 입력된다. 또한, 종료 신호(Tstop)는 제 2 지연 시간(tb)을 갖는 n개의 인버터들 (203-1~203-n)에 입력된다.

이 경우 래치부들(202-1~202-n)은 제 2 지연 시간(tb)으로 지연된 복수의 지연신호들(t1b, t2b, t3b..)에 의하여 제 1 지연 시간(ta)으로 지연된 복수의 지연신호들(t1a, t2a, t3a..)을 래치하여 그 출력 신호를 발생시킨다.

이 때 래치부들(202-1~202-n)의 개수가 n개이면, 시작 신호(Tstart)와 종료 신호(Tstop)의 위상차는 n*(ta-tb)로 산출될 수 있다.

따라서, 버니어 타입 TDC(200)의 경우 시작 신호(Tstart)와 종료 신호(Tstop)의 위상차(ta-tb)가 TDC에 의해 분해될 수 있는 최소 지연시간이 된다.

각각의 인버터의 지연 시간을 줄이는 것은 공정 상 이유로 제한을 받지만, 두 신호의 지연 시간 차이는 얼마든지 가감할 수 있다. 따라서, 공정 문제를 극복하고 최소 지연 시간으로 시간 구간을 양자화할 수 있으므로 TDC의 고해상도를 구현할 수 있을 것으로 예상된다.

하지만, 이 경우 래치부 및 이에 연결된 인버터의 수가 많이 요구되어 큰 전력이 소모될 뿐 아니라, 직렬 연결된 인버터들의 부정합(mismatch)로 인한 TDC의 출력 성능의 선형성을 보장할 수 없다.

이를 위해 인버터들의 지연 시간 오차를 조정하는 캘리브레이션 회로를 추가로 구비해야한다.

도 4a는 일반적인 다단계 TDC 회로도이며, 도 4b는 도 4a에 따른 동작 타이밍 다이어그램이다.

다단계 TDC(300)는 시간 증폭기(Time Amplifier; TA)를 이용하여 입력 시간을 증폭하여 지연 소자들, 즉 인버터들의 최소 지연 시간 조건을 극복하고자 한다.

도 4a 및 도 4b를 참조하여 설명하면, 상위 비트 결정부(310), 시간 증폭부(320) 및 하위 비트 결정부(330)를 포함한다.

상위 비트 결정부(310)는 도 2a에 설명한 TDC의 구조와 유사하므로 간략히 설명한다. 상위 비트 결정부(310)는 2개의 입력 신호 라인과, 신호 지연을 위한 n개의 인버터들(301), n개의 래치부들(302) 및 가산기(303)를 포함한다. 인버터들(301)을 통해서 지연된 신호들(t1c, t2c, t3c..)이 출력된다. 래치부들(302)을 통해 래치된 신호들(d1c, d2c, d3c..)이 출력된다.

시간 증폭부(320)는 n 개의 시간 증폭기들(304) 및 다중화부(MUX; 305)를 포함한다. 시간 증폭부(320)는 지연된 신호들(t1c, t2c, t3c..) 및 종료 신호(t_stop)를 이용하여 소정 증폭시킨다.

하위 비트 결정부(330)는 다중화부(MUX; 305)로부터 출력된 2개의 신호 라인과, 신호 지연을 위한 n개의 인버터들(306), n개의 래치부들(307) 및 가산기(308)를 포함한다.

동작을 설명하면, 상위 비트 결정부(310)는 도 2a에 설명한 바와 같이, 종료 신호(T_stop)의 상승 에지가 활성화될 때까지 n개의 인버터들(301) 각각에서 지연되어 출력되는 시작 신호(T_start)의 상승 에지의 수를 가산기(303)를 이용하여 카운트함으로써 그 결과를 출력한다.

한편, 시간 증폭부(320)는 종료 신호(T_stop)의 활성화된 이후의 최초 상승 에지까지의 시간 구간을 검출하여 이를 증폭한다.

종료 신호(T_stop)의 활성화된 이후의 최초 상승 에지를 t3 신호의 상승 에지라 할 때, 이 시간 차를 오차 시간(e_T)이라고 정의하고, 오차 시간(e_T)을 시간 증폭기들(304)을 이용하여 증폭시킨다. 증폭시키는 양은 시간 증폭기들(304)의 게인(gain)에 따라 결정될 수 있다.

그리하여, 시간 증폭부(320)는 종료 신호(T_stop)를 하위 비트 결정부(330)의 n개의 인버터들(306)을 통과하게 하고, 종료 신호(T_stop)의 활성화된 이후의 최초 상승 에지를 n개의 래치부들(307)에 입력한다.

따라서, 증폭된 시간 구간에 대해 증폭 종료 신호(t_stop*)의 상승 에지가 활성화될 때까지 증폭 시작 신호(t_start*)의 상승 에지의 수를 가산기(308)를 이용하여 카운트함으로써 그 결과를 출력한다.

따라서, 상위 비트 외에 추가로 검출되지 못한 시간 구간, 즉 양자화된 범위 내에 카운트되지 못한 미세 시간 구간까지 보다 정밀하게 양자화할 수 있으므로 마치 전체 TDC의 해상도를 높인 것과 같은 결과를 산출할 수 있다.

하지만, 실제로는 시간 증폭기들(304)은 PVT 변화에 매우 민감한 회로이므로 이를 보정하기 위한 추가의 캘리브레이션 회로가 필요하다.

이와 같이, 일반적으로 사용되는 TDC들은 각각의 지연 시간을 줄여 해상도를 높이고자 다양한 연구가 수행되고 있다. 또한, 지연 소자들을 다수 채용하면서 이들 지연 소자간의 지터 및 미스매치로 인한 출력의 선형성에 대해서도 다양한 측면으로 연구되고 있다.

도 5는 본 발명의 일 실시 예에 따른 TDC(400)의 회로도이다.

본 발명의 일 실시 예에 따른 TDC(400)는 단위 지연기(D_UNIT)를 복수개 구비하고, 누적된 지연양을 확률 분포 연산을 통해 초고해상도를 구현할 수 있다.

도 5를 참조하면, 시작 신호 입력부(401), 종료 신호 입력부(402), 복수의 단위 지연기 그룹(410), 가산기(420), 하위 비트 절단부(430) 및 펄스 생성부(440)를 포함한다.

우선, 시작 신호 입력부(401)는 시작 신호(START)를 버퍼링하여 제공하도록 한다. 시작 신호 입력부(401)의 구성을 짝수개의 인버터를 포함하는 것으로 예시할 수 있으나, 반드시 이에 제한되는 것은 아니다.

종료 신호 입력부(402)는 종료 신호(STOP)를 버퍼링하여 제공하도록 한다. 이 때, 종료 신호 입력부(402)의 구성을 홀수개의 인버터를 포함하는 것으로 예시하나 이에 제한되지 않는다. 다만, 시작 신호 입력부(401) 및 종료 신호 입력부(402)를 통해 시작 신호(START)와 종료 신호(STOP)의 활성화 구간을 오버랩할 수 있는 구성이면 가능하다.

계속해서, 단위 지연기 그룹(410) 내 단위 지연기(D_UNIT)를 설명하면, 각 단위 지연기(D_UNIT)는 하나의 지연 소자(d), 논리곱 연산기(AND) 및 래치(L)를 포함한다.

지연 소자(d)는 소정의 지연 시간, 예컨대 Td의 지연 시간을 갖는다. 소정 주기(T₀)를 갖는 클럭(CLKin)이 지연 소자(d)를 경유한다.

각 단위 지연기(D_UNIT) 내 지연 소자(d)들은 직렬 연결되므로, 클럭(CLKin)은 하나의 지연 소자(d)를 경유할 때마다 Td의 지연 시간만큼 지연되어 전달될 수 있다.

논리곱 연산기(AND)는 시작 신호(START), 종료 신호(STOP) 및 지연 소자(d)의 출력을 수신하며, 이들 신호를 AND 연산하여 래치(L)에 제공할 수 있다.

가산기(420)는 각 래치(L)들로부터의 신호들을 카운트하여 단위 지연기(D_UNIT)의 수에 대응되는 비트 수를 갖는 토탈 출력 신호(SUM[N-1;0])를 제공한다.

하위 비트 절단부(LSB truncation; 430)는 토탈 출력 신호(SUM[N-1;0]) 중 하위 비트의 소정 비트를 절단한다.

펄스 생성부(440)는 시작 신호(START)를 이용하여 펄스 형태의 래치 리셋 신호(latch reset)를 생성한다. 래치 리셋 신호(latch reset)는 특별한 언급을 하지 않지만, 소정 타이밍에 래치(L)들을 리셋하여 다음의 동작을 준비하도록 할 수 있다.

본 발명의 일 실시 예에 따른 TDC(400)의 동작을 설명하면, 소정 주기(T₀)를 갖는 클럭(CLKin)이 N개의 직렬 연결된 지연 소자(d)들을 경유한다. 원(original) 클럭(CLKin)을 Φ0라고 할 때, 첫번 째 단위 지연기(D_UNIT)를 경유한 클럭은 Φ1, 그 다음 단위 지연기(D_UNIT)를 경유한 클럭은 Φ2라고 하자.

이러한 클럭(Φ0, Φ1, Φ2..)들은 파워업 시퀀스(power-up sequence)와 같은 초기 동작 시 지연 소자(d)를 통해 계속 전달될 수 있다.

도 6은 도 5의 수많은 클럭들(Φ0, Φ1, Φ2..)의 라이징 에지들만 이미지로 나타낸 도면이다.

도 6을 참조하면, 원 클럭(CLKin)을 Φ0라고 할 때, 이들 라이징 에지(화살표 표시)간 간격, 즉 주기는 T₀이다.

소정 지연된 클럭, Φ1의 첫번 째 라이징 에지와 원 클럭 Φ0의 첫번 째 라이징 에지간의 간격이 지연 소자(d)의 소정 지연 시간, Td만큼의 차이로 지연됨을 알 수 있다.

그리하여, 클럭(CLKin)의 첫번 째 라이징 에지가 최종 지연 소자(d)를 경유하며 도달되는 시간은 다음의 수식 1에서와 같이 산출될 수 있다.

[수식 1]

Tp = N * Td

(Tp; 총 전파 시간, N; 지연 소자 개수, Td; 지연 소자의 지연 시간)

따라서, 총 전파 시간 이후의 모든 지연 소자(d)로부터의 출력 에지들을 모두 합하면 도 6과 같이 클럭(CLKin)의 한 주기 내(nTo-(n+1)To)에 총 2^N개의 에지들을 획득할 수 있다. 총 전파 시간은 파워업 초기화 시간에 대응되어 설정될 수 있다.

한편, 초기화 동작이 끝나면 시작 신호(START) 및 종료 신호(STOP)가 활성화된다. 예를 들어, Tp 이 후, 시작 신호(START)가 활성화되면 래치 리셋 신호(latch reset)가 래치(L)들을 모두 리셋한다.

시작 신호(START) 및 종료 신호(STOP)는 시작 신호 입력부(401)와 종료 신호 입력부(402)에 의해 소정 시간 후, 활성화 구간이 오버랩되어 제공될 수 있다.

따라서, 시작 신호(START) 및 종료 신호(STOP)가 모두 활성화되는 구간, T_IN, 내에 포함되는 에지들이 각각 논리곱 연산기(AND)에 입력되고, 래치(L)에 래치될 수 있다. 가산기(420)는 래치(L)의 출력들을 모두 더해 디지털 출력을 얻을 수 있다.

본 발명의 일 실시 예에 따르면, 지연 소자(d)의 지연 시간을 최소화하지 않고서도 소정 클럭 주기(T₀) 내에 많은 보간(interpolation) 에지들을 얻을 수 있어, 고해상도를 구현할 수 있다. 즉, 지연 시간과는 무관하게 소정 시간 후(예컨대 초기화 시간 이후)의 한 클럭 주기 내(T0)의 보간 에지를 2^N개 생성할 수 있으므로 측정하고자 하는 시간 구간(T_IN)내의 해상도를 높일 수 있게 된다. 이에 대한 상세한 설명은 다음의 도 7 및 도 8 설명 시 자세히 후술하기로 한다.

계속해서 다시 도 5를 참조하여, 하위 비트 절단부(430)의 동작을 설명하면, 가산기(420)의 출력 중 소정 하위 비트를 절단한다. 이는 최종 타겟 비트 수를 m비트로서 구현함과 동시에, 최종 출력 비트의 선형성(linearity)을 보장할 수 있다.

본 발명의 일 실시 예에서는, 최종 타겟 비트 수를 m비트라고 할 때, 이보다 잉여 지연 소자(d)들을 이용해 더 큰 비트 수까지 먼저 출력되도록 한다. 후술할 내용이지만, 지연 소자(d)들의 수가 많아질수록 출력되는 비트의 해상도를 높일 수 있다. 하지만, 이들 지연 시간 산출에 있어서 선형성을 확보하기 위해서는 불필요한 범위 또는 과도한 에러 발생 범위까지 모두 포함할 필요 없이 소정 하위 비트는 절단할 수 있다. 따라서, 하위 비트 절단부(430)는 해당 필요 비트, 여기서는 타겟 비트인 m비트까지만 출력되도록 총 비트 중 소정 비트를 절단할 수 있다.

불행히도, 일반적인 TDC는 N비트 양자화기로서는 빈약한 선형성을 갖는다. 왜냐하면, 지연을 매우 정교하게 컨트롤하기 전에, 하나의 클럭 안에 2^N 개의 보간된 위상(또는 에지, 또는 시간)이 균일하게 분포하는 것을 기대하기 어렵다.

하지만, 본 발명의 일 실시 예에 따른 TDC(400)는 지연 소자(d)간의 미스매치 또는 지터 특성을 오히려 이용하여 확률 분포 밀도 함수를 구현하도록 하여 출력 비트의 선형성을 균일하게 할 수 있다.

도 7은 지연 소자들 간의 공정 부정합 및 축적된 지터에 대한 그래프이다.

도 7을 참조하면, x축은 시간에 따른 각 클럭(Φ0, Φ1, Φ2..)의 실질적인 칩 환경에서 지연 소자들간의 공정 미스매치 및 누적된 지터를 나타내고 있다. 즉, 실질적 칩 환경에서 각 지연 소자들의 지연 시간은 공정 미스매치에 따라 완전히 동일할 수 없음을 나타낸다. 공정 미스매치에 따른 지연 시간의 부정합은 불가피하다.

부정합된 지연 소자(도 5의 d 참조)들을 경유한 클럭들(tΦ0, tΦ1, tΦ2..)은 시간이 지날수록, 즉, 지연 소자를 경유할수록 일정한 분포 특성을 갖게 된다. 다시 말해, 각 클럭들(tΦ0, tΦ1, tΦ2..)의 미스매치는 가우시안 분포 특성을 나타내고 있다.

예를 들어, 공정 미스매치에 따라 각 지연 소자(d)의 지연 시간이 결정되어 버린 것은 시간에 따라 불변하는 에러 특성인 정적 무작위 부정합(static random mismatch) 특성이고, 이는 가우시안 분포를 갖는다.

한편, 회로의 동작 특성에 기인한 지터 효과에 따른, 즉 시간에 따라 변할 수 있으며 랜덤하게 발생되는 가능성을 갖는 지터 특성은 동적 무작위 변화(dynamic random variation)라고 정의할 수 있다. 이러한 동적 무작위 변화의 지터 특성은 가우시안 확률 밀도 함수로서 나타낼 수 있다.

따라서, 도 7에서와 같이, 지연 소자들 간의 미스매치와 지터 특성은 클럭(CLKin)의 에지들이 지연 소자(d)들을 경유하면서 점차 누적되고 그 들의 합으로 나타내면서 보다 균일해지는 것을 알 수 있다(도 7의 total # of edges=2^N 참조). 단, 그 N이 충분히 클 때, 확률 밀도 함수가 안정적인 값으로 균일해질 수 있는 것이다.

종래에는 많은 지연 소자(d)를 이용하는 것은 지연 소자(d)간의 미스매치 문제 및 지터로 인하여 부담스러운 문제였다.

하지만, 본 발명의 일 실시 예에서는 오히려 과도한 지연 소자(d)를 구비하도록 함으로써 지터 및 미스매치에 대한 영향을 포함한 각 클럭들을 누적하고 이를 확률 분포 및 확률 밀도 함수를 이용하여 균일한 값으로 되도록 제어할 수 있다. 예컨대, n을 16으로 하면, 모든 지연 소자(d)를 통과한 비트 수는 2ⁿ, 즉 16000개의 지연 클럭들을 생성할 수 있다. 충분히 많은 수의 지연 클럭들은 미스매치 및 지터를 포함하더라도 확률 밀도 함수 및 이들의 합을 산출한다면 오히려 균일화될 수 있다. 이로써, 본 발명의 일 실시 예에서는 지연 소자(d)의 수가 과도하게 많을수록 균일화된 코드를 산출할 수 있는 조건이 된다.

전술한 바대로, 충분한 비트 수, 즉 보간 에지를 획득한 후, 타겟 비트 이하는 확률적으로 발생 빈도가 낮은 범위일 수 있으므로 하위 소정 비트는 절단하도록 하여 타겟 비트 예컨대 10비트가 출력되도록 제어할 수 있다.

도 8은 지연 소자의 수에 따른 추계적(stochastic) 위상의 확률 밀도 함수를 나타낸 그래프이다.

도 8을 참조하면, N의 수가 많아 질수록, 즉 지연 소자(d)의 수가 많아 질수록 보간 에지들이 나타나는 확률 밀도가 균일화됨을 알 수 있다.

이로써, 지연 소자(d)의 수가 많아 질수록 TDC(400)의 출력값은 선형화를 구현하기 용이하고 고해상도로 동작시킬 수 있다.

환언하면, 본 발명의 일 실시 예에서는 지연 소자(d)의 지연 시간 자체에는 무관하다. 지연 소자(d)의 수를 확보하고 이를 확률 밀도 및 확률 분포로 그 값을 유도하는 것으로 TDC(400)의 성능이 결정될 수 있다.

따라서, 본 발명의 일 실시 예는, 지연 소자(d)의 지연양을 줄이거나 정교하게 하는 것으로부터 자유롭다. 그러므로, 설계 시 초저전압으로 구현이 가능한 것이므로 전력 소모를 절감할 수 있다. 또한, 공정의 미스매치 및 클럭의 누적 지터를 이용하므로 설계의 배치 및 배선에 대해 자유로운 설계가 가능하다.

심한 경우, 자동 배치 툴을 이용해서 레이아웃을 한다 하더라도 TDC(400)의 성능에 영향을 미치지 않을 수 있다. 이는 추가적 보정 회로도 필요없게 되는 것으로서, 많은 인적 자원과 설계 시간을 줄일 수 있다.

도 9는 본 발명의 실시 예를 적용한 디지털 PLL(500)의 회로도이다.

디지털 PLL(500)은 고성능의 TDC를 포함한다.

디지털 PLL(500)은 TDC(510), 디지털 루프 필터(520), DCO(530) 및 분주기(540)를 포함한다.

TDC(510)는 수정 발진기(XO)로부터의 기준 신호(ref)와 분주기(540)로부터의 분주 신호(div)를 수신하여 두 신호의 측정 시간 구간 내에 위상의 수를 디지털 코드로 출력한다. 여기서, TDC(510)는 도 5의 TDC(400)를 적용할 수 있다.

디지털 루프 필터(520)는 TDC(510)의 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공한다.

디지털 제어 오실레이터(Digital Control Oscillator; 530)는 필터링된 신호를 발진시킨다.

분주기(540)는 발진된 신호를 1/N분주하여 분주 신호(div)로서 제공한다.

도 10은 본 발명의 실시 예에 따른 TDC를 포함하는 휴대용 전자 장치의 블록도이다.

도 9및 도 10을 참조하면, 휴대용 전자 장치(600)는 DPLL(500), 애플리케이션 프로세서(610), 메모리 인터페이스(620), 디스플레이 컨트롤러(630), 연결 (connectivity; 640), 및 멀티미디어 가속기(multimedia accelerator; 650)를 포함한다.

휴대용 전자 장치(600)는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

애플리케이션 프로세서(610)는 버스(601)를 통해 메모리 인터페이스(620), 디스플레이 컨트롤러(630), 연결(640), 및 멀티미디어 가속기(650)를 제어할 수 있다.

메모리 인터페이스(620)는 내장 메모리 장치를 포함할 수 있고 외부 메모리 장치와 인터페이스할 수 있는 메모리 컨트롤러를 포함할 수 있다.

디스플레이 컨트롤러(630)는 디스플레이에서 디스플레이될 데이터를 상기 디스플레이로 전송할 수 있다.

연결(640)은 GPIO(general purpose input/output(GPIO)) 인터페이스, SPI (serial peripheral interface) 버스, 및/또는 USB OTG(universal serialbus(USB) on-the-go) 등을 포함할 수 있다.

멀티미디어 가속기(650)는 카메라 인터페이스, 멀티포멧 코덱(multi format CODEC), 비디오 프리/포스트 프로세서, 및/또는 JPEG 등을 포함할 수 있다.

통상적인 시간-디지털 변환기(TDC)에 기반한 DPLL 의 경우 해상도 및 전력 면에서 불리하다. 이에 반해 본 발명의 TDC 기반의 회로에 기반한 DPLL 및 휴대용 전자 장치는 해상도 및 전력 면에서 유리하다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명은 시간-디지털 변환기, 특히 디지털 PLL 회로 내의 TDC에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

401: 시작 신호 입력부
402: 종료 신호 입력부
410: 단위 지연기 그룹
420: 가산기
430: 하위 비트 절단부
440: 펄스 생성부

Claims

소정 주기를 갖는 클럭의 한 주기 내에 시작 신호와 종료 신호 사이의 시간 구간을 추출 범위로 하여, 복수의 지연 소자들을 이용해 위상을 보간하는 단위 지연기 그룹;
상기 단위 지연기 그룹의 결과를 카운트하는 가산기; 및
상기 가산기의 결과 중 소정의 하위 비트를 절단하는 하위 비트 절단부를 포함하는 시간 디지털 변환기.
제 1 항에 있어서,
상기 단위 지연기 그룹은,
직렬로 연결된 복수의 단위 지연기를 포함하는 시간 디지털 변환기.
제 2 항에 있어서,
상기 단위 지연기는,
소정의 지연 시간을 갖는 지연 소자;
상기 지연 소자의 출력, 상기 시작 신호 및 상기 종료 신호를 연산 출력하는 논리곱 연산기; 및
상기 논리곱 연산기의 출력을 래치하는 래치를 포함하는 시간 디지털 변환기.
제 3항에 있어서,
상기 클럭이 상기 지연 소자를 경유하도록 구성된 시간 디지털 변환기.
제 2항에 있어서,
상기 단위 지연기 그룹은 타겟 비트 수보다 더 큰 비트수를 출력할 수 있도록 잉여(redundancy)의 지연 소자를 포함하는 시간 디지털 변환기.
측정하고자 하는 시간 구간에 대해, 각각 시작 신호 및 종료 신호를 버퍼링하여 제공할 때, 소정 시간 이 후, 상기 시작 신호 및 상기 종료 신호 구간 내에 카운트되는 클럭의 상승 에지들의 수를 양자화하여 타겟 비트 수로 변환할 수 있는 시간 디지털 변환기.
제 6 항에 있어서,
상기 시간 디지털 변환기는,
복수의 지연 소자들을 구비하여 지연된 신호를 제공하는 단위 지연기 그룹;
상기 단위 지연기 그룹의 결과를 카운트하는 가산기; 및
상기 가산기의 결과 중 소정의 하위 비트를 절단하는 하위 비트 절단부를 포함하는 시간 디지털 변환기.
제 7항에 있어서,
상기 단위 지연기 그룹은,
직렬로 연결된 복수의 단위 지연기를 포함하고,
소정 주기를 갖는 클럭 신호를 상기 단위 지연기를 통과하여 전달하는 시간 디지털 변환기.
제 8항에 있어서,
상기 단위 지연기는 소정 지연 시간을 갖는 지연 소자를 포함하는 시간 디지털 변환기.
제 9항에 있어서,
상기 지연 소자는 타겟 비트 수보다 더 큰 비트수를 출력할 수 있도록 잉여(redundancy)의 수가 추가되어 구성되는 시간 디지털 변환기.