JPH09116426A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JPH09116426A JPH09116426A JP7268591A JP26859195A JPH09116426A JP H09116426 A JPH09116426 A JP H09116426A JP 7268591 A JP7268591 A JP 7268591A JP 26859195 A JP26859195 A JP 26859195A JP H09116426 A JPH09116426 A JP H09116426A
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- Japan
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- digital
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】出力周波数の高精度化およびロック状態に達す
るまでの時間の短縮化を図れるディジタルＰＬＬ回路を
実現する。 【解決手段】入力電圧に応じた周波数の信号を出力する
電圧制御発振器４と、基準信号と電圧制御発振器４の出
力信号との位相を比較する位相比較回路１と、位相比較
回路１から比較結果を入力し、当該比較結果に基づいて
カウント値をカウントアップまたはカウントダウンし、
そのカウント値を電圧制御発振器４に出力するディジタ
ルカウンタ２と、ディジタルカウンタ２から出力された
カウント値を記憶する不揮発性メモリ６と、立ち上げ時
に不揮発性メモリ６に記憶されているカウント値をディ
ジタルカウンタ２にプリセットさせる回路７とを設け
る。
るまでの時間の短縮化を図れるディジタルＰＬＬ回路を
実現する。 【解決手段】入力電圧に応じた周波数の信号を出力する
電圧制御発振器４と、基準信号と電圧制御発振器４の出
力信号との位相を比較する位相比較回路１と、位相比較
回路１から比較結果を入力し、当該比較結果に基づいて
カウント値をカウントアップまたはカウントダウンし、
そのカウント値を電圧制御発振器４に出力するディジタ
ルカウンタ２と、ディジタルカウンタ２から出力された
カウント値を記憶する不揮発性メモリ６と、立ち上げ時
に不揮発性メモリ６に記憶されているカウント値をディ
ジタルカウンタ２にプリセットさせる回路７とを設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルカウン
タを用いたディジタルＰＬＬ(Phase Locked Loop) 回路
に関する。
タを用いたディジタルＰＬＬ(Phase Locked Loop) 回路
に関する。
【０００２】
【従来の技術】図４に示すように、一般的なディジタル
ＰＬＬ回路は、たとえば、位相比較器１、ｍ段（ｍビッ
ト）のディジタルカウンタ２、ディジタル／アナログ
（Ｄ／Ａ）変換器３、電圧制御発振器（ＶＣＯ）４およ
び１／ｎ分周器５を有する。
ＰＬＬ回路は、たとえば、位相比較器１、ｍ段（ｍビッ
ト）のディジタルカウンタ２、ディジタル／アナログ
（Ｄ／Ａ）変換器３、電圧制御発振器（ＶＣＯ）４およ
び１／ｎ分周器５を有する。
【０００３】このような構成において、位相比較器１
で、周波数ｆref の基準クロックｆCKと１／ｎ分周器５
からの発振出力ｆCKO との位相が比較され、その比較結
果に応じたアップダウン信号ＵＰ／ＤＮがディジタルカ
ウンタ２に出力される。たとえば、基準クロックｆCKに
対して発振出力ｆCKO の周期が低い場合にはアップ信号
ＵＰがディジタルカウンタ２に出力され、その逆の場合
にはダウン信号ＤＮがディジタルカウンタ２に出力され
る。ディジタルカウンタ２では、位相比較器１からのア
ップダウン信号に基づいて、カウント値が最下位ビット
から最上位ビットに向かってアップまたはダウンされ、
ｍビットのカウント値Ｓ２がＤ／Ａ変換器３に出力され
る。そして、Ｄ／Ａ変換器３において、ディジタル値Ｓ
２からその値に応じた一定レベルのアナログ信号ＶCONT
に変換されて電圧制御発振器４に出力される。
で、周波数ｆref の基準クロックｆCKと１／ｎ分周器５
からの発振出力ｆCKO との位相が比較され、その比較結
果に応じたアップダウン信号ＵＰ／ＤＮがディジタルカ
ウンタ２に出力される。たとえば、基準クロックｆCKに
対して発振出力ｆCKO の周期が低い場合にはアップ信号
ＵＰがディジタルカウンタ２に出力され、その逆の場合
にはダウン信号ＤＮがディジタルカウンタ２に出力され
る。ディジタルカウンタ２では、位相比較器１からのア
ップダウン信号に基づいて、カウント値が最下位ビット
から最上位ビットに向かってアップまたはダウンされ、
ｍビットのカウント値Ｓ２がＤ／Ａ変換器３に出力され
る。そして、Ｄ／Ａ変換器３において、ディジタル値Ｓ
２からその値に応じた一定レベルのアナログ信号ＶCONT
に変換されて電圧制御発振器４に出力される。
【０００４】電圧制御発振器４では、入力したアナログ
信号ＶCONTのレベルに応じて発振周波数が決定され、周
波数ｆ0 の目標クロックｎｆCKO が出力される。 ま
た、この電圧制御発振器４の出力クロック信号ｎｆCKO
は１／ｎ分周器５に入力される。１／ｎ分周器５は、電
圧制御発振器４からの出力クロック信号ｎｆCKO が１／
ｎ分周され、その発振出力ｆCKO が位相比較器１に出力
される。
信号ＶCONTのレベルに応じて発振周波数が決定され、周
波数ｆ0 の目標クロックｎｆCKO が出力される。 ま
た、この電圧制御発振器４の出力クロック信号ｎｆCKO
は１／ｎ分周器５に入力される。１／ｎ分周器５は、電
圧制御発振器４からの出力クロック信号ｎｆCKO が１／
ｎ分周され、その発振出力ｆCKO が位相比較器１に出力
される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のディジタルＰＬＬ回路では、低ジッタにするた
めには、電圧制御発振器４の発振周波数を制御するため
の信号ＶCNOTの精度が必要であることから、ディジタル
カウンタ２のビット数を大きくする必要があり、その結
果、図５に示すように、ロック状態になるまでに長い引
き込み時間を要していた。すなわち、上述した従来のデ
ィジタルＰＬＬ回路では、出力周波数の精度の向上とロ
ック状態に達するまでの時間の短縮化とが相反する関係
にあることから、これらの双方について同時に十分な特
性を得ることができないという問題がある。
た従来のディジタルＰＬＬ回路では、低ジッタにするた
めには、電圧制御発振器４の発振周波数を制御するため
の信号ＶCNOTの精度が必要であることから、ディジタル
カウンタ２のビット数を大きくする必要があり、その結
果、図５に示すように、ロック状態になるまでに長い引
き込み時間を要していた。すなわち、上述した従来のデ
ィジタルＰＬＬ回路では、出力周波数の精度の向上とロ
ック状態に達するまでの時間の短縮化とが相反する関係
にあることから、これらの双方について同時に十分な特
性を得ることができないという問題がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、出力周波数の高精度化およびロ
ック状態に達するまでの時間の短縮化を図れるディジタ
ルＰＬＬ回路を提供することにある。
のであり、その目的は、出力周波数の高精度化およびロ
ック状態に達するまでの時間の短縮化を図れるディジタ
ルＰＬＬ回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタルＰＬＬ回路は、入力電圧に応じ
た周波数の信号を出力する電圧制御発振器と、基準信号
と前記電圧制御発振器の出力信号との位相を比較する位
相比較回路と、前記位相比較回路から比較結果を入力
し、当該比較結果に基づいてカウント値をカウントアッ
プまたはカウントダウンし、そのカウント値を前記電圧
制御発振器に出力するディジタルカウンタと、上記ディ
ジタルカウンタから出力されたカウント値を記憶する不
揮発性メモリと、立ち上げ時に上記不揮発性メモリに記
憶されているカウント値を上記ディジタルカウンタにプ
リセットさせる回路とを有する。
め、本発明のディジタルＰＬＬ回路は、入力電圧に応じ
た周波数の信号を出力する電圧制御発振器と、基準信号
と前記電圧制御発振器の出力信号との位相を比較する位
相比較回路と、前記位相比較回路から比較結果を入力
し、当該比較結果に基づいてカウント値をカウントアッ
プまたはカウントダウンし、そのカウント値を前記電圧
制御発振器に出力するディジタルカウンタと、上記ディ
ジタルカウンタから出力されたカウント値を記憶する不
揮発性メモリと、立ち上げ時に上記不揮発性メモリに記
憶されているカウント値を上記ディジタルカウンタにプ
リセットさせる回路とを有する。
【０００８】また、本発明のディジタルＰＬＬ回路は、
入力電圧に応じた周波数の信号を出力する電圧制御発振
器と、基準信号と前記電圧制御発振器の出力信号との位
相を比較する位相比較回路と、前記位相比較回路から比
較結果を入力し、当該比較結果に基づいてカウント値を
カウントアップまたはカウントダウンし、そのカウント
値を記憶するとともに、前記電圧制御発振器に出力する
ディジタルカウンタとを有する。
入力電圧に応じた周波数の信号を出力する電圧制御発振
器と、基準信号と前記電圧制御発振器の出力信号との位
相を比較する位相比較回路と、前記位相比較回路から比
較結果を入力し、当該比較結果に基づいてカウント値を
カウントアップまたはカウントダウンし、そのカウント
値を記憶するとともに、前記電圧制御発振器に出力する
ディジタルカウンタとを有する。
【０００９】本発明のディジタルＰＬＬ回路によれば、
ディジタルカウンタの出力ディジタル値が不揮発性メモ
リに記憶される。そして、電源立ち上げ時等に、ディジ
タルカウンタの前回の電源オフ前のカウント値がプリセ
ットされる。このプリセット値はその出力ディジタル値
として、直ちに電圧制御発振器に与えられる。この信号
は、引き込み状態における値とほぼ等しいため、回路
は、短時間でロック状態となる。
ディジタルカウンタの出力ディジタル値が不揮発性メモ
リに記憶される。そして、電源立ち上げ時等に、ディジ
タルカウンタの前回の電源オフ前のカウント値がプリセ
ットされる。このプリセット値はその出力ディジタル値
として、直ちに電圧制御発振器に与えられる。この信号
は、引き込み状態における値とほぼ等しいため、回路
は、短時間でロック状態となる。
【００１０】また、本発明のディジタルＰＬＬ回路によ
れば、ディジタルカウンタのカウント値はそのまま記憶
される。そして、電源立ち上げ時等に、ディジタルカウ
ンタの前回の電源オフ前のカウント値がそのまま出力さ
れる。この出力ディジタル値は、直ちに電圧制御発振器
に与えられる。この信号は、引き込み状態における値と
ほぼ等しいため、回路は、短時間でロック状態となる。
れば、ディジタルカウンタのカウント値はそのまま記憶
される。そして、電源立ち上げ時等に、ディジタルカウ
ンタの前回の電源オフ前のカウント値がそのまま出力さ
れる。この出力ディジタル値は、直ちに電圧制御発振器
に与えられる。この信号は、引き込み状態における値と
ほぼ等しいため、回路は、短時間でロック状態となる。
【００１１】
【発明の実施の形態】第１実施形態 図１は、本発明に係るディジタルＰＬＬ回路の第１の一
実施形態を示すブロック図である。図１に示すように、
本実施形態に係るディジタルＰＬＬ回路は、位相比較器
１、ｍビットのディジタルカウンタ２、Ｄ／Ａ変換器
３、電圧制御発振器（ＶＣＯ）４、１／ｎ分周器５、ｍ
ビットの不揮発性メモリ、およびパワーオンリセット回
路７により構成されている。
実施形態を示すブロック図である。図１に示すように、
本実施形態に係るディジタルＰＬＬ回路は、位相比較器
１、ｍビットのディジタルカウンタ２、Ｄ／Ａ変換器
３、電圧制御発振器（ＶＣＯ）４、１／ｎ分周器５、ｍ
ビットの不揮発性メモリ、およびパワーオンリセット回
路７により構成されている。
【００１２】位相比較器１は、周波数ｆref の基準クロ
ックｆckと１／ｎ分周器５からの発振出力ｆcko との位
相を比較し、その比較結果に応じたアップダウン信号Ｕ
Ｐ／ＤＮをディジタルカウンタ２に出力する。たとえ
ば、基準クロックｆckに対して発振出力ｆcko の周期が
短い場合にはアップ信号ＵＰをディジタルカウンタ２に
出力し、その逆の場合にはダウン信号ＤＮをディジタル
カウンタ２に出力する。
ックｆckと１／ｎ分周器５からの発振出力ｆcko との位
相を比較し、その比較結果に応じたアップダウン信号Ｕ
Ｐ／ＤＮをディジタルカウンタ２に出力する。たとえ
ば、基準クロックｆckに対して発振出力ｆcko の周期が
短い場合にはアップ信号ＵＰをディジタルカウンタ２に
出力し、その逆の場合にはダウン信号ＤＮをディジタル
カウンタ２に出力する。
【００１３】ディジタルカウンタ２は、位相比較器１か
らのアップダウン信号ＵＰ／ＤＮに基づいて、カウント
値が最下位ビットから最上位ビットに向かってアップま
たはダウンし、ｍビットのカウント値Ｓ２をＤ／Ａ変換
器３に出力する。また、パワーオン時等にプリセットイ
ネーブル信号Ｓ７を受けるとｍビット不揮発性メモリ７
に記憶されているｍビットのディジタル値がプリセット
される。
らのアップダウン信号ＵＰ／ＤＮに基づいて、カウント
値が最下位ビットから最上位ビットに向かってアップま
たはダウンし、ｍビットのカウント値Ｓ２をＤ／Ａ変換
器３に出力する。また、パワーオン時等にプリセットイ
ネーブル信号Ｓ７を受けるとｍビット不揮発性メモリ７
に記憶されているｍビットのディジタル値がプリセット
される。
【００１４】Ｄ／Ａ変換器３は、ディジタルカウンタ２
から出力されたディジタル値Ｓ２をその値に応じた一定
レベルのアナログ信号ＶCONTに変換して電圧制御発振器
４に出力する。
から出力されたディジタル値Ｓ２をその値に応じた一定
レベルのアナログ信号ＶCONTに変換して電圧制御発振器
４に出力する。
【００１５】電圧制御発振器４は、入力したカウント値
Ｓ３によって発振周波数を決定し、最終的に周波数ｆ0
の目標クロックｎｆcko を出力する。
Ｓ３によって発振周波数を決定し、最終的に周波数ｆ0
の目標クロックｎｆcko を出力する。
【００１６】１／ｎ分周器５は、電圧制御発振器４から
の出力信号Ｓ４を分周した発振出力ｆ５を位相比較器２
に出力する。
の出力信号Ｓ４を分周した発振出力ｆ５を位相比較器２
に出力する。
【００１７】ｍビット不揮発性メモリ６は、たとえばフ
ラッシュメモリ、ＥＥＰＲＯＭ、あるいは強誘電体を用
いたＲＡＭ等により構成され、ディジタルカウンタ２の
ｍビットのディジタル値Ｓ２を記憶する。そして、ＰＰ
Ｌ回路がオフされたときに記憶されたｍビットのディジ
タル値がディジタルカウンタ２にロードされる。
ラッシュメモリ、ＥＥＰＲＯＭ、あるいは強誘電体を用
いたＲＡＭ等により構成され、ディジタルカウンタ２の
ｍビットのディジタル値Ｓ２を記憶する。そして、ＰＰ
Ｌ回路がオフされたときに記憶されたｍビットのディジ
タル値がディジタルカウンタ２にロードされる。
【００１８】パワーオンリセット回路７は、ＰＬＬ回路
の電源がオンにされると、プリセットイネーブル信号Ｓ
７をディジタルカウンタ２に出力する。
の電源がオンにされると、プリセットイネーブル信号Ｓ
７をディジタルカウンタ２に出力する。
【００１９】次に、上記構成による動作を説明する。Ｐ
ＬＬ回路がオン状態にある場合には、位相比較器１で、
周波数ｆref の基準クロックｆCKと１／ｎ分周器５から
の発振出力ｆCKO との位相が比較され、その比較結果に
応じたアップダウン信号がディジタルカウンタ２に出力
される。たとえば、基準クロックｆCKに対して発振出力
ｆCKO の周期が低い場合にはアップ信号ＵＰがディジタ
ルカウンタ２に出力され、その逆の場合にはダウン信号
ＤＮがディジタルカウンタ２に出力される。ディジタル
カウンタ２では、位相比較器１からのアップダウン信号
に基づいて、カウント値が最下位ビットから最上位ビッ
トに向かってアップまたはダウンされ、ｍビットのカウ
ント値Ｓ２がＤ／Ａ変換器３に出力される。このとき、
ｍビットのカウント値Ｓ２はｍビット不揮発性メモリ６
に格納される。
ＬＬ回路がオン状態にある場合には、位相比較器１で、
周波数ｆref の基準クロックｆCKと１／ｎ分周器５から
の発振出力ｆCKO との位相が比較され、その比較結果に
応じたアップダウン信号がディジタルカウンタ２に出力
される。たとえば、基準クロックｆCKに対して発振出力
ｆCKO の周期が低い場合にはアップ信号ＵＰがディジタ
ルカウンタ２に出力され、その逆の場合にはダウン信号
ＤＮがディジタルカウンタ２に出力される。ディジタル
カウンタ２では、位相比較器１からのアップダウン信号
に基づいて、カウント値が最下位ビットから最上位ビッ
トに向かってアップまたはダウンされ、ｍビットのカウ
ント値Ｓ２がＤ／Ａ変換器３に出力される。このとき、
ｍビットのカウント値Ｓ２はｍビット不揮発性メモリ６
に格納される。
【００２０】そして、Ｄ／Ａ変換器３において、ディジ
タル値Ｓ２からその値に応じた一定レベルのアナログ信
号ＶCONTに変換されて電圧制御発振器４に出力される。
タル値Ｓ２からその値に応じた一定レベルのアナログ信
号ＶCONTに変換されて電圧制御発振器４に出力される。
【００２１】電圧制御発振器４では、入力したアナログ
信号ＶCONTのレベルに応じて発振周波数が決定され、周
波数ｆ0 の目標クロックｎｆCKO が出力される。 ま
た、この電圧制御発振器４の出力クロック信号ｎｆCKO
は１／ｎ分周器５に入力される。１／ｎ分周器５は、電
圧制御発振器４からの出力クロック信号ｎｆCKO が１／
ｎ分周され、その発振出力ｆCKO が位相比較器１に出力
される。
信号ＶCONTのレベルに応じて発振周波数が決定され、周
波数ｆ0 の目標クロックｎｆCKO が出力される。 ま
た、この電圧制御発振器４の出力クロック信号ｎｆCKO
は１／ｎ分周器５に入力される。１／ｎ分周器５は、電
圧制御発振器４からの出力クロック信号ｎｆCKO が１／
ｎ分周され、その発振出力ｆCKO が位相比較器１に出力
される。
【００２２】ここで、ＰＬＬ回路がオフ状態あるいは電
源がオンにされると、その時点のディジタルカウンタ２
の出力値Ｓ２が記憶され、保持される。そして、たとえ
ば電源がオンにされると、パワーオンリセット回路７に
よりプリセットイネーブル信号Ｓ７がディジタルカウン
タ２に出力される。
源がオンにされると、その時点のディジタルカウンタ２
の出力値Ｓ２が記憶され、保持される。そして、たとえ
ば電源がオンにされると、パワーオンリセット回路７に
よりプリセットイネーブル信号Ｓ７がディジタルカウン
タ２に出力される。
【００２３】ディジタルカウンタ２では、プリセットイ
ネーブル信号Ｓ７を受けるとｍビット不揮発性メモリ７
に記憶されているｍビットのディジタル値がプリセット
される。このプリセット値はその出力ディジタル値Ｓ２
として、直ちにＤ／Ａ変換器３に入力され、ディジタル
値Ｓ２に対応したアナログ信号ＶCONTが直ちに電圧制御
発振器４に与えられる。この信号ＶCONTは、引き込み状
態におけるＤＣ値とほぼ等しいため、図２に示すよう
に、本ディジタルＰＬＬ回路は、短時間でロック状態と
なる。
ネーブル信号Ｓ７を受けるとｍビット不揮発性メモリ７
に記憶されているｍビットのディジタル値がプリセット
される。このプリセット値はその出力ディジタル値Ｓ２
として、直ちにＤ／Ａ変換器３に入力され、ディジタル
値Ｓ２に対応したアナログ信号ＶCONTが直ちに電圧制御
発振器４に与えられる。この信号ＶCONTは、引き込み状
態におけるＤＣ値とほぼ等しいため、図２に示すよう
に、本ディジタルＰＬＬ回路は、短時間でロック状態と
なる。
【００２４】以上説明したように、本実施形態によれ
ば、ディジタルＰＬＬ回路において、ディジタルカウン
タ２の出力ディジタル値Ｓ２を記憶する不揮発性メモリ
６を設け、電源立ち上げ時等に、ディジタルカウンタ２
の前回の電源オフ前のカウント値をプリセットするよう
にしたので、ディジタルカウンタ２のビット数を大きく
して出力周波数の高精度化を図れるとともに、ロック状
態に達するまでの時間の短縮化をも図ることができる。
ば、ディジタルＰＬＬ回路において、ディジタルカウン
タ２の出力ディジタル値Ｓ２を記憶する不揮発性メモリ
６を設け、電源立ち上げ時等に、ディジタルカウンタ２
の前回の電源オフ前のカウント値をプリセットするよう
にしたので、ディジタルカウンタ２のビット数を大きく
して出力周波数の高精度化を図れるとともに、ロック状
態に達するまでの時間の短縮化をも図ることができる。
【００２５】第２実施形態 図３、本発明に係るディジタルＰＬＬ回路の第２の実施
形態を示すブロック図である。本第２の実施形態と上述
した第１の実施形態と異なる点は、不揮発性メモリを別
途設ける代わりに、ディジタルカウンタ２ａ自身をｍビ
ット不揮発性メモリにより構成したことにある。
形態を示すブロック図である。本第２の実施形態と上述
した第１の実施形態と異なる点は、不揮発性メモリを別
途設ける代わりに、ディジタルカウンタ２ａ自身をｍビ
ット不揮発性メモリにより構成したことにある。
【００２６】本実施形態によれば、プリセット系の回路
が不要となり、その結果、上述した第１の実施形態の効
果に加えて、回路構成の簡単化を図ることができるとい
う利点がある。
が不要となり、その結果、上述した第１の実施形態の効
果に加えて、回路構成の簡単化を図ることができるとい
う利点がある。
【００２７】
【発明の効果】本発明のディジタルＰＬＬ回路によれ
ば、出力周波数の高精度化およびロック状態に達するま
での時間の短縮化を図ることが可能になる。
ば、出力周波数の高精度化およびロック状態に達するま
での時間の短縮化を図ることが可能になる。
【図１】本発明に係るディジタルＰＬＬ回路の第１の実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図２】図１に示すディジタルＰＬＬ回路の起動からロ
ック状態になるまでの引き込み時間について示す図であ
る。
ック状態になるまでの引き込み時間について示す図であ
る。
【図３】本発明に係るディジタルＰＬＬ回路の第２の実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図４】一般的なディジタルＰＬＬ回路のブロック図で
ある。
ある。
【図５】図４に示すディジタルＰＬＬ回路の起動からロ
ック状態になるまでの引き込み時間について示す図であ
る。
ック状態になるまでの引き込み時間について示す図であ
る。
１…位相比較器 ２，２ａ…ディジタルカウンタ ３…ディジタル／アナログ（Ｄ／Ａ）変換器 ４…電圧制御発振器 ５…１／ｎ分周器 ６…不揮発性メモリ ７…パワーオンリセット回路
Claims (2)
- 【請求項１】 入力電圧に応じた周波数の信号を出力す
る電圧制御発振器と、 基準信号と前記電圧制御発振器の出力信号との位相を比
較する位相比較回路と、 前記位相比較回路から比較結果を入力し、当該比較結果
に基づいてカウント値をカウントアップまたはカウント
ダウンし、そのカウント値を前記電圧制御発振器に出力
するディジタルカウンタと、 上記ディジタルカウンタから出力されたカウント値を記
憶する不揮発性メモリと、 立ち上げ時に上記不揮発性メモリに記憶されているカウ
ント値を上記ディジタルカウンタにプリセットさせる回
路とを有するディジタルＰＬＬ回路。 - 【請求項２】 入力電圧に応じた周波数の信号を出力す
る電圧制御発振器と、 基準信号と前記電圧制御発振器の出力信号との位相を比
較する位相比較回路と、 前記位相比較回路から比較結果を入力し、当該比較結果
に基づいてカウント値をカウントアップまたはカウント
ダウンし、そのカウント値を記憶するとともに前記電圧
制御発振器に出力するディジタルカウンタとを有するデ
ィジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268591A JPH09116426A (ja) | 1995-10-17 | 1995-10-17 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268591A JPH09116426A (ja) | 1995-10-17 | 1995-10-17 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116426A true JPH09116426A (ja) | 1997-05-02 |
Family
ID=17460668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7268591A Pending JPH09116426A (ja) | 1995-10-17 | 1995-10-17 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116426A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041981A (ko) * | 2002-11-12 | 2004-05-20 | 한국전자통신연구원 | 디지털 처리 위상 고정 루프의 클록 동기 제어 방법 |
| US7145975B2 (en) | 2001-10-24 | 2006-12-05 | Macronix International Co., Ltd. | Digital phase-locked loop compiler |
| CN1326326C (zh) * | 2004-12-23 | 2007-07-11 | 太原理工大学 | 高速线性调频信号源电路 |
| JP2020036203A (ja) * | 2018-08-30 | 2020-03-05 | ラピスセミコンダクタ株式会社 | 位相同期回路 |
| JP2020167527A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 発振回路、半導体装置、オシレータｉｃ |
-
1995
- 1995-10-17 JP JP7268591A patent/JPH09116426A/ja active Pending
Cited By (5)
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