KR20040041981A - 디지털 처리 위상 고정 루프의 클록 동기 제어 방법 - Google Patents

디지털 처리 위상 고정 루프의 클록 동기 제어 방법 Download PDF

Info

Publication number
KR20040041981A
KR20040041981A KR1020020070094A KR20020070094A KR20040041981A KR 20040041981 A KR20040041981 A KR 20040041981A KR 1020020070094 A KR1020020070094 A KR 1020020070094A KR 20020070094 A KR20020070094 A KR 20020070094A KR 20040041981 A KR20040041981 A KR 20040041981A
Authority
KR
South Korea
Prior art keywords
time
digital
locked loop
phase locked
clock
Prior art date
Application number
KR1020020070094A
Other languages
English (en)
Inventor
김봉수
이규호
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020020070094A priority Critical patent/KR20040041981A/ko
Publication of KR20040041981A publication Critical patent/KR20040041981A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 디지털 처리 위상 고정 루프의 클록 동기 제어 방법에 관하여 개시한다. 본 발명에 따른 디지털 처리 위상 고정 루프의 클록 동기 제어 방법에 따르면, 망동기 장치가 초기 기동할 때 위상 고정 루프 수행 시 각 동작 모드로의 천이 시각과 각 동작 모드에서의 디지털/아날로그 변환기의 제어 데이터를 비휘발성 메모리에 저장하였다가, 망동기 장치 재기동시에 저장된 데이터를 사용하여 위상 고정 루프를 수행한다. 따라서, 외부 기준 클록과 자체 생성 클록을 동기시키는 데 소요되는 시간을 단축할 수 있다.

Description

디지털 처리 위상 고정 루프의 클록 동기 제어 방법{Clock Synchronizing Method for Digital Processing Phase Locked Loop}
본 발명은 디지털 처리 위상 고정 루프의 클록 동기 제어 방법에 관한 것으로, 더욱 상세하게는 디지털 처리 위상 고정 루프에서 각 동작 모드에서의 클록 동기 시간을 단축하여 안정된 고품질의 클록을 생성하는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법에 관한 것이다.
일반적으로 음성 및 데이터를 교환하는 전전자교환기(全電子交換機)와 ATM(Asynchronous Transfer Mode) 전송 방식에 의하여 데이터를 교환하는 ATM 교환기 시스템 등의 고안정도 클록을 필요로 하는 시스템에서는 클록의 동기를 일치시키기 위하여 망동기 장치를 사용한다.
망동기 장치는 상위 외부 기준 망에서 기준 클록을 수신하고, 자체적으로 생성한 클록의 주파수와 위상을 외부로부터 수신한 기준 클록과 일치시켜서 시스템에 공급함으로써, 전체 망의 클록 동기를 일치시켜서 송수신 및 교환되는 데이터의 손실을 방지한다.
즉, 망동기 장치는 우선 자체적으로 생성한 클록의 주파수를 외부로부터 수신된 기준 클록의 주파수와 일치시킨 후, 자체적으로 생성한 클록의 위상을 외부로부터 수신된 기준 클록의 위상과 일치시킨다. 이렇게 외부 망에서 사용되는 클록과 주파수와 위상이 일치하는 클록을 교환 시스템에 공급하면, 시스템 내의 모든 장치들이 이 클록을 기준으로 동작하게 되므로 교환 시스템 내의 모든 장치와 외부 망과의 클록이 일치하게 되어 외부 망과의 데이터 송수신 시 손실이 없게 된다.
이러한 망동기 장치는 디지털 처리 위상 고정 루프(Digital ProcessingPhase Locked Loop, DP-PLL)부를 포함하며, 디지털 처리 위상 고정 루프부는 프리(Free) 모드, 패스트(Fast) 모드, 노멀(Normal) 모드, 파인 노멀(Fine Normal) 모드의 4가지 모드로 동작한다.
프리 모드는 망동기 장치가 처음 기동될 때 동작하는 모드로써, 망동기 장치 내에서 생성되는 클록과 외부로부터 수신된 기준 클록의 주파수 차이가 일정한 범위 이내로 들어오면 다음 동작 모드인 패스트 모드로 천이하고, 해당 주파수 차이가 일정 범위 이상이면 계속 프리 모드로 동작한다.
패스트 모드는 내부적으로 생성된 클록의 주파수가 외부에서 수신된 기준 클록의 주파수에 빠르게 수렴하도록 제어하며, 외부 기준 클록과 자체 생성 클록의 주파수 차이가 일정 범위 이내에 들어오면 다음 동작 모드인 노멀 모드로 천이한다.
노멀 모드에서는 외부 수신 기준 클록과 자체 생성 클록의 주파수를 일치시켜서 다음 동작 모드인 파인 노멀 모드로 천이 한다. 파인 노멀 모드에서는 자체 생성 클록의 위상을 외부 기준 클록의 위상과 일치시킨다.
그러나, 이러한 종래의 망동기 장치는 초기 기동뿐만 아니라 재기동 시에도 위와 같은 처리 절차를 반복하기 때문에 클록을 동기시키는 데 많은 시간이 소요된다.
그러므로 본 발명은 이러한 문제점을 해결하기 위한 것으로, 망동기 장치가 초기 기동 시에 사용한 데이터를 비휘발성 메모리에 저장하였다가, 재기동시에 저장된 데이터를 사용함으로써 외부 기준 클록과 자체 생성 클록을 동기시키는 데 소요되는 시간을 단축하는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예에 따른 망동기 장치의 개략적인 구성을 나타낸 도이다.
도 2는 본 발명의 실시예에 따른 디지털 처리 위상 고정 루프의 구성을 개략적으로 나타낸 도이다.
도 3는 본 발명의 실시예에 따른 망동기 장치의 동작 모드를 나타낸 도이다.
도 4는 본 발명의 실시예에 따른 망동기 장치의 동작 모드의 흐름도이다.
도 5는 도 4에서 개선된 패스트 모드 PLL 수행의 흐름도이다.
도 6은 도 4에서 개선된 노멀 모드 PLL 수행의 흐름도이다.
***도면의 주요 부분에 대한 부호의 설명***
100 : 망동기 장치110 : 외부 기준 클록 수신부
120 : 자체 클록 생성부130 : 디지털 처리 위상 고정 루프부
131 : DACD 생성부132 : D/A 변환기
133 : VCO
이러한 기술적 과제를 달성하기 위한, 본 발명의 특징에 따른 디지털 처리 위상 고정 루프의 클록 제어 방법은, a) 위상 고정 루프를 처음 수행하는지 여부를 판단하는 단계;
b) 상기 a) 단계에서 위상 고정 루프를 처음 수행하는 것으로 판단되는 경우, 상기 위상 고정 루프를 수행하면서 다음 단계로 천이하는 시점의 천이 시각 및 디지털/아날로그 제어 데이터를 비휘발성 메모리에 저장하는 단계; 및
c) 상기 a) 단계에서 위상 고정 루프를 처음 수행하는 것이 아니라고 판단되는 경우, 상기 b) 단계에서 저장된 천이 시각 및 디지털/아날로그 제어 데이터를 이용하여 상기 b) 단계의 위상 고정 루프 수행 시간보다 짧은 시간 동안 상기 위상 고정 루프를 수행하는 단계를 포함한다.
상기 a) 단계에서,
상기 천이 시각 및 디지털/아날로그 제어 데이터는 비휘발성 메모리에 저장된다.
상기 c) 단계는,
i) 상기 위상 고정 루프 수행 중 현 단계로의 천이 시각, 다음 단계로의 천이 시각 및 다음 단계로 천이할 때의 디지털/아날로그 제어 데이터를 상기 메모리로부터 읽어들이는 단계; ii) 상기 i) 단계에서 읽어들인 데이터로부터 반복 보정 시간을 계산하는 단계; iii) 상기 i) 단계에서 읽어들인 데이터로부터 반복 보정 디지털/아날로그 제어 데이터를 계산하는 단계; 및 iv) 상기 ii) 단계 및 iii) 단계에서 계산한 상기 반복 보정 시간 및 반복 보정 디지털/아날로그 제어 데이터를 가지고 n(n은 정수)번 루프를 반복하며 클록을 보상하는 단계를 포함한다.
상기 ii) 단계에서,
상기 위상 고정 루프 수행 시간을 상기 위상 고정 루프를 처음 수행할 때의 수행시간의 1/m로 단축할 때, 상기 반복 보정 시간은 다음 식에 의해 계산된다.
ΔTa= (TIMEa+1-TIMEa) / (m×n)
상기 식에서,
ΔTa는 현 단계에서의 반복 보정 시간이고, TIMEa는 현 단계로의 천이 시각이고, TIMEa+1은 다음 단계로의 천이 시각이며, m과 n은 정수이다..
또한, 상기 iii) 단계에서,
상기 반복 보정 디지털/아날로그 제어 데이터는 다음 식에 의해 계산된다.
ΔDa= (DACDa+1-DACDa) / n
상기 식에서, ΔDa는 현 단계에서의 디지털/아날로그 제어 데이터이고, DACDa는 현 단계로 천이할 때의 디지털/아날로그 제어 데이터이고, DACDa+1은 다음 단계 천이할 때의 디지털/아날로그 제어 데이터이며, n은 정수이다.
또한, 상기 m은 2 또는 3인 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
상기 iv) 단계는,
상기 ii) 단계에서 계산한 상기 반복 보정 시간만큼 대기하고, 현 단계로 천이할 때의 디지털/아날로그 제어 데이터에 상기 iii) 단계에서 계산한 반복 보정 디지털/아날로그 제어 데이터를 더하는 과정을 n(n은 정수)번 되풀이한다.
또한, 상기 위상 고정 루프는 하드웨어를 예열하기 위한 프리 모드, 내부 생성 클록과 외부 기준 클록의 주파수 차이를 단축시키는 패스트 모드, 내부 생성 클록과 외부 기준 클록의 주파수를 일치시키는 노멀 모드 및 내부 생성 클록과 외부 기준 클록의 위상을 일치시키는 파인 노멀 모드를 포함하며,
상기 i) 단계는,
상기 패스트 모드 및 노멀 모드에서 상기 저장된 천이 시각 및 디지털/아날로그 제어 데이터를 이용한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 망동기 장치의 개략적인 구성을 나타낸 것이다.
도 1에 도시된 바와 같이, 망동기 장치(100)는 외부 기준 클록 수신부(110), 자체 클록 생성부(120) 및 디지털 처리 위상 고정 루프부(130)를 포함한다.
외부 기준 클록 수신부(110)는 상위 외부 망의 각 교환 시스템에서 제공되는 여러 가지 외부 기준 클록을 수신하고, 자체 클록 생성부(120)는 자체 시스템에 사용하기 위하여 자체 클록을 생성한다. 디지털 처리 위상 고정 루프부(130) 외부 기준 클록 수신부(110)에서 선택된 외부 기준 클록(A)과 자체 생성된 클록(B)을 수신하여 주파수 및 위상 차이를 처리한다.
도 2는 본 발명의 실시예에 따른 디지털 처리 위상 고정 루프부(130)의 구성을 나타낸 것이다.
도 2에 도시된 바와 같이, 디지털 처리 위상 고정 루프부(130)는 DACD(digital to analog converter control data) 생성부(131), D/A 변환기(Digital to Analog Converter)(132) 및 VCO(voltage controlled oscillator)(133)를 포함한다.
DACD 생성부(131)는 외부 기준 클록 수신부(110)에서 선택된 외부 기준 클록(A)과 자체 생성된 클록(B)을 수신하여 두 클록의 주파수와 위상 차로 DACD를 생성한다. 여기서 DACD는 VOC(133)에서 출력되는 클록의 주파수 및 위상을 변화시키기 위하여 입력되는 디지털 데이터로서, 먼저 초기에 기준점을 설정하고, 이 기준점 이상/이하로 일정 폭의 범위를 갖고 이 범위 내에서 DACD를 변동시켜서 출력 클록의 주파수 및 위상을 제어한다. 이후, 디지털 처리 위상 고정 루프가 안정 상태에 도달하면 이때의 DACD는 일정한 작은 변동 범위를 갖는 고유의 값이 된다.
한편, DACD는 D/A 변환기(132)를 거쳐 아날로그 전압으로 변환된다. 즉, 임의의 시간 t1에서의 아날로그 전압이 V1이고, 임의의 시간 t2에서 DACD가 증가하면, 그 증가한 차이만큼이 아날로그 전압의 증가로 나타난다.
또한, VCO(voltage controlled oscillator)(133)는 자체 기준 주파수로 클록을 발생시키며, D/A 변환기(132)로부터 입력된 아날로그 전압의 강약에 따라 주파수 및 위상이 변환된 클록을 출력한다. 즉, DACD를 변동시키면 이 변동 값에 해당하는 아날로그 전압을 D/A 변환기(132)에서 출력하고, 이 아날로그 전압이 VCO(133)에 가해지면 DACD의 변동 값만큼 출력 클록의 주파수 및 위상이 변경된다.
도 3은 본 발명의 실시예에 따른 위상 고정 루프(Phase Locked Loop, 이하 PLL이라고 칭함)의 동작 모드를 나타낸 것으로, 수신된 외부 기준 클록에 자체 생성된 클록을 동기 시키는 과정에 있어서 각각의 동작 모드를 구별하여 동작시킴으로써 효율적인 클록 동기 과정을 이룰 수 있다.
프리(Free) 모드(201)는 망동기 장치가 초기 동작할 때의 동작 모드이다. 이 모드는 하드웨어의 각 소자를 예열시키기 위한 것으로, 특히 VCO(133)는 온도에 민감하므로 이처럼 프리 모드(201)를 두어 적정 온도 특성에 도달하도록 한다. 프리 모드(201)에서는 DACD를 중심 값으로 유지하면서 수신되는 외부 기준 클록과 자체 생성 클록과의 주파수 편차를 측정하여 이 편차가 일정 오차 범위 이내로 들어오면 패스트(Fast) 모드(202)로 천이한다. 이때, 패스트 모드(202)로 천이할 때의 시각과 이때의 DACD를 기록한다. 한편, 외부 기준 클록과 자체 생성 클록과의 주파수 편차가 일정 오차 범위를 초과하면 계속 프리 모드(201)를 유지한다.
패스트 모드(202)는 수신된 외부 기준 클록과 자체 생성 클록과의 주파수 편차에 대하여 높은 이득값을 가지고 보상을 수행함으로써 두 클록간의 주파수 편차를 줄인다. 이때, 해당 주파수 편차에 대하여 짧은 기간 동안에 보상을 하면 VCO(133)의 특성에 의해 자체 생성 클록이 발진할 수 있으므로 장기간에 걸쳐 보상을 수행하여 자체 생성 클록이 발진하는 것을 방지한다.
패스트 모드(202)에서는 수신되는 외부 기준 클록과 자체 생성 클록과의 주파수 편차를 측정한 후 이를 DACD로 변환하고, 이 DACD로 VCO(133)를 제어하여 두 클록간의 주파수 편차를 줄인다. 이때, 두 클록간의 주파수 편차가 일정 오차 범위를 초과하면 계속 패스트 모드(202)를 유지하고, 일정 오차 범위 이내로 들어오면 노멀(Normal) 모드(203)로 천이하고, 노멀 모드(203)로 천이 했을 때의 시각과 DACD를 기록한다.
노멀 모드(203)에서는 수신된 외부 기준 클록과 자체 생성 클록과의 주파수 편차에 대하여 낮은 이득값를 가지고 보상을 수행함으로써, 두 클록간의 주파수 편차를 제거하여 주파수를 일치시킨다. 이때, 앞서 설명한 바와 같이 짧은 기간 동안에 주파수 편차를 보상을 하면 VCO(133)의 특성에 의해 자체 생성 클록이 발진할 수 있으므로, 장기간에 걸쳐 보상을 수행함으로써 자체 생성 클록의 발진을 방지한다.
노멀 모드(203)에서는 수신되는 외부 기준 클록과 자체 생성 클록과의 주파수 편차를 측정하여 이를 DACD로 변환하고, 이 DACD로 VCO(133)를 제어하여 두 클록간의 주파수를 일치시킨다. 이렇게 두 클록간의 주파수가 일치하면, 자체 생성 클록의 위상을 외부 수신 기준 클록의 위상에 맞추기 위하여 파인 노멀(Fine Normal) 모드(204)로 천이한다. 이때, 파인 노멀 모드(204)로 천이한 시각과 DACD를 기록한다.
파인 노멀 모드(204)에서는 자체 생성한 클록이 수신된 외부 기준 클록에 대하여 주파수는 일치하고 미세한 위상만 차이만 있다. 따라서, 아주 작은 이득값로 단시간마다 보정을 수행하여 두 클록간의 위상을 일치시킨다. 또한, 파인 노멀 모드(204)에서 허용하는 주파수 오차 범위를 초과하면, 이전 모드인 노멀 모드(203)로 천이한다.
한편, 패스트 모드(202)에서 주파수 흐트러짐이 발생하면, 이전 모드인 프리 모드(201)로 천이하는 것이 아니라, 중간 천이 모드인 홀드 패스트(Hold Fast) 모드(205)로 천이한다. 홀드 패스트 모드(205)는 이러한 주파수 흐트러짐이 순간적인 잡음인지 진짜 주파수 흐트러짐인지를 구분하기 위한 것으로, 이를 위하여 수신되는 외부 기준 클록을 계속 감시한다. 이에 따라, 순간적인 잡음에 기인한 주파수 흐트러짐이라고 판단되면 이전 동작 모드인 패스트 모드(202)로 다시 복원하고, 계속 주파수 흐트러짐이 발생하면 초기 시작 모드인 프리 모드(201)로 천이하여 다시 PLL 동작을 수행한다.
또한, 노멀 모드(203)에서도 주파수 흐트러짐이 발생하면 이전 모드인 패스트 모드(203)로 천이하는 것이 아니라, 이러한 주파수 흐트러짐이 순간적인 잡음인지 진짜 주파수 흐트러짐인지를 구분하기 위하여 중간 천이 모드인 홀드 노멀(Hold Normal) 모드(206)로 천이한다. 홀드 노멀 모드(206)는 수신되는 외부 기준 클록을 계속 감시하여, 순간적인 잡음에 기인한 주파수 흐트러짐이라고 판단되면 이전 동작 모드인 노멀 모드(203)로 다시 복원하여 PLL 동작을 수행하고, 계속 주파수 흐트러짐이 발생하면 초기 시작 PLL 모드인 프리 모드(201)로 천이하여 다시 PLL 동작을 수행한다.
도 4는 본 발명의 실시예에 따른 PLL의 전체 동작 모드의 흐름을 나타낸 것이다.
도 4에 도시된 바와 같이, 망동기 장치가 기동되면, 우선 처음 PLL 동작을 수행하는지 여부를 검사한다(S401). 즉, 이전에 PLL 동작이 수행될 때 각 동작 모드에서 저장되어 재 사용할 수 있는 DACD와 천이 시각이 비휘발성 메모리에 기록되어 있는지를 검사한다. 검사 결과 저장된 DACD와 천이 시각이 없으면, 각 동작 모드 별 PLL 동작을 순차적으로 수행한다(S402~404). 이때, 패스트 모드 PLL 동작(S403) 및 노멀 모드 PLL 동작(S404) 시 각 동작 모드 별 DACD 및 천이 시각을 기록하고, 첫 번째 PLL 수행이 되었음을 비휘발성 메모리 상에 표시한다(S405). 그리고 마지막 동작 모드인 파인 노멀 모드 PLL 동작을 수행한다(S409).
한편, 처음 PLL 동작을 수행하는지 여부를 검사하는 단계(S401)에서 이전에 PLL 동작이 수행되어 각 동작 모드에서 저장되어 재 사용할 수 있는 DACD와 천이 시각이 기록되어 있다고 판단되면, 저장된 DACD와 천이 시각을 사용하여 빠른 시간 내에 개선된 PLL 동작을 수행하여(S406~408) 안정된 클록을 생성할 수 있다. 즉, 망동기 장치가 재 기동하여 PLL 동작을 시작하면, 초기 동작 모드인 프리 모드(201)에서는 처음 PLL 수행시 프리 모드(201)의 동작(S402)과 동일하게 외부 수신 기준 클록과 자체 생성 클록간의 주파수 오차가 일정 범위 이내로 들어오기를 기다리고, 두 클록간의 주파수 오차가 일정 범위 이내로 들어오면 다음 동작 모드인 패스트 모드(202)로 천이한다(S407).
패스트 모드(202)에서는 처음 PLL 수행을 통하여 얻어진 DACD와 천이 시각으로부터 개선된 패스트 모드 PLL을 수행한다(S408).
도 5는 본 발명의 실시예에 따른 개선된 패스트 모드(202)의 PLL 처리 흐름도를 나타낸 것이다.
도 5에 도시된 바와 같이, 우선 처음 PLL 수행 과정에서 저장된 데이터 중, 패스트 모드(202)에서 저장된 노멀 모드(203)로 천이한 시점의 DACD(DACDNORMAL)와, 패스트 모드(202)로의 천이 시각(TIMEFAST)과 노멀 모드(203)로 천이 시각(TIMENORMAL) 데이터를 메모리에서 읽어온다(S501). 그리고, 반복 보정 시간(ΔFTIME)을 구하여 패스트 모드(202)에서 노멀 모드(203)로 천이하는 데 필요한 시각을 구한다(S502).
이때, 반복 보정 시간은 처음 PLL 수행 시 프리 모드(201)에서 패스트 모드(202)로 천이할 때의 시각(TIMEFAST)과 패스트 모드(202)에서 노멀 모드(203)로 천이할 때의 시각(TIMENORMAL)의 차를 기반으로 계산한다. 즉, 패스트 모드(202)에서 노멀 모드(203)로 천이할 때까지 소요된 시간 T1는 (TIMENORMAL- TIMEFAST)이다.
그런데, 여기서 구한 천이 필요 시각은 정상적인 PLL 수행 시 필요한 시각이므로 이를 적절한 상수로 분할하여 천이 필요 시각을 줄일 수 있다. 즉, 망동기 장치가 재 기동 될 때, 패스트 모드(202)에서 노멀 모드(203)로 천이되는 데 소요되는 시간을 1/m으로 단축하기 위하여 n번 루프를 돌아 보정한다면, 천이 소요 시간T1를 정수인 (m×n)으로 나눈다. 그러므로 n번의 루프를 돌며 천이 소요 시간을 1/m으로 줄이기 위한 반복 보정 시간은 다음의 수학식 1과 같다.
다음으로, 반복 보정 DACD(ΔFDACD)를 계산한다(S503). 반복 보정 DACD는 처음 PLL 수행 시 프리 모드(201)에서 패스트 모드(202)로 천이할 때의 DACD(DACDFAST)와 패스트 모드(202)에서 노멀 모드(203)로 천이할 때의 DACD(DACDNORMAL)의 차를 기반으로 계산한다. 즉, 패스트 모드(202)에서 노멀 모드(203)로 천이할 때 변화된 DACD를 D1이라고 할 때, D1은 (DACDNORMAL- DACDFAST)이다. 그런데, 프리 모드(201)에서 DACD 보정을 수행하지 않으므로 프리 모드(201)에서 패스트 모드(202)로 천이할 때의 DACD값인 DACDFAST는 초기 DACDFREE값을 유지한다. 그러므로 DACDFAST는 DACDFREE와 같다.
한편, 망동기 장치가 재 기동 될 때의 소요 시간을 단축하기 위하여 n번 루프를 돌아 클록을 보정할 때, 1회 루프를 돌 때마다 보정되는 DACD 보정값은 다음의 수학식 2와 같다.
따라서, 반복 보정 DACD인 DFDACD를 n번 보정한 값은 패스트 모드(202)에서 노멀 모드(203)로 천이할 때 변화된 DACD값인 (DACDNORMAL- DACDFAST)이다.
반복 보정 시간과 반복 보정 DACD 계산이 끝나면, n번 루프 수행을 시작한다(S504).
n번 루프가 시작되면, 우선 초기 PLL 동작시 패스트 모드(202)에서 노멀 모드(203)로의 천이 소요 시간을 1/m로 줄이고, 이것을 n번 루프를 돌며 보정하기 위하여 S502단계에서 계산된 반복 보정 시간(ΔFTIME)만큼 대기한다(S506).
다음으로, S503단계에서 계산된 반복 보정 DACD(ΔFDACD)만큼 D/A 변환기(132)로 입력한다.
S505~506단계를 n번 반복하면 n번 루프의 수행을 마치고(S507), n번 루프 과정을 거쳐서 생성된 자체 클록이 노멀 모드(203)로 천이할 수 있는 오차 범위 내로 들어오면 다음 동작 모드인 노멀 모드(203)로 천이한다(S508).
이처럼 개선된 패스트 모드 PLL을 수행함으로써 보정 시간을 1/m으로 줄일 수 있다.
한편, 도 6은 본 발명의 실시예에 따른 개선된 노멀 모드(203)에서의 PLL 동작의 흐름도를 나타낸 것이다.
도 6에 도시된 바와 같이, 우선 처음 PLL 수행 과정에서 저장된 데이터 중, 노멀 모드(203)에서 파인 노멀 모드(204)로 천이한 시점의 DACD(DACDFNORMAL)와, 파인 노멀 모드(203)로의 천이 시각(TIMEFNORMAL) 데이터를 메모리에서 읽어온다(S601). 그리고, 반복 보정 시간(ΔNTIME)을 구하여 노멀 모드(203)에서 파인 노멀 모드(204)로 천이하는 데 필요한 시각을 구한다(S602).
이때, 반복 보정 시간은 처음 PLL 수행시 패스트 모드(202)에서 노멀 모드(203)로 천이할 때의 시각(TIMENORMAL)과 노멀 모드(203)에서 파인 노멀 모드(203)로 천이할 때의 시각(TIMEFNORMAL)의 차를 기반으로 계산한다. 즉, 노멀 모드(203)에서 파인 노멀 모드(204)로 천이할 때까지 소요된 시간 T2는 (TIMEFNORMAL- TIMENORMAL)이다.
그런데, 여기서 구한 천이 필요 시각은 정상적인 PLL 수행 시 필요한 시각이므로 이를 적절한 상수로 분할하여 천이 필요 시각을 줄일 수 있다. 즉, 망동기 장치가 재 기동 될 때, 노멀 모드(203)에서 파인 노멀 모드(204)로 천이되는 데 소요되는 시간을 1/m으로 단축하기 위하여 n번 루프를 돌아 보정한다면, 천이 소요 시간 T2를 정수인 (m×n)으로 나눈다. 그러므로 n번의 루프를 돌며 천이 소요 시간을 1/m으로 줄이기 위한 반복 보정 시간은 다음의 수학식 3과 같다.
다음으로, 반복 보정 DACD(ΔNDACD)를 계산한다(S603). 반복 보정 DACD는 처음 PLL 수행시 패스트 모드(202)에서 노멀 모드(203)로 천이할 때의 DACD(DACDNORMAL)와노멀 모드(203)에서 파인 노멀 모드(204)로 천이할 때의 DACD(DACDFNORMAL)의 차를 기반으로 계산한다. 즉, 노멀 모드(203)에서 파인 노멀 모드(204)로 천이할 때 변화된 DACD를 D2라고 할 때, D2는 (DACDFNORMAL-DACDNORMAL)이다.
한편, 망동기 장치가 재 기동 될 때의 소요 시간을 단축하기 위하여 n번 루프를 돌아 클록을 보정할 때, 1회 루프를 돌 때마다 보정되는 DACD 보정값은 다음의 수학식 4와 같다.
따라서, 반복 보정 DACD인 DNDACD를 n번 보정한 값은 노멀 모드(203)에서 파인 노멀 모드(204)로 천이할 때 변화된 DACD값인 (DACDFNORMAL-DACDNORMAL)이다.
반복 보정 시간과 반복 보정 DACD 계산이 끝나면, n번 루프 수행을 시작한다(S604).
n번 루프가 시작되면, 우선 초기 PLL 동작시 노멀 모드(203)에서 파인 노멀 모드(204)로의 천이 소요 시간을 1/m로 줄이고, 이것을 n번 루프를 돌며 보정하기 위하여 S602단계에서 계산된 반복 보정 시간(ΔNTIME)만큼 대기한다(S606).
다음으로, S603단계에서 계산된 반복 보정 DACD(ΔNDACD)만큼 D/A 변환기(132)로 입력한다.
S605~606단계를 n번 반복하면 n번 루프의 수행을 마치고(S607), n번 루프 과정을 거쳐서 생성된 자체 클록이 외부 기준 클록과 일치하면 최종 동작 모드인 파인 노멀 모드(204)로 천이한다(S608).
최종적으로, 도 4에서 파인 노멀 모드 PLL을 수행함으로써(S409) PLL 동작을 끝낸다.
이처럼 본 발명의 실시예에 따른 PLL을 수행하면, n번 루프 수행을 통하여 천이 필요 시각보다 짧은 시간 동안 서서히 각 동작모드의 현재 DACD 값이 보정 DACD 값으로 근접하도록 제어한다. 따라서, 정상적인 PLL 과정에서 필요한 시간보다 짧은 시간 내에 VCO에서 발진이 일어나지 않고 다음 동작 모드로 천이할 수 있는 클록을 얻을 수 있다.
한편, 본 발명의 실시예에 따른 PLL 수행 과정에 있어서, 클록 동기를 너무 단시간 내에 수행하게 되면 급격한 DACD 변화하므로, 느린 시간 특성을 가지는 VCO(133)에서 클록이 발진 할 수 있다. 따라서, 단축 비율은 1/2~1/3 정도로 단축하는 것이 바람직하다.
또한 망동기 장치의 VCO 시간 응답 특성에 따라 패스트 모드에서의 PLL 시간 단축 비율과 노멀 모드에서의 PLL 시간 단축 비율을 다르게 구성할 수 도 있다.
상기 도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서와 같이 본 발명의 PLL 방법에 따르면, 초기 망동기 장치가 PLL 과정에서 생성한 동작 모드 천이 시각과 각 동작 모드로의 천이 시점에서의 DACD를 저장하여 망동기 장치 재 기동 시 이를 이용함으로써 자체 생성 클록을 외부 기준 클록에 동기시키는 데 소요되는 시간을 단축할 수 있다.
또한, 망동기 장치의 VCO의 시간 응답 특성에 따라 패스트 모드에서의 PLL 시간 단축 비율과 노멀 모드에서의 PLL 시간 단축 비율을 다르게 구성할 수도 있다.

Claims (8)

  1. 디지털 처리 위상 고정 루프의 클록 동기 제어 방법에 있어서,
    a) 위상 고정 루프를 처음 수행하는지 여부를 판단하는 단계;
    b) 상기 a) 단계에서 위상 고정 루프를 처음 수행하는 것으로 판단되는 경우, 상기 위상 고정 루프를 수행하면서 다음 단계로 천이하는 시점의 천이 시각 및 디지털/아날로그 제어 데이터를 비휘발성 메모리에 저장하는 단계; 및
    c) 상기 a) 단계에서 위상 고정 루프를 처음 수행하는 것이 아니라고 판단되는 경우, 상기 b) 단계에서 저장된 천이 시각 및 디지털/아날로그 제어 데이터를 이용하여 상기 b) 단계의 위상 고정 루프 수행 시간보다 짧은 시간 동안 상기 위상 고정 루프를 수행하는 단계
    를 포함하는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
  2. 제1항에 있어서,
    상기 a) 단계에서,
    상기 천이 시각 및 디지털/아날로그 제어 데이터는 비휘발성 메모리에 저장되는
    디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
  3. 제1항에 있어서,
    상기 c) 단계는,
    i) 상기 위상 고정 루프 수행 중 현 단계로의 천이 시각, 다음 단계로의 천이 시각 및 다음 단계로 천이할 때의 디지털/아날로그 제어 데이터를 상기 메모리로부터 읽어들이는 단계;
    ii) 상기 i) 단계에서 읽어들인 데이터로부터 반복 보정 시간을 계산하는 단계;
    iii) 상기 i) 단계에서 읽어들인 데이터로부터 반복 보정 디지털/아날로그 제어 데이터를 계산하는 단계; 및
    iv) 상기 ii) 단계 및 iii) 단계에서 계산한 상기 반복 보정 시간 및 반복 보정 디지털/아날로그 제어 데이터를 가지고 n(n은 정수)번 루프를 반복하며 클록을 보상하는 단계
    를 포함하는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
  4. 제3항에 있어서,
    상기 ii) 단계에서,
    상기 위상 고정 루프 수행 시간을 상기 위상 고정 루프를 처음 수행할 때의 수행시간의 1/m로 단축할 때,
    상기 반복 보정 시간은 다음 식에 의해 계산되는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
    ΔTa= (TIMEa+1-TIMEa) / (m×n)
    상기 식에서,
    ΔTa는 현 단계에서의 반복 보정 시간이고,
    TIMEa는 현 단계로의 천이 시각이고,
    TIMEa+1은 다음 단계로의 천이 시각이며,
    m과 n은 정수임.
  5. 제3항에 있어서,
    상기 iii) 단계에서,
    상기 반복 보정 디지털/아날로그 제어 데이터는 다음 식에 의해 계산되는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
    ΔDa= (DACDa+1-DACDa) / n
    상기 식에서,
    ΔDa는 현 단계에서의 디지털/아날로그 제어 데이터이고,
    DACDa는 현 단계로 천이할 때의 디지털/아날로그 제어 데이터이고,
    DACDa+1은 다음 단계 천이할 때의 디지털/아날로그 제어 데이터이며,
    n은 정수임.
  6. 제4항에 있어서,
    상기 m은 2 또는 3인 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
  7. 제3항에 있어서,
    상기 iv) 단계는,
    상기 ii) 단계에서 계산한 상기 반복 보정 시간만큼 대기하고, 현 단계로 천이할 때의 디지털/아날로그 제어 데이터에 상기 iii) 단계에서 계산한 반복 보정 디지털/아날로그 제어 데이터를 더하는 과정을 n(n은 정수)번 되풀이하는
    디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
  8. 제1항에 있어서,
    상기 위상 고정 루프는 하드웨어를 예열하기 위한 프리 모드, 내부 생성 클록과 외부 기준 클록의 주파수 차이를 단축시키는 패스트 모드, 내부 생성 클록과 외부 기준 클록의 주파수를 일치시키는 노멀 모드 및 내부 생성 클록과 외부 기준 클록의 위상을 일치시키는 파인 노멀 모드를 포함하며,
    상기 i) 단계는,
    상기 패스트 모드 및 노멀 모드에서 상기 저장된 천이 시각 및 디지털/아날로그 제어 데이터를 이용하는 디지털 처리 위상 고정 루프의 클록 동기 제어 방법.
KR1020020070094A 2002-11-12 2002-11-12 디지털 처리 위상 고정 루프의 클록 동기 제어 방법 KR20040041981A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020070094A KR20040041981A (ko) 2002-11-12 2002-11-12 디지털 처리 위상 고정 루프의 클록 동기 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020070094A KR20040041981A (ko) 2002-11-12 2002-11-12 디지털 처리 위상 고정 루프의 클록 동기 제어 방법

Publications (1)

Publication Number Publication Date
KR20040041981A true KR20040041981A (ko) 2004-05-20

Family

ID=37338823

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020070094A KR20040041981A (ko) 2002-11-12 2002-11-12 디지털 처리 위상 고정 루프의 클록 동기 제어 방법

Country Status (1)

Country Link
KR (1) KR20040041981A (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116426A (ja) * 1995-10-17 1997-05-02 Sony Corp ディジタルｐｌｌ回路
KR19990024607A (ko) * 1997-09-04 1999-04-06 이계철 천이 모드를 이용한 디지털 위상 고정 루프의 동기 제어 방법
KR20000043986A (ko) * 1998-12-29 2000-07-15 김영환 프로그래머블 피 엘 엘(phase locked loop：pll) 회로
KR20010017604A (ko) * 1999-08-12 2001-03-05 윤종용 위상동기루프의 제어 장치 및 방법
JP2001077688A (ja) * 1999-09-06 2001-03-23 Toyo Commun Equip Co Ltd Ｄｐｐｌｌ回路
KR20020061352A (ko) * 2001-01-16 2002-07-24 삼성전자 주식회사 제조공정의 영향과 무관하게 락킹 시간을 줄일 수 있는위상동기 루프 회로 및 이의 락킹 제어방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116426A (ja) * 1995-10-17 1997-05-02 Sony Corp ディジタルｐｌｌ回路
KR19990024607A (ko) * 1997-09-04 1999-04-06 이계철 천이 모드를 이용한 디지털 위상 고정 루프의 동기 제어 방법
KR20000043986A (ko) * 1998-12-29 2000-07-15 김영환 프로그래머블 피 엘 엘(phase locked loop：pll) 회로
KR20010017604A (ko) * 1999-08-12 2001-03-05 윤종용 위상동기루프의 제어 장치 및 방법
JP2001077688A (ja) * 1999-09-06 2001-03-23 Toyo Commun Equip Co Ltd Ｄｐｐｌｌ回路
KR20020061352A (ko) * 2001-01-16 2002-07-24 삼성전자 주식회사 제조공정의 영향과 무관하게 락킹 시간을 줄일 수 있는위상동기 루프 회로 및 이의 락킹 제어방법

Similar Documents

Publication Publication Date Title
JP3255418B2 (ja) ディジタル制御の水晶発振器
TW454383B (en) Slave clock generation system and method for synchronous telecommunications networks
TWI485986B (zh) 時脈訊號合成之方法與裝置
AU2019285968B2 (en) Time synchronization device, electronic device, time synchronization system and time synchronization method
JP3531630B2 (ja) クロック生成回路
JP3810408B2 (ja) クロック生成回路
JP5205427B2 (ja) 局部発振器
JP4355350B2 (ja) 発振周波数制御回路
JP2004180125A (ja) 半導体装置
TW201345139A (zh) 自動校正振盪訊號的方法及其裝置
EP4350999A1 (en) Clock switching method and apparatus, electronic device, and computer readable storage medium
JP2001285059A (ja) リング発振器出力波形間の位相オフセットを補正するための自己補正回路および方法
US6420938B1 (en) Software controlled crystal oscillator
US7308062B2 (en) Apparatus for providing system clock synchronized to a network universally
US20120071110A1 (en) Frequency Offset Correction
JP2616701B2 (ja) クロック従属同期装置の高速引込み制御回路
JPH04369927A (ja) Ｐｌｌ発振器
KR20040041981A (ko) 디지털 처리 위상 고정 루프의 클록 동기 제어 방법
KR20190081415A (ko) 주입 동기 주파수 체배기 및 그의 주파수 체배 방법
JP2014089748A (ja) 電子回路、詳細にはデジタル回路に電力を供給するための装置およびそれに関連する方法
JP2002353807A (ja) 周波数同期装置および周波数同期制御方法
JP2007258800A (ja) 無線装置
US11356104B2 (en) Phase locked loop circuit
TWI452843B (zh) 頻率合成器
JP5164722B2 (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application