JP2001077688A - Ｄｐｐｌｌ回路 - Google Patents
Ｄｐｐｌｌ回路Info
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Abstract
(57)【要約】
【課題】 電源が投入されてからクロック発振を開始す
るまでの時間を短縮できるＤＰＰＬＬ回路、電源瞬断時
における電源復旧後、ごく短時間でクロック発振を再開
できるＤＰＰＬＬ回路を提供する。 【解決手段】 ＶＣＸＯ１と、ＶＣＸＯ１の出力信号と
基準信号との位相差もしくは周波数差を検出しデジタル
信号として出力する位相比較器２と、位相比較器２の出
力信号に基づいてＶＣＸＯ１に付与すべき制御電圧デー
タを生成するコントローラ３と、バックアップ電源８で
バックアップされたメモリ７とを備える。電源が投入さ
れると、コントローラ３は位相比較器２の出力信号を監
視し、前記位相差の変動量が予め設定した基準値以下に
なったら直ちに、基準信号の位相にＶＣＸＯ１を同期さ
せるべく制御電圧データを生成する動作を開始する。ま
た、同期確立時の制御電圧データをメモリ７に記憶させ
ておき、電源が瞬断した場合には、保存データを電源復
旧後の初期制御電圧データとする。
るまでの時間を短縮できるＤＰＰＬＬ回路、電源瞬断時
における電源復旧後、ごく短時間でクロック発振を再開
できるＤＰＰＬＬ回路を提供する。 【解決手段】 ＶＣＸＯ１と、ＶＣＸＯ１の出力信号と
基準信号との位相差もしくは周波数差を検出しデジタル
信号として出力する位相比較器２と、位相比較器２の出
力信号に基づいてＶＣＸＯ１に付与すべき制御電圧デー
タを生成するコントローラ３と、バックアップ電源８で
バックアップされたメモリ７とを備える。電源が投入さ
れると、コントローラ３は位相比較器２の出力信号を監
視し、前記位相差の変動量が予め設定した基準値以下に
なったら直ちに、基準信号の位相にＶＣＸＯ１を同期さ
せるべく制御電圧データを生成する動作を開始する。ま
た、同期確立時の制御電圧データをメモリ７に記憶させ
ておき、電源が瞬断した場合には、保存データを電源復
旧後の初期制御電圧データとする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＰＰＬＬ（デジ
タル・プロセッシング・フェーズ・ロック・ループ）回
路に関する。
タル・プロセッシング・フェーズ・ロック・ループ）回
路に関する。
【０００２】
【従来の技術】周波数安定度の高い発振回路として、電
圧制御発振器（以下、ＶＣＯと記す）の出力信号とＧＰ
Ｓからの基準信号との位相差もしくは周波数差を検出
し、位相差もしくは周波数差が無くなるようにＣＰＵに
よってＶＣＯを制御するＤＰＰＬＬ回路が知られてい
る。図３はＤＰＰＬＬ回路の基本構成を示すブロック図
である。図示するように、このＤＰＰＬＬ回路は、ＶＣ
Ｏの一種である電圧制御水晶発振器（以下、ＶＣＸＯと
記す）１１と、ＶＣＸＯ１１の出力信号と基準信号との
位相差もしくは周波数差を検出しデジタル信号として出
力する位相比較器１２と、位相比較器１２の出力信号に
基づいてＶＣＸＯ１１に付与すべき制御電圧データを生
成するＣＰＵ１３と、ＣＰＵ１３から出力されたデジタ
ル信号をアナログ信号に変換しＶＣＸＯ１１に供給する
Ｄ／Ａ変換器１４と、ＶＣＸＯ１１から出力され位相比
較器１２に入力される出力信号の周波数を分周する分周
器（ＤＩＶ）１５とを備えている。このＤＰＰＬＬ回路
は以下のように動作する。基準信号とＶＣＸＯ１１の出
力信号をＤＩＶ１５によって分周した信号との位相差も
しくは周波数差が位相比較器１２にて検出されＣＰＵ１
３に供給される。ＣＰＵ１３は、位相比較器１２からの
出力信号に基づき、ＶＣＸＯ１１の出力信号の周波数が
基準信号のそれに近づくようにＶＣＸＯ１１への制御量
をデジタル量にて出力する。ＣＰＵ１３から出力された
制御量はＤ／Ａ変換器１４にて制御電圧（ＶCONT）に変
換されてＶＣＸＯ１１に供給される。この一連の動作
（同期引き込み動作）が繰り返されることにより、ＤＰ
ＰＬＬ回路の出力周波数は基準信号に同期した高い安定
度を得ることになる。ＤＰＰＬＬ回路は、たとえば移動
体通信システムの基地局のクロック発振回路として用い
られる。この場合、親局が送信する高い周波数安定度を
有する搬送波信号などを受信して基準信号として使用す
ることにより、基地局の周囲温度などの変動による影響
を受けることなく、常に基準信号に同期した高い周波数
安定度を有するクロック発振を実現する。
圧制御発振器（以下、ＶＣＯと記す）の出力信号とＧＰ
Ｓからの基準信号との位相差もしくは周波数差を検出
し、位相差もしくは周波数差が無くなるようにＣＰＵに
よってＶＣＯを制御するＤＰＰＬＬ回路が知られてい
る。図３はＤＰＰＬＬ回路の基本構成を示すブロック図
である。図示するように、このＤＰＰＬＬ回路は、ＶＣ
Ｏの一種である電圧制御水晶発振器（以下、ＶＣＸＯと
記す）１１と、ＶＣＸＯ１１の出力信号と基準信号との
位相差もしくは周波数差を検出しデジタル信号として出
力する位相比較器１２と、位相比較器１２の出力信号に
基づいてＶＣＸＯ１１に付与すべき制御電圧データを生
成するＣＰＵ１３と、ＣＰＵ１３から出力されたデジタ
ル信号をアナログ信号に変換しＶＣＸＯ１１に供給する
Ｄ／Ａ変換器１４と、ＶＣＸＯ１１から出力され位相比
較器１２に入力される出力信号の周波数を分周する分周
器（ＤＩＶ）１５とを備えている。このＤＰＰＬＬ回路
は以下のように動作する。基準信号とＶＣＸＯ１１の出
力信号をＤＩＶ１５によって分周した信号との位相差も
しくは周波数差が位相比較器１２にて検出されＣＰＵ１
３に供給される。ＣＰＵ１３は、位相比較器１２からの
出力信号に基づき、ＶＣＸＯ１１の出力信号の周波数が
基準信号のそれに近づくようにＶＣＸＯ１１への制御量
をデジタル量にて出力する。ＣＰＵ１３から出力された
制御量はＤ／Ａ変換器１４にて制御電圧（ＶCONT）に変
換されてＶＣＸＯ１１に供給される。この一連の動作
（同期引き込み動作）が繰り返されることにより、ＤＰ
ＰＬＬ回路の出力周波数は基準信号に同期した高い安定
度を得ることになる。ＤＰＰＬＬ回路は、たとえば移動
体通信システムの基地局のクロック発振回路として用い
られる。この場合、親局が送信する高い周波数安定度を
有する搬送波信号などを受信して基準信号として使用す
ることにより、基地局の周囲温度などの変動による影響
を受けることなく、常に基準信号に同期した高い周波数
安定度を有するクロック発振を実現する。
【０００３】
【発明が解決しようとする課題】ところで、移動体通信
システムの利用可能範囲を拡大し安定したサービスを実
現するためには、広い範囲に数多くの基地局を設置する
必要がある。したがって、基地局の設置やメンテナンス
作業に要する時間をできるかぎり短縮する必要がある。
そのためには、電源投入後にクロック発振回路（ＤＰＰ
ＬＬ回路）が迅速に立ち上がることが要求される。しか
し、従来のＤＰＰＬＬ回路においては、電源が投入され
てからＣＰＵ１３がＶＣＸＯ１１に対しセンター電圧を
かけ、ＶＣＸＯ１１の周波数安定度が基準値に達する時
間として予め設定した一定時間待ち、その後にＰＬＬの
同期引き込み動作、すなわち基準信号の位相にＶＣＸＯ
１１を同期させる動作に入るため、電源投入からクロッ
ク発振動作に入る（立ち上がる）までに常に上記一定時
間よりも長い時間がかかっていた。つまり、ＶＣＸＯ１
１の周波数安定度が基準値に達したか否かの判定を、一
定時間にセットしたタイマーが切れることによって行う
ため、タイマーが切れる前にＶＣＸＯ１１の周波数安定
度が基準値に達したとしても、タイマーが切れるまで待
たなければＰＬＬの同期引き込み動作に入ることができ
なかった。また、従来のＤＰＰＬＬ回路は、ほんの一瞬
でも電源が断たれたら、電源復旧後にＣＰＵ１３が再び
ＶＣＸＯ１１にセンター電圧をかけ直し、上記一定時間
待った後にＰＬＬの同期引き込み動作に入るため、電源
が瞬断する度毎にクロック発振再開までに長い時間がか
かるという問題があった。そこで、本発明が解決しよう
とする課題は、第１には、ＶＣＯの周波数安定度が基準
値に達したか否かの判定を、電源投入からの経過時間に
よらず、ＶＣＯの出力信号と基準信号との位相差の変動
量の計測値に基づき行うことにより、電源投入からＰＬ
Ｌの同期引き込み動作開始までの時間を短縮したＤＰＰ
ＬＬ回路を提供することにある。第２には、電源瞬断時
における電源復旧後、ごく短時間でＰＬＬの同期引き込
み動作に戻ることができるＤＰＰＬＬ回路を提供するこ
とにある。
システムの利用可能範囲を拡大し安定したサービスを実
現するためには、広い範囲に数多くの基地局を設置する
必要がある。したがって、基地局の設置やメンテナンス
作業に要する時間をできるかぎり短縮する必要がある。
そのためには、電源投入後にクロック発振回路（ＤＰＰ
ＬＬ回路）が迅速に立ち上がることが要求される。しか
し、従来のＤＰＰＬＬ回路においては、電源が投入され
てからＣＰＵ１３がＶＣＸＯ１１に対しセンター電圧を
かけ、ＶＣＸＯ１１の周波数安定度が基準値に達する時
間として予め設定した一定時間待ち、その後にＰＬＬの
同期引き込み動作、すなわち基準信号の位相にＶＣＸＯ
１１を同期させる動作に入るため、電源投入からクロッ
ク発振動作に入る（立ち上がる）までに常に上記一定時
間よりも長い時間がかかっていた。つまり、ＶＣＸＯ１
１の周波数安定度が基準値に達したか否かの判定を、一
定時間にセットしたタイマーが切れることによって行う
ため、タイマーが切れる前にＶＣＸＯ１１の周波数安定
度が基準値に達したとしても、タイマーが切れるまで待
たなければＰＬＬの同期引き込み動作に入ることができ
なかった。また、従来のＤＰＰＬＬ回路は、ほんの一瞬
でも電源が断たれたら、電源復旧後にＣＰＵ１３が再び
ＶＣＸＯ１１にセンター電圧をかけ直し、上記一定時間
待った後にＰＬＬの同期引き込み動作に入るため、電源
が瞬断する度毎にクロック発振再開までに長い時間がか
かるという問題があった。そこで、本発明が解決しよう
とする課題は、第１には、ＶＣＯの周波数安定度が基準
値に達したか否かの判定を、電源投入からの経過時間に
よらず、ＶＣＯの出力信号と基準信号との位相差の変動
量の計測値に基づき行うことにより、電源投入からＰＬ
Ｌの同期引き込み動作開始までの時間を短縮したＤＰＰ
ＬＬ回路を提供することにある。第２には、電源瞬断時
における電源復旧後、ごく短時間でＰＬＬの同期引き込
み動作に戻ることができるＤＰＰＬＬ回路を提供するこ
とにある。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ＶＣＯと、このＶＣＯの出
力信号と基準信号との位相差もしくは周波数差を検出し
デジタル信号として出力する位相比較器と、この位相比
較器の出力信号に基づいてＶＣＯに付与すべき制御電圧
データを生成するコントローラとを備えたＤＰＰＬＬ回
路において、前記コントローラは、電源が投入される
と、前記位相比較器の出力信号を監視し、前記位相差の
変動量が予め設定した基準値以下になったら直ちに、前
記基準信号の位相に前記ＶＣＯを同期させるべく制御電
圧データを生成する動作を開始することを特徴としてい
る。また、請求項２記載の発明は、電圧制御発振器と、
この電圧制御発振器の出力信号と基準信号との位相差も
しくは周波数差を検出しデジタル信号として出力する位
相比較器と、この位相比較器の出力信号に基づいて前記
電圧制御発振器に付与すべき制御電圧データを生成する
コントローラとを備えたＤＰＰＬＬ回路において、前記
電源が遮断されている状態においてもデータを記憶保持
する随時書き換え可能なメモリを備え、前記コントロー
ラは、前記基準信号の位相に前記電圧制御発振器を同期
させた時の制御電圧データを前記メモリに記憶させてお
き、電源が瞬断した場合には、前記メモリに保存されて
いる制御電圧データを電源復旧後の初期制御電圧データ
とすることを特徴としている。
に、請求項１記載の発明は、ＶＣＯと、このＶＣＯの出
力信号と基準信号との位相差もしくは周波数差を検出し
デジタル信号として出力する位相比較器と、この位相比
較器の出力信号に基づいてＶＣＯに付与すべき制御電圧
データを生成するコントローラとを備えたＤＰＰＬＬ回
路において、前記コントローラは、電源が投入される
と、前記位相比較器の出力信号を監視し、前記位相差の
変動量が予め設定した基準値以下になったら直ちに、前
記基準信号の位相に前記ＶＣＯを同期させるべく制御電
圧データを生成する動作を開始することを特徴としてい
る。また、請求項２記載の発明は、電圧制御発振器と、
この電圧制御発振器の出力信号と基準信号との位相差も
しくは周波数差を検出しデジタル信号として出力する位
相比較器と、この位相比較器の出力信号に基づいて前記
電圧制御発振器に付与すべき制御電圧データを生成する
コントローラとを備えたＤＰＰＬＬ回路において、前記
電源が遮断されている状態においてもデータを記憶保持
する随時書き換え可能なメモリを備え、前記コントロー
ラは、前記基準信号の位相に前記電圧制御発振器を同期
させた時の制御電圧データを前記メモリに記憶させてお
き、電源が瞬断した場合には、前記メモリに保存されて
いる制御電圧データを電源復旧後の初期制御電圧データ
とすることを特徴としている。
【０００５】
【発明の実施の形態】以下本発明を図面に示した実施の
形態に基づいて詳細に説明する。図１は本発明に係るＤ
ＰＰＬＬ回路の実施の形態の一例を示すブロック図であ
る。図示するように、この実施の形態のＤＰＰＬＬ回路
は、電圧制御水晶発振器（ＶＣＸＯ）１と、ＶＣＸＯ１
の出力信号と基準信号（ＧＰＳからのタイミング信号）
GPS1PPSとの位相差もしくは周波数差を検出しデジタル
信号として出力する位相比較器２と、位相比較器２の出
力信号に基づいてＶＣＸＯ１に付与すべき制御電圧デー
タを生成するコントローラ３と、コントローラ３から出
力されたデジタル信号をアナログ信号に変換しＶＣＸＯ
１に供給するＤ／Ａ変換器４と、ＶＣＸＯ１から出力さ
れ位相比較器２に入力される出力信号の周波数を分周す
る分周器（ＤＩＶ）５とを備えている。位相比較器２の
一方の入力にはＤＩＶ５が接続され、もう一方の入力に
はＧＰＳ信号を受信するＧＰＳレシーバ６が接続されて
いる。コントローラ３には、随時書き換え可能なメモリ
（ＳＲＡＭなど）７が接続されている。メモリ７はバッ
クアップ電源８によりバックアップされている。コント
ローラ３は、ＣＰＵ３ａと、このＣＰＵ３ａが実行する
プログラムを記録したＲＯＭ３ｂとを備えている。ＣＰ
Ｕ３ａは、上記プログラムに従って動作することによ
り、制御電圧データを生成する処理のほか、制御電圧デ
ータをメモリ７に記憶させたり、電源が瞬断した場合に
メモリ７に保存されている制御電圧データを電源復旧後
の初期制御電圧データとする処理などを行う。
形態に基づいて詳細に説明する。図１は本発明に係るＤ
ＰＰＬＬ回路の実施の形態の一例を示すブロック図であ
る。図示するように、この実施の形態のＤＰＰＬＬ回路
は、電圧制御水晶発振器（ＶＣＸＯ）１と、ＶＣＸＯ１
の出力信号と基準信号（ＧＰＳからのタイミング信号）
GPS1PPSとの位相差もしくは周波数差を検出しデジタル
信号として出力する位相比較器２と、位相比較器２の出
力信号に基づいてＶＣＸＯ１に付与すべき制御電圧デー
タを生成するコントローラ３と、コントローラ３から出
力されたデジタル信号をアナログ信号に変換しＶＣＸＯ
１に供給するＤ／Ａ変換器４と、ＶＣＸＯ１から出力さ
れ位相比較器２に入力される出力信号の周波数を分周す
る分周器（ＤＩＶ）５とを備えている。位相比較器２の
一方の入力にはＤＩＶ５が接続され、もう一方の入力に
はＧＰＳ信号を受信するＧＰＳレシーバ６が接続されて
いる。コントローラ３には、随時書き換え可能なメモリ
（ＳＲＡＭなど）７が接続されている。メモリ７はバッ
クアップ電源８によりバックアップされている。コント
ローラ３は、ＣＰＵ３ａと、このＣＰＵ３ａが実行する
プログラムを記録したＲＯＭ３ｂとを備えている。ＣＰ
Ｕ３ａは、上記プログラムに従って動作することによ
り、制御電圧データを生成する処理のほか、制御電圧デ
ータをメモリ７に記憶させたり、電源が瞬断した場合に
メモリ７に保存されている制御電圧データを電源復旧後
の初期制御電圧データとする処理などを行う。
【０００６】上記のように構成されたＤＰＰＬＬ回路の
動作を図２のフローチャートに従って説明する。電源が
投入されると(Ｓ１)、ＧＰＳレシーバ６からの高安定な
基準信号（GPS1PPS）と、ＤＩＶ５によって分周された
ＶＣＸＯ１からの出力信号（IPPS/5MHz）とが位相比較
器２に入力される。位相比較器２は、基準信号（GPS1PP
S）と出力信号（IPPS/5MHz）との位相差もしくは周波数
差を検出しデジタル信号として出力する。コントローラ
３は、位相比較器２の出力信号の監視を開始し（Ｓ
２）、基準信号（GPS1PPS）と出力信号（IPPS/5MHz）と
の位相差の変動量が予め設定されている基準値以下にな
ったか否かを調べる（Ｓ３）。そして、基準値以下にな
ったら（Ｓ３でＹｅｓ）、直ちに、基準信号（GPS1PP
S）の位相にＶＣＸＯ１を同期させるべく制御電圧デー
タを生成する動作（ＰＬＬの同期引き込み動作）を開始
する（Ｓ４）。コントローラ３により生成された制御電
圧データはＤ／Ａ変換器４にて制御電圧（ＶCONT）に変
換されてＶＣＸＯ１に供給される。ＰＬＬの同期引き込
み動作開始後、コントローラ３は、基準信号（GPS1PP
S）の位相にＶＣＸＯ１が同期したか否かを調べ（Ｓ
５）、同期しなければ（Ｓ５でＮｏ）、ステップＳ４に
戻りＰＬＬの引き込み動作を続ける。同期引き込み動作
（Ｓ４→Ｓ５→Ｓ４）が繰り返されることにより、ＤＰ
ＰＬＬ回路の出力周波数は基準信号（GPS1PPS）に同期
した高い安定度を得ることになる。コントローラ３は、
同期が確立する度に（Ｓ５でＹｅｓ）、制御電圧データ
をその時の制御電圧データをメモリ７に記憶させておく
（Ｓ６）。そして、ＤＰＰＬＬ回路の運用中に電源が瞬
断した場合（Ｓ７）、メモリ７に保存されている制御電
圧データを電源復旧後の初期制御電圧データとして（Ｓ
８）、ステップＳ４のＰＬＬの同期引き込み動作から再
開する。
動作を図２のフローチャートに従って説明する。電源が
投入されると(Ｓ１)、ＧＰＳレシーバ６からの高安定な
基準信号（GPS1PPS）と、ＤＩＶ５によって分周された
ＶＣＸＯ１からの出力信号（IPPS/5MHz）とが位相比較
器２に入力される。位相比較器２は、基準信号（GPS1PP
S）と出力信号（IPPS/5MHz）との位相差もしくは周波数
差を検出しデジタル信号として出力する。コントローラ
３は、位相比較器２の出力信号の監視を開始し（Ｓ
２）、基準信号（GPS1PPS）と出力信号（IPPS/5MHz）と
の位相差の変動量が予め設定されている基準値以下にな
ったか否かを調べる（Ｓ３）。そして、基準値以下にな
ったら（Ｓ３でＹｅｓ）、直ちに、基準信号（GPS1PP
S）の位相にＶＣＸＯ１を同期させるべく制御電圧デー
タを生成する動作（ＰＬＬの同期引き込み動作）を開始
する（Ｓ４）。コントローラ３により生成された制御電
圧データはＤ／Ａ変換器４にて制御電圧（ＶCONT）に変
換されてＶＣＸＯ１に供給される。ＰＬＬの同期引き込
み動作開始後、コントローラ３は、基準信号（GPS1PP
S）の位相にＶＣＸＯ１が同期したか否かを調べ（Ｓ
５）、同期しなければ（Ｓ５でＮｏ）、ステップＳ４に
戻りＰＬＬの引き込み動作を続ける。同期引き込み動作
（Ｓ４→Ｓ５→Ｓ４）が繰り返されることにより、ＤＰ
ＰＬＬ回路の出力周波数は基準信号（GPS1PPS）に同期
した高い安定度を得ることになる。コントローラ３は、
同期が確立する度に（Ｓ５でＹｅｓ）、制御電圧データ
をその時の制御電圧データをメモリ７に記憶させておく
（Ｓ６）。そして、ＤＰＰＬＬ回路の運用中に電源が瞬
断した場合（Ｓ７）、メモリ７に保存されている制御電
圧データを電源復旧後の初期制御電圧データとして（Ｓ
８）、ステップＳ４のＰＬＬの同期引き込み動作から再
開する。
【０００７】上記のように、ＶＣＸＯ１の周波数安定度
が基準値に達したか否かの判定を、電源投入からの経過
時間によらず、ＶＣＸＯ１からの出力信号（IPPS/5MH
z）と基準信号（GPS1PPS）との位相差の変動量の計測値
に基づき行うことにより、電源投入からＰＬＬの同期引
き込み動作開始までの時間を従来よりも短縮することが
できるので、電源投入からクロック発振動作に入るまで
の時間を従来よりも短縮できる。従来のＤＰＰＬＬ回路
では、電源が投入されてからＶＣＸＯ１１の周波数安定
度が基準値に達したか否かの判定を、一定時間にセット
されたタイマーが切れることによって行うため、タイマ
ーが切れる前にＶＣＸＯ１１の周波数安定度が基準値に
達したとしても、タイマーが切れるまで待たなければＰ
ＬＬの引き込み動作に入ることができなかったが、本発
明のＤＰＰＬＬ回路によれば、ＶＣＸＯ１の周波数安定
度が基準値に達したら直ちにＰＬＬの引き込み動作に入
ることができるからである。また、従来のＤＰＰＬＬ回
路は、ほんの一瞬でも電源が断たれたら、電源復旧後に
ＣＰＵ１３が再びＶＣＸＯ１１にセンター電圧をかけ直
し、一定時間にセットされたタイマーが切れた後にＰＬ
Ｌの同期引き込み動作に入るため、電源が瞬断する度毎
にクロック発振再開までに長い時間がかかるという問題
があったが、本発明のＤＰＰＬＬ回路では、同期確立時
の制御電圧データをメモリ７に記憶させておき、電源が
瞬断した場合には、メモリ７に保存されている制御電圧
データを電源復旧後の初期制御電圧データとするので、
電源瞬断時における電源復旧後、すぐにＰＬＬの同期引
き込み動作に戻り、ごく短時間で同期を確立してクロッ
ク発振を再開できる。
が基準値に達したか否かの判定を、電源投入からの経過
時間によらず、ＶＣＸＯ１からの出力信号（IPPS/5MH
z）と基準信号（GPS1PPS）との位相差の変動量の計測値
に基づき行うことにより、電源投入からＰＬＬの同期引
き込み動作開始までの時間を従来よりも短縮することが
できるので、電源投入からクロック発振動作に入るまで
の時間を従来よりも短縮できる。従来のＤＰＰＬＬ回路
では、電源が投入されてからＶＣＸＯ１１の周波数安定
度が基準値に達したか否かの判定を、一定時間にセット
されたタイマーが切れることによって行うため、タイマ
ーが切れる前にＶＣＸＯ１１の周波数安定度が基準値に
達したとしても、タイマーが切れるまで待たなければＰ
ＬＬの引き込み動作に入ることができなかったが、本発
明のＤＰＰＬＬ回路によれば、ＶＣＸＯ１の周波数安定
度が基準値に達したら直ちにＰＬＬの引き込み動作に入
ることができるからである。また、従来のＤＰＰＬＬ回
路は、ほんの一瞬でも電源が断たれたら、電源復旧後に
ＣＰＵ１３が再びＶＣＸＯ１１にセンター電圧をかけ直
し、一定時間にセットされたタイマーが切れた後にＰＬ
Ｌの同期引き込み動作に入るため、電源が瞬断する度毎
にクロック発振再開までに長い時間がかかるという問題
があったが、本発明のＤＰＰＬＬ回路では、同期確立時
の制御電圧データをメモリ７に記憶させておき、電源が
瞬断した場合には、メモリ７に保存されている制御電圧
データを電源復旧後の初期制御電圧データとするので、
電源瞬断時における電源復旧後、すぐにＰＬＬの同期引
き込み動作に戻り、ごく短時間で同期を確立してクロッ
ク発振を再開できる。
【０００８】
【発明の効果】以上説明したように、請求項１記載の発
明に係るＤＰＰＬＬ回路によれば、ＶＣＯの周波数安定
度が基準値に達したか否かの判定を、電源投入からの経
過時間によらず、ＶＣＯの出力信号と基準信号との位相
差の変動量の計測値に基づき行うようにしたので、電源
投入からＰＬＬの同期引き込み動作開始までの時間を短
縮でき、その結果クロック発振動作に入るまでの時間を
短縮できる。また、請求項２記載の発明に係るＤＰＰＬ
Ｌ回路によれば、同期確立時のＶＣＯの制御電圧データ
をメモリに記憶させておき、電源が瞬断した場合には、
メモリに保存されている制御電圧データを電源復旧後の
初期制御電圧データとするので、電源瞬断時における電
源復旧後、すぐにＰＬＬの同期引き込み動作に戻り、ご
く短時間で同期を確立してクロック発振を再開できる。
明に係るＤＰＰＬＬ回路によれば、ＶＣＯの周波数安定
度が基準値に達したか否かの判定を、電源投入からの経
過時間によらず、ＶＣＯの出力信号と基準信号との位相
差の変動量の計測値に基づき行うようにしたので、電源
投入からＰＬＬの同期引き込み動作開始までの時間を短
縮でき、その結果クロック発振動作に入るまでの時間を
短縮できる。また、請求項２記載の発明に係るＤＰＰＬ
Ｌ回路によれば、同期確立時のＶＣＯの制御電圧データ
をメモリに記憶させておき、電源が瞬断した場合には、
メモリに保存されている制御電圧データを電源復旧後の
初期制御電圧データとするので、電源瞬断時における電
源復旧後、すぐにＰＬＬの同期引き込み動作に戻り、ご
く短時間で同期を確立してクロック発振を再開できる。
【図１】本発明に係るＤＰＰＬＬ回路の実施の形態の一
例を示すブロック図である。
例を示すブロック図である。
【図２】図１に示すＤＰＰＬＬ回路の動作内容の概要を
示すフローチャートである。
示すフローチャートである。
【図３】従来のＤＰＰＬＬ回路の実施の形態の一例を示
すブロック図である。
すブロック図である。
１：電圧制御水晶発振器（ＶＣＸＯ） ２：位相比較器 ３:コントローラ ４:Ｄ／Ａ変換器 ５:分周器（ＤＩＶ） ７:メモリ ８：バックアップ電源
Claims (2)
- 【請求項１】 電圧制御発振器と、この電圧制御発振器
の出力信号と基準信号との位相差もしくは周波数差を検
出しデジタル信号として出力する位相比較器と、この位
相比較器の出力信号に基づいて前記電圧制御発振器に付
与すべき制御電圧データを生成するコントローラとを備
えたＤＰＰＬＬ回路において、 前記コントローラは、電源が投入されると、前記位相比
較器の出力信号を監視し、前記位相差の変動量が予め設
定した基準値以下になったら直ちに、前記基準信号の位
相に前記電圧制御発振器を同期させるべく制御電圧デー
タを生成する動作を開始することを特徴とするＤＰＰＬ
Ｌ回路。 - 【請求項２】 電圧制御発振器と、この電圧制御発振器
の出力信号と基準信号との位相差もしくは周波数差を検
出しデジタル信号として出力する位相比較器と、この位
相比較器の出力信号に基づいて前記電圧制御発振器に付
与すべき制御電圧データを生成するコントローラとを備
えたＤＰＰＬＬ回路において、 前記電源が遮断されている状態においてもデータを記憶
保持する随時書き換え可能なメモリを備え、 前記コントローラは、前記基準信号の位相に前記電圧制
御発振器を同期させた時の制御電圧データを前記メモリ
に記憶させておき、電源が瞬断した場合には、前記メモ
リに保存されている制御電圧データを電源復旧後の初期
制御電圧データとすることを特徴とするＤＰＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25215299A JP2001077688A (ja) | 1999-09-06 | 1999-09-06 | Ｄｐｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25215299A JP2001077688A (ja) | 1999-09-06 | 1999-09-06 | Ｄｐｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077688A true JP2001077688A (ja) | 2001-03-23 |
Family
ID=17233215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25215299A Pending JP2001077688A (ja) | 1999-09-06 | 1999-09-06 | Ｄｐｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077688A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073807A1 (fr) * | 2001-03-09 | 2002-09-19 | Nec Corporation | Generateur de signal d'horloge de reference |
| KR100423155B1 (ko) * | 2001-12-15 | 2004-03-16 | 엘지전자 주식회사 | 디피-피엘엘의 지터 감쇠 장치 및 방법 |
| KR20040041981A (ko) * | 2002-11-12 | 2004-05-20 | 한국전자통신연구원 | 디지털 처리 위상 고정 루프의 클록 동기 제어 방법 |
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| JP2008048064A (ja) * | 2006-08-11 | 2008-02-28 | Toshiba Corp | データ記録再生装置 |
| CN113484602A (zh) * | 2021-08-20 | 2021-10-08 | 杭州朔天科技有限公司 | 一种超低功耗可编程电源电压检测电路 |
-
1999
- 1999-09-06 JP JP25215299A patent/JP2001077688A/ja active Pending
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| CN113484602A (zh) * | 2021-08-20 | 2021-10-08 | 杭州朔天科技有限公司 | 一种超低功耗可编程电源电压检测电路 |
| CN113484602B (zh) * | 2021-08-20 | 2024-04-30 | 杭州朔天科技有限公司 | 一种超低功耗可编程电源电压检测电路 |
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