KR100423155B1 - 디피-피엘엘의 지터 감쇠 장치 및 방법 - Google Patents

디피-피엘엘의 지터 감쇠 장치 및 방법 Download PDF

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Abstract

본 발명은 기준 클럭에 포함되어 있는 지터 성분을 검출하여 감쇠시킬 수 있도록 하는 DP-PLL의 지터 감쇠 장치 및 방법에 관한 것이다.
종래 DP-PLL에서는 기준 클럭에 포함되어 있는 지터 성분을 검출할 수 있는 방법이 제시되어 있지 않으므로, 지터 성분이 포함된 기준 클럭이 입력될 때와 지터 성분이 포함된 기준 성분이 입력될 때를 확인할 수 없을 뿐만 아니라 지터 성분을 제거할 수 없게 된다.
본 발명은, 연속적으로 생성되는 그룹 데이터를 모니터링하여 지터가 검출되면, 순차적으로 생성되는 그룹 데이터를 합산하여 그룹 데이터에 포함되어 있는 지터 성분을 최소한 감쇠시키고, 남아있는 지터 성분을 보정함으로써, 시스템에 출력되는 클럭의 안정도를 높여 셀 손실율을 낮추고 시스템의 정확도 및 안정도를 향상시킬 수 있게 된다.

Description

디피-피엘엘의 지터 감쇠 장치 및 방법{Jitter Attenuation Apparatus and Method of DP-PLL}
본 발명은 DP-PLL(Digital Processing-Phase Locked Loop)의 지터 감쇠 장치및 방법에 관한 것으로서, 특히 기준 클럭에 포함되어 있는 지터 성분을 검출하여 감쇠시킬 수 있도록 하는 DP-PLL의 지터 감쇠 장치 및 방법에 관한 것이다.
도 1은 종래 DP-PLL의 구성을 보인 도로, 위상 검출부(10)와, 메모리부(20)와, 제어부(30)와, D/A(Digital/Analog) 변환부(40)와, VCXO(Voltage Controlled Crystal Oscillator)(50)와, 루프 분주부(60)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 위상 검출부(10)는 4㎑의 동기용 기준 클럭과 루프 분주부(60)로부터 인가받은 분주된 시스템 클럭(4㎑)의 위상차를 검출한다.
메모리부(20)는 위상 검출부(10)에서 검출된 위상차 데이터를 저장한다.
제어부(30)는 제어 알고리즘에 따라 메모리부(20)에서 읽어들인 위상차 데이터를 처리하여 시스템 클럭(100㎒)이 기준 클럭에 동기되도록 제어한다.
D/A 변환부(40)는 제어부(30)에서 출력되는 디지털 신호를 아날로그 신호로 변환한다.
VCXO(50)는 D/A 변환부(40)의 출력 신호에 따라 시스템 클럭(100㎒)의 위상을 기준 클럭에 동기시켜 출력한다.
루프 분주부(60)는 VCXO(50)에서 출력되는 시스템 클럭(100㎒)을 분주하고, 분주된 시스템 클럭(4㎑)을 위상 검출부(10)로 인가한다.
이하에서는, 도 1을 참조하여 종래 DP-PLL의 동작에 대해서 설명한다.
우선, 위상 검출부(10)는 기준 클럭(4㎑)의 상승 엣지(edge)부터 분주된 시스템 클럭(4㎑)의 상승 엣지까지 VCXO(50)의 출력인 100㎒의 시스템 클록으로 계수하여 그 값을 메모리부(20)에 250㎲ 주기(4㎑의 한 주기)로 저장한다. 여기서, 4㎑로 100㎒를 계수한 값은 2500으로, 기준 클록인 4㎑와 시스템 클럭인 4㎑의 주파수가 정확하게 일치한다면 계수 값은 고정된 값(2500)을 갖지만, 주파수가 일치하지 않으면 계수 값은 계속해서 증가하거나 감소하게 된다.
따라서, 기준 클럭보다 시스템 클럭의 위상이 더 빠르면 그 위상 오차 값은 계속 감소(Negative)하고, 기준 클럭보다 시스템 클럭의 위상이 더 느리면 그 위상 오차 값은 계속 증가(Positive)한다.
전술한 바와 같이, 위상차 데이터를 검출한 위상 검출부(10)는 검출된 위상차 데이터를 메모리부(20)에 저장하고, 128㎳(250㎲×512) 주기로 제어부(30)로 인터럽트를 발생시킨다.
한편, 제어부(30) 내의 펌웨어(Firmware)에서는 위상 검출부(10)로부터 인터럽트가 발생하면, 메모리부(20)로부터 위상차 데이터를 읽어 들이고, 128㎳동안에 발생하는 512개의 데이터 평균 값을 산출하여 버퍼에 저장하는 128㎳초 작업을 수행하고, 128㎳ 작업 과정에서 검출된 8개의 데이터 평균 값을 산출하여 저장하는 1초(128㎳×8) 작업을 수행하고, 1초 작업 과정에서 검출된 8개의 데이터 평균 값을 산출하여 저장하는 8초 작업을 수행하여 얻은 위상 오차 평균치에 의거하여 VCXO(50)를 제어하기 위한 제어 데이터를 산출한다.
전술한 바와 같이, VCXO(50)를 제어하기 위한 제어 데이터를 산출한 제어부(30)는 산출한 제어 데이터를 D/A 변환부(40)로 출력하고, 제어부(30)로부터 디지털 형식의 제어 데이터를 입력받은 D/A 변환부(40)는 입력받은 디지털 형식의제어 데이터를 아날로그 형식으로 변환한 후, VCXO(50)로 인가한다.
D/A 변환부(40)로부터 제어 데이터를 인가받은 VCXO(50)는 인가받은 제어 데이터에 의거하여 시스템 클럭의 발진 주파수를 제어한다.
이상에서 살펴본 바와 같이, 종래 DP-PLL은 기준 클럭과 시스템 클럭의 위상차를 검출하여 시스템 클럭의 위상을 기준 클럭에 동기시킴으로써, 정확한 클럭을 송수신하기 때문에 셀 손실 및 시스템의 안정화를 향상시킨다.
그러나, 기준 클럭에 지터 성분이 포함되어 입력되는 경우에는 정확한 클럭을 송수신할 수 없게 되어 셀 손실율을 높이고 시스템의 안정도를 떨어뜨리게 된다.
따라서, 기준 클럭에 포함되어 있는 지터 성분을 검출해야 하는 데, 종래에는 기준 클럭에 포함되어 있는 지터 성분을 검출할 수 있는 방법이 제시되어 있지 않으므로, 지터 성분이 포함된 기준 클럭이 입력될 때와 지터 성분이 포함된 기준 성분이 입력될 때를 확인할 수 없을 뿐만 아니라 지터 성분을 제거할 수 없게 된다.
따라서, 종래에는 지터 성분을 검출할 수 없게 되어 지터를 제거하지 못하게 되므로, 정확한 클럭을 송수신할 수 없게 되어 셀 손실율을 높이고 시스템의 정확도 및 안정도를 떨어뜨리게 되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 기준 클럭에 포함되어 있는 지터 성분을 검출하여 지터를 제거함으로써, 셀 손실율을 낮추고 시스템의 정확도 및 안정도를 향상시킬 수 있도록 하는 DP-PLL의 지터 감쇠 장치 및 방법을 제공함에 그 목적이 있다.
도 1은 종래 DP-PLL의 구성을 보인 도.
도 2는 본 발명에 따른 DP-PLL의 지터 감쇠 장치의 구성을 보인 도.
도 3은 본 발명에 따른 DP-PLL의 지터 감쇠 방법을 설명하기 위한 플로우챠트.
*** 도면의 주요 부분에 대한 부호의 설명 ***
110. 위상 및 지터 검출부, 120. 위상 검출부,
130. 지터 검출부, 140. 메모리부,
150. 제어부, 160. D/A 변환부,
170. OVCXO, 180. 루프 분주부
전술한 목적을 달성하기 위한 본 발명에 따른 DP-PLL의 지터 감쇠 장치는, 기준 클럭과 자체 클럭에 의거하여 위상차를 검출하는 위상 검출부와; 상기 위상 검출부로부터 전달받은 위상차 데이터를 이용하여 상기 기준 클럭에 포함되어 유입되는 지터를 검출하는 지터 검출부와; 상기 위상 검출부에서 검출된 위상차 데이터를 저장하는 메모리부와; 상기 메모리부로부터 읽어들인 위상차 데이터를 처리하여 위상 동기를 수행하고, 상기 지터 검출부에서 검출된 지터 성분을 감쇠 및 보정시키는 제어부와; 상기 제어부로부터 인가받은 디지털 형식의 제어 데이터를 아날로그 형식으로 변환하는 D/A 변환부와; 상기 D/A 변화부로부터 인가받은 출력 신호에 따라 시스템 클럭의 위상을 보정된 기준 클럭에 동기시켜 출력시키는 전압 제어부를 구비하여 이루어진다.
한편, 본 발명에 따른 DP-PLL의 지터 감쇠 방법은, 지터 주파수에 대한 지터 기준 값을 설정하는 과정과; 지터 제어 시간 임계치로 설정된 시간동안 위상 검출부로부터 전달받은 위상차 데이터를 합산하여 그룹 데이터를 연속 생성하는 과정과; 상기 그룹 데이터를 모니터링하여 지터를 검출하는 과정과; 상기 검출된 지터 값이 지터 허용치를 벗어나는 경우에는 상기 검출된 지터 값에 의거하여 기준 클럭을 지연하여 지터 보정을 수행하는 과정과; 상기 보정된 기준 클럭에 시스템 클럭의 위상을 동기시켜 출력시키는 과정을 포함하여 이루어진다.
여기서, 상기 최소한으로 감쇠된 지터 값이 지터 허용치를 벗어나지 않은 경우에는 기준 클럭에 포함되어 있는 지터 성분이 지터 허용치 범위 내로 감쇠된 것으로 판단하여 상기 기준 클럭에 시스템 클럭의 위상을 동기시켜 출력시키는 과정을 더 포함하여 이루어지는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 DP-PLL의 지터 감쇠 장치 및 방법에 대해서 상세하게 설명한다.
도 2는 본 발명에 따른 DP-PLL의 지터 감쇠 장치의 구성을 보인 도로, 위상 및 지터 검출부(110)와, 제어부(150)와, D/A 변환부(160)와, OVCXO(Ovens Voltage Control Crystal Oscillator)(170)와, 루프 분주부(180)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 위상 및 지터 검출부(110)는 위상 검출부(120)와, 지터 검출부(130)와, 메모리부(140)로 이루어져, 4㎑의 동기용 기준 클럭과 루프 분주부(180)로부터 인가받은 분주된 시스템 클럭(4㎑)의 위상차를 검출하고, 기준 클럭에 포함된 지터 성분을 검출한다.
전술한, 위상 검출부(120)는 4㎑ 동기용 기준 클럭의 상승 엣지부터 분주된 시스템 클럭(4㎑)의 상승 엣지까지 OVCXO(170)의 출력인 100㎒의 시스템 클록으로 계수한 값에 의거하여 위상차를 검출하고, 검출된 위상차를 메모리부(140)에 250㎲ 주기(4㎑의 한 주기)로 저장함과 동시에 지터 검출부(130)로 전달한다. 본 실시예에서는 기준 클럭으로 4㎑의 주파수를 사용하는 데, 기준 클럭으로 4㎑의 주파수를 쓰는 이유는 지터나 슬립에 강하기 때문이다. 이러한 내용은 ITU-T(International Telecommunications Union -Telecommunication Standardization Sector)에 권고되어 있다.
지터 검출부(130)는 위상 검출부(120)로부터 전달받은 위상차 데이터를 이용하여 기준 클럭에 포함되어 유입되는 지터를 검출한다.
메모리부(140)는 위상 검출부(120)에서 검출된 위상차 데이터를 저장한다.
한편, 제어부(150)는 펌웨어로 구현되어 있는 제어 알고리즘에 따라 위상 및 지터 검출부(110)로부터 읽어들인 위상차 데이터를 처리하여 시스템 클럭(100㎒)이 기준 클럭에 동기되도록 제어하고, 지터 검출부(130)에서 검출된 지터 성분을 제거한다.
D/A 변환부(160)는 제어부(150)에서 출력되는 OVCXO(170)를 제어하기 위한 디지털 형식의 제어 데이터를 아날로그 형식으로 변환하여 OVCXO(170)로 출력한다.
OVCXO(170)는 D/A 변환부(160)의 출력 신호에 따라 시스템 클럭(100㎒)의 위상을 보정된 기준 클럭에 동기시켜 출력한다.
루프 분주부(180)는 OVCXO(170)에서 출력되는 시스템(100㎒)을 분주하고, 분주된 시스템 클럭(4㎑)를 위상 및 지터 검출부(110)로 인가한다.
도 3은 본 발명에 따른 DP-PLL의 지터 감쇠 방법을 설명하기 위한 플로우챠트이다.
우선, 지터 주파수에 대한 지터 기준 값을 설정한다(S10). 예를 들어, 지터주파수 10㎐에 대한 지터 기준 값은 10, 지터 주파수 100㎐에 대한 지터 기준 값은 100으로 설정한다.
이후, 지터 검출부(130)는 위상 검출부(120)로부터 위상차 데이터를 전달받고(S12), 128㎳동안에 위상 검출부(120)로부터 전달받은 512개의 위상차 데이터를 하나의 그룹으로 하는 데이터를 연속 산출하고, 지터 제어 시간 임계치로 설정되어 있는 시간동안 생성된 데이터를 제어부(150)의 제어하에 합(sum)하여 하나의 그룹 데이터를 생성하는 데(S14), 연속적으로 그룹 데이터를 생성하게 된다.
상기한 과정 S14에서 지터 제어 시간 임계치가 8초로 설계되어 있다면, 지터 검출부(130)는 8초 동안 생성된 데이터를 합하여 하나의 그룹 데이터를 생성한다.
이후에는, 상기한 과정 S14를 통해 연속적으로 생성되는 그룹 데이터를 모니터링하여 지터 성분이 포함되어 있는 지를 확인한다(S16, S18).
상기한 과정 S18에서 그룹 데이터에 지터 성분이 포함되어 있는 지에 대한 판단은, 현재 생성된 그룹 데이터를 앞서 생성된 그룹 데이터와 비교하여 그 차가 기설정된 값을 넘었거나, 생성된 그룹 데이터가 지터 허용치를 벗어나거나, 랜덤하게 그룹 데이터가 변할 경우에 지터 성분이 유입된 것으로 판단할 수 있다.
상기한 과정 S18의 확인결과 지터 성분이 포함되어 있는 경우에는, 상기한 과정 S14의 그룹 데이터 생성 과정을 통해 순차적으로 생성되는 그룹 데이터의 1차 그룹 데이터를 합하고, 1차 그룹 데이터를 합한 값과 지터 기준 값을 비교하여 지터 성분을 감시한다(S20).
이후, 1차 그룹 데이터를 2차 그룹 데이터에 넘겨주어 1차 그룹 데이터와 2차 그룹 데이터의 합을 산출하고, 산출된 1차 그룹 데이터와 2차 그룹 데이터의 합과 지터 기준 값을 비교하여 지터 성분을 감시한다(S22).
그리고, 상기한 과정 S22에서 산출된 1차 그룹 데이터와 2차 그룹 데이터의 합을 3차 그룹 데이터에 넘겨주어 1차 그룹 데이터과 2차 그룹 데이터의 합에 3차 그룹 데이터를 합하여 지터 그룹 데이터를 산출하고, 산출된 지터 그룹 데이터와 지터 기준 값을 비교하여 지터 성분을 감시한다(S24).
예를 들어, 상기한 과정 S14를 통해 +10, -5, 0, +4, -10, -20, …의 그룹 데이터가 순차적으로 생성된다가 가정했을 때, 우선, 1차 그룹 데이터의 합인 +10을 지터 기준 값과 비교하여 지터 성분을 감시한 후, 1차 그룹 데이터를 2차 그룹 데이터에게 넘겨주어 1차 그룹 데이터 +10와 2차 그룹 데이터 -5의 합 +5을 산출하고, 산출된 값과 지터 기준 값을 비교하여 지터 성분을 감시한 후, 1차 그룹 데이터(+10)와 2차 그룹 데이터(-5)의 합(+5)을 3차 그룹 데이터 0에게 넘겨주어 지터 그룹 데이터{(+10)+(-5)+(0)=(+5)}를 산출한다.
이후, 상기한 과정 S24에서 산출된 지터 그룹 데이터가 지터 허용치를 벗어나는 지를 판단한다(S26).
상기한 과정 S26의 판단결과 산출된 지터 그룹 데이터가 지터 허용치를 벗어나는 경우에는 상기한 과정 S24에서 산출된 지터 그룹 데이터가 양수(Positive)인지 음수(Negative)인 지에 따라 기준 클럭을 지연하여 지터 보정을 수행한다(S28).
예를 들어, 3번에 걸친 연산을 통해 산출된 지터 그룹 데이터가 +5인 경우에는 +5만큼 기준 클럭을 지연시키고, 산출된 지터 그룹 데이터가 -5인 경우에는 -5만큼 기준 클럭을 지연시켜 기준 클럭에 포함되어 있는 지터를 보정한다.
이후에는 상기한 과정 S28에서 보정된 기준 클럭에 시스템 클럭의 위상을 동기시켜 각 시스템으로 출력한다(S30).
한편, 상기한 과정 S26의 판단결과 산출된 지터 그룹 데이터가 지터 허용치를 벗어나지 않는 경우에는 기준 클럭에 포함되어 있는 지터 성분이 지터 허용치 범위 내로 감쇠된 것으로 판단하여 기준 클럭에 시스템 클럭의 위상을 동기시켜 각 시스템으로 출력한다(S32).
한편, 상기한 과정 S18의 확인결과 지터 성분이 포함되어 있지 않은 경우에는, 상기한 과정 S32로 진행하여 기준 클럭에 시스템 클럭의 위상을 동기시켜 각 시스템으로 출력한다.
본 발명의 DP-PLL의 지터 감쇠 장치 및 방법은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 DP-PLL의 지터 감쇠 장치 및 방법에 따르면, 연속적으로 생성되는 그룹 데이터를 모니터링하여 지터가 검출되면, 순차적으로 생성되는 그룹 데이터를 합산하여 그룹 데이터에 포함되어 있는 지터 성분을 최소한 감쇠시키고, 남아있는 지터 성분을 보정함으로써, 시스템에 출력되는 클럭의 안정도를 높여 셀 손실율을 낮추고 시스템의 정확도 및 안정도를 향상시킬 수 있게 된다.

Claims (4)

  1. 기준 클럭과 자체 클럭에 의거하여 위상차를 검출하는 위상 검출부와;
    상기 위상 검출부로부터 전달받은 위상차 데이터를 이용하여 상기 기준 클럭에 포함되어 유입되는 지터를 검출하는 지터 검출부와;
    상기 위상 검출부에서 검출된 위상차 데이터를 저장하는 메모리부와;
    상기 메모리부로부터 읽어들인 위상차 데이터를 처리하여 위상 동기를 수행하고, 상기 지터 검출부에서 검출된 지터 성분을 감쇠 및 보정시키는 제어부와;
    상기 제어부로부터 인가받은 디지털 형식의 제어 데이터를 아날로그 형식으로 변환하는 D/A 변환부와;
    상기 D/A 변화부로부터 인가받은 출력 신호에 따라 시스템 클럭의 위상을 보정된 기준 클럭에 동기시켜 출력시키는 전압 제어부를 구비하여 이루어지는 디피-피엘엘의 지터 감쇠 장치.
  2. 지터 주파수에 대한 지터 기준 값을 설정하는 과정과;
    지터 제어 시간 임계치로 설정된 시간동안 위상 검출부로부터 전달받은 위상차 데이터를 이용하여 그룹 데이터를 연속 생성하는 과정과;
    상기 연속 생성되는 그룹 데이터를 모니터링한 결과 지터가 검출되면, 상기 연속 생성되는 그룹 데이터를 기설정된 개수만큼 순차적으로 합하여 지터 그룹 데이터를 산출하는 과정과;
    상기 지터 그룹 데이터가 지터 허용치를 벗어나는 지를 판단하는 과정과;
    상기 판단결과 상기 지터 그룹 데이터가 지터 허용치를 벗어나는 경우에는 상기 지터 그룹 데이터에 의거하여 기준 클럭을 지연하여 지터 보정을 수행하는 과정과;
    상기 보정된 기준 클럭에 시스템 클럭의 위상을 동기시켜 출력시키는 과정을 포함하여 이루어지는 디피-피엘엘의 지터 감쇠 방법.
  3. 제 2항에 있어서, 상기 판단결과 상기 지터 그룹 데이터가 지터 허용치를 벗어나지 않은 경우에는 기준 클럭에 포함되어 있는 지터 성분이 지터 허용치 범위 내로 감쇠된 것으로 판단하여 상기 기준 클럭에 시스템 클럭의 위상을 동기시켜 출력시키는 과정을 더 포함하여 이루어지는 것을 특징으로 하는 디피-피엘엘의 지터 감쇠 방법.
  4. 제 2항에 있어서, 상기 그룹 데이터 생성 과정은,
    기설정된 시간 동안에 상기 위상 검출부로부터 전달받은 위상차 데이터를 하나의 그룹으로 하는 데이터를 산출하고, 상기 지터 제어 시간 임계치로 설정되어 있는 시간동안 생성된 데이터를 합하여 하나의 그룹 데이터를 생성하는 과정으로 이루어지는 것을 특징으로 하는 디피-피엘엘의 지터 감쇠 방법.
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