KR20060099318A - 락킹시간 단축기능을 가지는 디지털 피엘엘 및 그의락킹시간 단축 방법. - Google Patents

락킹시간 단축기능을 가지는 디지털 피엘엘 및 그의락킹시간 단축 방법. Download PDF

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KR20060099318A
KR20060099318A KR1020050020697A KR20050020697A KR20060099318A KR 20060099318 A KR20060099318 A KR 20060099318A KR 1020050020697 A KR1020050020697 A KR 1020050020697A KR 20050020697 A KR20050020697 A KR 20050020697A KR 20060099318 A KR20060099318 A KR 20060099318A
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Abstract

본 발명은 기준입력클럭과 위상 및 주파수가 동일한 출력클럭을 발생시키는데 걸리는 락킹시간 단축을 위한 락킹시간 단축기능을 가지는 디지털 피엘엘 및 그의 락킹시간 단축 방법에 관한 것이다.
본 발명은 기준입력클럭과 동일한 주기를 가지는 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하고, 연산된 초기 제어값을 디지털 루프필터에서 출력하는 제어값으로 설정하여, 설정된 제어값을 통해 디지털 피엘엘에서 락킹이 수행되도록 해 준다.
본 발명에 따르면, 디지털 피엘엘의 특성에 의해 증가될 수 있는 락킹시간을 보다 빠르고 간편하게 단축시킬 수가 있어서, 시스템의 반응 속도를 증가시켜 준다.
디지털 피엘엘, 락킹시간, 기준입력클럭, 위상차, 주파수차

Description

락킹시간 단축기능을 가지는 디지털 피엘엘 및 그의 락킹시간 단축 방법.{ Digital PLL with reduction function of locking time and method for reducing locking time thereof }
도 1은 종래 디지털 피엘엘의 구성을 보인 블럭도,
도 2는 본 발명에 따른 디지털 피엘엘의 구성을 보인 블럭도,
도 3은 본 발명의 바람직한 실시예에 따른 초기 제어값 설정부의 구성도,
도 4는 본 발명의 바람직한 실시예에 따른 신호 흐름도,
도 5는 본 발명에 따른 락킹시간 단축 방법의 흐름도,
도 6a은 종래 디지털 피엘엘에서 락킹시간을 측정한 실험 그래프,
도 6b은 본 발명에 따른 디지털 피엘엘에서 락킹시간을 측정한 실험 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 디지털 위상/주파수 검출기 102 : 디지털 루프필터
104 : 디지털 제어 발진기 106 : 고정 주파수 발진기
108 : 분주기 200 : 초기 제어값 설정부
300 : 비교부 302 : 초기 제어값 연산부
304 : 리셋신호 발생부 306 : 초기 제어값 전송부
본 발명은 기준입력클럭과 위상 및 주파수가 동일한 출력클럭을 발생시키는데 걸리는 락킹시간 단축을 위한 락킹시간 단축기능을 가지는 디지털 피엘엘 및 그의 락킹시간 단축 방법에 관한 것이다.
일반적으로 피엘엘(PLL : Phase Locked Loop)은 통신 시스템이나 영상신호 재생시에 주로 사용되며, 외부 환경에 의해 발생될 수 있는 출력신호의 위상 및 주파수 변화를 감지하고 이를 조정해 줌으로서 고정된 위상 및 주파수를 가지는 출력신호가 발생되도록 해 준다.
도 1은 종래 디지털 피엘엘의 구성을 보인 블럭도로, 디지털 피엘엘의 동작을 보다 상세히 살펴보도록 한다.
디지털 피엘엘은 디지털 위상/주파수 검출기(Digital Phase/Frequency Detector)(100)와, 디지털 루프필터(Digital Loop Filter)(102)와, 디지털 제어 발진기(Digitally Controlled Oscillator,이하 "DCO"라 한다)(104)와, 고정 주파수 발진기(Fixed Frequency Oscillator)(106)와, 분주기(Divider)(108)로 구성된다.
디지털 위상/주파수 검출기(100)는 기준입력클럭(FRef)과 소정의 분주값(N)으로 분주된 출력클럭(FOut/N)의 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생시킨다.
디지털 루프필터(102)는 디지털 위상/주파수 검출기(100)에서 발생된 오차값이 디지털 피엘엘에서 허용하는 오차값인 기준값보다 큰 경우에 현재 출력클럭(FOut)의 위상 및 주파수를 제어하는 제어값을 오차값에 따라 조절하고 조절된 제어값을 출력한다.
DCO(104)는 고정 주파수 발진기(106)로부터 고정 주파수 클럭을 입력받아 디지털 루프필터(102)에서 출력하는 제어값에 따라 상기 클럭의 위상 및 주파수를 제어하여 출력클럭(FOut)을 발생시키고, 분주기(108)는 DCO(104)에서 발생된 출력클럭(FOut)을 소정의 분주값(N)으로 분주하여 디지털 위상/주파수 검출기(100)에 출력해 줌으로써 반복적으로 기준입력클럭(FRef)과 출력클럭(FOut)의 위상 및 주파수가 비교되도록 해 준다.
이러한 구성을 가지는 디지털 피엘엘은 아날로그 피엘엘과 비교하였을 때, 발생되는 지터(jitter)가 상대적으로 작은 편이어서 기준입력클럭(FRef)의 주파수가 낮고 분주기의 분주값(N)이 큰 경우에 주로 사용된다.
하지만 기준입력클럭(FRef)의 주파수가 낮으면 출력클럭(FOut)과 위상 및 주파수를 비교하는 빈도가 적어지므로 락킹(Locking)에 걸리는 시간이 증가되는 경향을 가지게 되고, 또한 디지털 피엘엘의 동작시 맨 처음 디지털 루프필터에서 출력되는 제어값은 기 설정된 값이 아닌 랜덤한 값으로, 이러한 제어값에 따라 제어된 출력클럭(FOut)은 기준입력클럭(FRef)의 위상 및 주파수와 큰 폭으로 차이를 나타낼 수가 있게 되어 락킹시간이 증가할 가능성이 높다.
그러므로 본 발명은 상기와 같은 문제점을 해결하고자 안출된 것으로, 기준입력클럭과 동일한 주파수를 가지는 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하고, 연산된 초기 제어값에 따라 출력클럭이 발생되도록 해 주는 락킹시간 단축기능을 가지는 디지털 피엘엘 및 그의 락킹시간 단축 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 락킹시간 단축기능을 가지는 디지털 피엘엘은 기준입력클럭과 분주된 출력클럭의 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생하는 디지털 위상/주파수 검출기; 상기 디지털 위상/주파수 검출기에서 발생한 오차값이 기준값보다 큰 경우에 현재 출력클럭의 위상 및 주파수를 제어하는 제어값을 상기 오차값에 따라 조절하여 출력하는 디지털 루프필터; 상기 디지털 루프필터에서 출력한 제어값에 의해 고정 주파수 발진기로부터 입력받은 클럭의 위상 및 주파수를 제어하여 출력클럭을 발생시키는 디지털 제어 발진기; 상기 디지털 제어 발진기의 출력클럭을 소정의 분주값으로 분주하여 상기 디지털 위상 검출기로 출력하는 분주기; 및 상기 디지털 위상/주파수 검출기에서 발생된 오차값을 입력받아 처음으로 기준값보다 큰 경우에, 상기 기준입력클럭과 동일한 주파수를 가지는 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하고, 상기 연산된 값을 상기 디지털 루프필터에서 출력하는 제어값으로 설정하는 초기 제어값 설정부를 포함하여 이루어진다.
본 발명에 따른 락킹시간 단축기능을 가지는 디지털 피엘엘에서 상기 디지털 위상/주파수 검출기는 상기 기준입력클럭과 상기 분주된 출력클럭의 라이징 에지를 검출하여 상기 두 클럭의 위상 및 주파수를 비교하는 디지털 위상/주파수 검출기인 것을 특징으로 한다.
또한 상기 초기 제어값 설정부는 상기 디지털 위상/주파수 검출기에서 발생한 오차값을 기준값과 비교하는 비교부; 상기 비교부의 비교 결과, 처음으로 상기 오차값이 기준값보다 큰 경우에 상기 기준입력클럭의 주기를 연산한 후, 상기 기준입력클럭과 동일한 주기의 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하는 초기 제어값 연산부; 상기 초기 제어값 연산부에서 연산된 값을 상기 디지털 루프필터에 전송하는 초기 제어값 전송부; 및 상기 초기 제어값을 상기 디지털 루프필터에서 출력하는 제어값으로 설정하기 위해 필요한 상기 디지털 위상 검출기, 디지털 루프필터, 및 분주기의 리셋신호를 상기 기준입력클럭의 라이징 에지에 맞추어 발생시키는 리셋신호 발생부로 이루어지는 것을 특징으로 한다.
그리고 본 발명에 따른 상기 초기 제어값은 상기 초기 제어값 전송부에서 다음에 의해 연산된 값인 것을 특징으로 한다.
N ×TOut_Clock = TRef_Clock
TOut_Clock = nInitial_CTL×ΔTDCO
N ×nInitial_CTL×ΔTDCO = TRef_Clock
nInitial_CTL = TRef_Clock /( N × ΔTDCO )
여기서 TRef_Clock는 상기 기준입력클럭의 주기, TOut_Clock 는 상기 디지털 제어 발진기의 출력클럭주기, N은 상기 분주기의 분주값, ΔTDCO는 입력되는 제어값의 변화량에 따른 디지털 제어 발진기의 출력클럭주기 변화량, nInitial_CTL은 초기 제어값이다.
본 발명에 따른 디지털 피엘엘의 락킹시간 감쇄 방법은 디지털 위상/주파수 검출기가 기준입력클럭과 소정의 분주값으로 분주된 출력클럭의 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생하는 단계; 초기 제어값 설정부가 상기 발생한 오차값을 기준값과 비교하여 처음으로 상기 오차값이 기준값보다 큰 경우에 상기 기준입력클럭과 동일한 주파수의 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하는 단계; 및 상기 초기 제어값 설정부가 상기 디지털 루프필터에서 출력하는 제어값을 상기 연산한 초기 제어값으로 설정하는 단계를 포함하여 이루어진다.
본 발명에 따른 디지털 피엘엘의 락킹시간 감쇄 방법에서 상기 연산한 초기 제어값으로 상기 디지털 루프필터에서 출력하는 제어값 설정은, 상기 초기 제어값을 연산하는 때에 발생하는 상기 기준입력클럭의 라이징 에지를 검출하는 단계; 상기 검출된 라이징 에지에 동기를 맞추어 상기 디지털 위상/주파수 검출기, 디지털 루프필터, 및 분주기의 리셋신호를 발생시키는 단계; 상기 연산한 초기 제어값을 상기 발생된 각 리셋신호를 통해 상기 디지털 루프필터에서 출력하는 제어값으로 설정하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 디지털 피엘엘의 구성을 보인 블럭도이다.
도 2를 참조하면, 기준입력클럭(FRef)과 소정의 분주값(N)으로 분주된 출력클럭(FOut/N)은 디지털 위상/주파수 검출기(100)에 입력된다. 디지털 위상/주파수 검출기(100)는 입력된 두 클럭의 위상 및 주파수를 비교하고, 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생시킨다. 여기서, 본 발명에 따른 디지털 위상/주파수 검출기(100)는 기준입력클럭(FRef)과 분주된 출력클럭(FOut/N)의 라이징 에지(Rising Edge)를 검출하여 두 클럭의 위상 및 주파수를 비교하는 디지털 위상/주파수 검출기(100)인 것을 특징으로 한다.
디지털 위상/주파수 검출기(100)에서 발생된 오차값은 디지털 루프필터(102) 및 초기 제어값 설정부(200)에 입력되어 오차값이 기준값보다 큰 값인지의 여부를 판단한다.
여기서 기준값이란 피엘엘에서 허용하는 오차값을 의미하고, 입력된 오차값이 처음으로 기준값보다 큰 경우에 초기 제어값 설정부(200)는 우선 기준입력클럭(FRef) 및 클럭신호(CLK)를 통해 기준입력클럭(FRef)의 주기를 연산하는데, 기준입력클럭(FRef)이 한번 발생되는 동안 클럭신호가 발생된 수를 카운팅한 후, 카운팅한 값과 클럭신호(CLK)의 주기의 곱함으로써 연산한다.
이렇게 기준입력클럭(FRef)의 주기를 연산한 후, 초기 제어값 설정부(200)는 기준입력클럭(FRef)과 동일한 주기의 출력클럭(FOut)이 발생되도록 해 주는 초기 제어값을 연산하고, 현재 디지털 루프필터(102)에서 출력하는 제어값을 연산한 초기 제어값으로 설정하기 위해 필요한 디지털 위상/주파수 검출기(100)의 리셋신호(RST1), 디지털 루프필터(102)의 리셋신호(RST2), 및 분주기(108)의 리셋신호(RST3)를 기준입력클럭(FRef)의 라이징 에지에 맞추어 발생시킨다. 그리고 발생된 각 리셋신호와 함께 디지털 루프필터(102)에 연산된 초기 제어값을 전송한다.
이에 따라, 초기 제어값 설정부(200)에서 발생된 각 리셋신호를 통해 디지털 루프필터(102)에서 출력하는 제어값은 초기 제어값으로 설정되어 디지털 제어 발진기(Digitally Controlled Oscillator,이하 "DCO"라 한다)(104)로 출력된다.
DCO(104)는 고정 주파수 발진기(106)로부터 고정 주파수 클럭을 입력받고 디지털 루프필터(102)로부터 입력받은 초기 제어값에 따라 상기 클럭의 주기를 제어해 줌으로써 기준입력클럭(FRef)과 동일한 주파수의 출력클럭(FOut)을 발생시켜 준다.
즉, 본 발명은 기준입력클럭(FRef)과 동일한 주기를 가지는 출력클럭(FOut)이 발생되도록 해 주는 초기 제어값을 연산하여 이에 따라 우선적으로 기준입력클럭(FRef)과 출력클럭(FOut)의 주파수를 동일하게 맞춤으로써, 기준입력클럭(FRef)과 동일한 위상 및 주파수를 가지는 출력클럭(FOut)이 발생되는데 필요한 락킹시간을 단축 시켜 준다.
도 3은 본 발명의 바람직한 실시예에 따른 초기 제어값 설정부(200)의 구성도로, 초기 제어값 설정부(200)는 비교부(300)와, 초기 제어값 연산부(302)와, 리셋신호 발생부(304)와, 초기 제어값 전송부(306)로 구성될 수 있다.
비교부(300)는 디지털 위상/주파수 검출기(100)에서 발생한 오차값을 기준값과 비교하고, 초기 제어값 연산부(302)는 상기 비교부(300)의 비교 결과, 맨 처음으로 오차값이 기준값보다 큰 경우에, 입력되는 기준입력클럭(FRef) 및 클럭신호(CLK)를 이용하여 기준입력클럭(FRef)의 주기를 연산한 후 기준입력클럭(FRef)과 동일한 주기의 출력클럭(FOut)이 발생되도록 해 주는 초기 제어값을 연산한다.
초기 제어값 연산부(302)는 아래의 [수학식 1]에 의해 상기와 같은 초기 제어값을 연산한다. 단, 본 발명에 따른 DCO(104)는 입력되는 제어값의 변화량에 따라 출력클럭주기의 변화량을 비례해서 출력시켜준다.
N ×TOut_Clock = TRef_Clock
TOut_Clock = nInitial_CTL×ΔTDCO
N ×nInitial_CTL×ΔTDCO = TRef_Clock
nInitial_CTL = TRef_Clock /( N × ΔTDCO )
여기서 TRef_Clock는 기준입력클럭(FRef)의 주기를, TOut_Clock 는 DCO(104)의 출력 클럭주기를, N은 분주기(108)의 분주값을 의미한다. nInitial_CTL은 구하고자 하는 초기 제어값을 의미하고, ΔTDCO는 입력되는 제어값의 변화량에 따른 DCO(104)의 출력클럭주기 변화량을 의미하며, 따라서 본 발명이 적용되는 TOut_Clock는 nInitial_CTL과 ΔTDCO의 곱으로 산출될 수 있다.
이와 같이 초기 제어값 연산부(302)에서 초기 제어값이 연산되면, 초기 제어값 전송부(306)와 리셋신호 발생부(304)를 통해 연산된 초기 제어값을 디지털 루프필터(102)에서 출력하는 제어값으로 설정한다. 다시 말하면, 리셋신호 발생부(304)에서 기준입력클럭(FRef)의 라이징 에지에 맞추어 발생시키는 디지털 위상/주파수 검출기(100)의 리셋신호(RST1), 디지털 루프필터(102)의 리셋신호(RST2), 및 분주기(108)의 리셋신호(RST3)를 통해 디지털 루프필터(102)에 설정된 내부값을 리셋시키고 디지털 루프필터(102)에 입력되는 외부입력값이 차단되도록 해 주면서, 초기 제어값 전송부(306)가 전송하는 초기 제어값이 디지털 루프필터(102)의 출력단에 설정되도록 해 준다.
이때, 리셋신호 발생부(304)에서 리셋신호의 발생은 초기 제어값 연산부(302)와 연동하여, 초기 제어값이 연산될 때에 발생되는 기준입력클럭(FRef)의 라이징 에지에서 나타난다.
도 4는 본 발명의 바람직한 실시예에 따른 신호 흐름도로, 특히 초기 제어값 연산부(302)가 연산한 초기 제어값이 디지털 루프필터(102)에서 출력하는 제어값으 로 설정하는데 필요한 각 리셋신호의 흐름도를 도시하고 있으며, 이를 통해 본 발명에 따른 디지털 피엘엘의 동작을 좀 더 상세히 살펴보기로 한다.
도 4에 도시된 바와 같이 T1에서 발생된 기준입력클럭(FRef)과 소정의 분주값(N)으로 분주된 출력클럭(FOut/N)이 디지털 위상/주파수 검출기(100)에 입력되면, 두 클럭의 위상차 및 주파수 차에 해당되는 오차값이 발생되고, 오차값이 기준값보다 큰 값이면 T2시간동안 발생된 클럭신호(CLK)의 갯수를 카운팅함으로써 기준입력클럭(FRef)의 주기를 연산한다. 그리고 T3에서는 연산된 기준입력클럭(FRef)의 주기를 이용하여 기준입력클럭(FRef)과 동일한 주기를 가지는 출력클럭(FOut)이 발생되도록 해 주는 초기 제어값을 연산함과 동시에 T3에서 발생되는 기준입력클럭(FRef)의 라이징 에지에 맞추어 디지털 위상/주파수 검출기(100)의 리셋신호(RST1), 디지털 루프필터(102)의 리셋신호(RST2), 및 분주기(108)의 리셋신호(RST3)를 발생시킨다.
디지털 루프필터(102)의 리셋신호(RST2)는 상기와 같은 초기 제어값이 연산되는 동안 유지되면서 디지털 루프필터(102) 내부에 설정된 제어값을 리셋시키고, 연산된 초기 제어값이 디지털 루프필터(102)에서 출력하는 제어값으로 설정되도록 해 준다.
그리고 분주기(108)의 리셋신호(RST3)는 분주기(108)를 리셋시켜 T3동안 하이(High)상태의 출력이 발생되도록 하고, T4의 시작시점에서 제거되어 초기 제어값에 따라 DCO(106)에서 출력되는 출력클럭(FOut)을 분주하고 출력해 준다. 이에 따라 T3과 T4에서의 분주기(108)의 출력은 도 4에 도시된 바와 같이 나타날 수 있으며, 디지털 위상/주파수 검출기(100)의 리셋신호(RST1)는 이러한 분주기(108)의 출력과 기준입력클럭(FRef)의 위상차 및 주파수 차를 통해 디지털 위상/주파수 검출기(100)에서 오차값이 출력되어 디지털 루프필터(102)에 입력되지 못하게 해 줌으로써 디지털 루프필터(102)에 안전하게 연산된 초기 제어값이 설정될 수 있도록 한다.
도 5는 본 발명에 따른 락킹시간 단축 방법의 흐름도로, 디지털 위상/주파수 검출기(100)가 기준입력클럭(FRef)과 소정의 분주값(N)으로 분주된 출력클럭(FOut/N)의 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생시킨다.
초기 제어값 설정부(200)는 발생한 오차값을 기준값과 비교하여 처음 오차값이 기준값보다 큰 경우에 기준입력클럭(FRef)과 동일한 주파수의 출력클럭(FOut)이 발생되도록 해 주는 초기 제어값을 연산한다. 그리고 초기 제어값 설정부(200)는 디지털 루프필터(102)에서 출력하는 제어값을 연산한 초기 제어값으로 설정해 준다.
도 6a은 종래 디지털 피엘엘에서 락킹시간을 측정한 실험 그래프로, 기준입력클럭(FRef)의 주파수를 60kHz로, 분주기(108)의 분주값(N)을 5248로 설정해 놓은 경우에 시간에 따른 락킹상태 및 출력클럭(FOut)의 주파수 변화를 나타내고 있다.
도 6a을 참조하면, 위에 위치한 그래프는 시간에 따른 락킹상태를 보여주고 있는 것으로 락킹이 되기까지 약 2.62ms 의 시간이 걸리는 것을 알 수가 있다. 그 리고 아래에 위치한 그래프는 락킹이 되기까지 출력클럭(FOut)의 주파수 변화를 보여주고 출력클럭(FOut)의 최종주파수가 약 314.88mHz에 수렴되어 락킹된 것을 알 수 있다.
이에 반해, 도 6b은 도 6의 실험 그래프가 측정되는 조건과 동일한 상태에서, 본 발명에 따른 디지털 피엘엘에서 락킹시간을 측정한 실험 그래프를 도시하고 있으며 락킹이 되기까지 약 560us 의 시간이 걸릴 뿐만 아니라 아래에 위치한 그래프를 보면 도 6에 도시된 그래프와 비교시 바로 최종 출력클럭(FOut)의 주파수인 314.88mHz에 수렴된 것을 알 수 있다.
본 발명은 상술한 실시예에 한정되지 않고 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자에 의해 다양하게 변형하여 실시할 수 있는 것이다.
본 발명에 따르면, 디지털 피엘엘의 특성에 의해 증가될 수 있는 락킹시간을 보다 빠르고 간편하게 단축시킬 수가 있어서, 시스템의 반응 속도를 증가시켜 준다.

Claims (6)

  1. 기준입력클럭과 분주된 출력클럭의 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생하는 디지털 위상/주파수 검출기;
    상기 디지털 위상/주파수 검출기에서 발생한 오차값이 기준값보다 큰 경우에 현재 출력클럭의 위상 및 주파수를 제어하는 제어값을 상기 오차값에 따라 조절하여 출력하는 디지털 루프필터;
    상기 디지털 루프필터에서 출력한 제어값에 의해 고정 주파수 발진기로부터 입력받은 클럭의 위상 및 주파수를 제어하여 출력클럭을 발생시키는 디지털 제어 발진기;
    상기 디지털 제어 발진기의 출력클럭을 소정의 분주값으로 분주하여 상기 디지털 위상 검출기로 출력하는 분주기; 및
    상기 디지털 위상/주파수 검출기에서 발생된 오차값을 입력받아 처음으로 기준값보다 큰 경우에, 상기 기준입력클럭과 동일한 주파수를 가지는 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하고, 상기 연산된 값을 상기 디지털 루프필터에서 출력하는 제어값으로 설정하는 초기 제어값 설정부를 포함하여 이루어지는 락킹시간 단축기능을 가지는 디지털 피엘엘.
  2. 제 1 항에 있어서, 상기 디지털 위상/주파수 검출기는
    상기 기준입력클럭과 상기 분주된 출력클럭의 라이징 에지(Rising Edge)를 검출하여 상기 두 클럭의 위상 및 주파수를 비교하는 디지털 위상/주파수 검출기인 것을 특징으로 하는 락킹시간 단축기능을 가지는 디지털 피엘엘.
  3. 제 1 항에 있어서, 상기 초기 제어값 설정부는
    상기 디지털 위상/주파수 검출기에서 발생한 오차값을 기준값과 비교하는 비교부;
    상기 비교부의 비교 결과, 처음으로 상기 오차값이 기준값보다 큰 경우에 상기 기준입력클럭의 주기를 연산한 후, 상기 기준입력클럭과 동일한 주기의 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하는 초기 제어값 연산부;
    상기 초기 제어값 연산부에서 연산된 값을 상기 디지털 루프필터에 전송하는 초기 제어값 전송부; 및
    상기 초기 제어값을 상기 디지털 루프필터에서 출력하는 제어값으로 설정하기 위해 필요한 상기 디지털 위상 검출기, 디지털 루프필터, 및 분주기의 리셋신호를 상기 기준입력클럭의 라이징 에지에 맞추어 발생시키는 리셋신호 발생부로 이루어지는 것을 특징으로 하는 락킹시간 단축기능을 가지는 디지털 피엘엘.
  4. 제 3 항에 있어서, 상기 초기 제어값은
    상기 초기 제어값 전송부에서 다음에 의해 연산된 값인 것을 특징으로 하는 락킹시간 단축기능을 가지는 디지털 피엘엘.
    N ×TOut_Clock = TRef_Clock
    TOut_Clock = nInitial_CTL×ΔTDCO
    N ×nInitial_CTL×ΔTDCO = TRef_Clock
    nInitial_CTL = TRef_Clock /( N × ΔTDCO )
    여기서 TRef_Clock는 상기 기준입력클럭의 주기, TOut_Clock 는 상기 디지털 제어 발진기의 출력클럭주기, N은 상기 분주기의 분주값, ΔTDCO는 입력되는 제어값의 변화량에 따른 디지털 제어 발진기의 출력클럭주기 변화량, nInitial_CTL은 초기 제어값.
  5. 디지털 위상/주파수 검출기가 기준입력클럭과 소정의 분주값으로 분주된 출력클럭의 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당되는 오차값을 발생하는 단계;
    초기 제어값 설정부가 상기 발생한 오차값을 기준값과 비교하여 처음으로 상기 오차값이 기준값보다 큰 경우에 상기 기준입력클럭과 동일한 주파수의 출력클럭이 발생되도록 해 주는 초기 제어값을 연산하는 단계; 및
    상기 초기 제어값 설정부가 상기 디지털 루프필터에서 출력하는 제어값을 상기 연산한 초기 제어값으로 설정하는 단계를 포함하여 이루어지는 디지털 피엘엘의 락킹시간 단축 방법.
  6. 제 5 항에 있어서, 상기 연산한 초기 제어값으로 상기 디지털 루프필터에서 출력하는 제어값 설정은
    상기 초기 제어값을 연산하는 때에 발생하는 상기 기준입력클럭의 라이징 에지를 검출하는 단계;
    상기 검출된 라이징 에지에 동기를 맞추어 상기 디지털 위상/주파수 검출기, 디지털 루프필터, 및 분주기의 리셋신호를 발생시키는 단계;
    상기 연산한 초기 제어값을 상기 발생된 각 리셋신호를 통해 상기 디지털 루프필터에서 출력하는 제어값으로 설정하는 단계로 이루어지는 것을 특징으로 하는 디지털 피엘엘의 락킹시간 단축 방법.
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* Cited by examiner, † Cited by third party
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KR100800143B1 (ko) * 2006-04-11 2008-02-01 주식회사 하이닉스반도체 위상 고정 루프 및 위상 고정 방법

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