TW201924225A - 具有相位頻率偵測器的鎖相迴路電路、用以調整鎖相迴路電路的重新對準強度的方法 - Google Patents

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Abstract

一種具有追蹤迴路與重新對準迴路的電路，包含：相位頻率偵測器模組、幫浦模組、可調重新對準模組與環式振盪器單元。相位頻率偵測器模組用以比較第一輸入信號與第二輸入信號的相位差。幫浦模組用以將相位差轉換為電荷，幫浦模組更包含低通濾波器。可調重新對準模組用以調整重新對準強度，可調重新對準模組從相位頻率偵測器模組接收複數個第一輸入，可調重新對準模組傳送複數個第二輸出至幫浦模組。環式振盪器單元從幫浦模組接收第一輸入且從可調重新對準模組接收第二輸入，且基於第一輸入與第二輸入來產生回授信號。

Description

具有相位頻率偵測器的鎖相迴路電路、用以調整鎖相迴路電路的重新對準強度的方法
本揭露實施例是有關於一種具有相位頻率偵測器的鎖相迴路電路、用以調整鎖相迴路電路的重新對準強度的方法。
相位頻率偵測器(phase frequency detector，PFD)是比較二輸入信號的相位的元件。相位頻率偵測器包含相應於兩個不同輸入信號的兩個輸入端，兩個輸入信號之一者通常來自壓控振盪器(voltage-controlled oscillator，VCO)，兩個輸入信號之另一者則通常來自其他外部來源。相位頻率偵測器具有兩個輸出端，其指示後續電路如何調整頻率以鎖定至參考信號的相位。為了形成鎖相迴路(phase lock loop，PLL)，傳輸相位頻率偵測器的相位差至迴路濾波器，迴路濾波器對信號做積分以使信號平 滑。經平滑後的信號被傳輸至壓控振盪器，壓控振盪器產生輸出信號，輸出信號具有與輸入電壓成正比的頻率。壓控振盪器的輸出也被傳回相位頻率偵測器以鎖定至參考信號的相位。
幫浦用以將相位頻率偵測器的數位的相位差轉換為類比的電荷。當鎖相迴路操作於重新對準模式(realignment mode)時，傳統的追蹤迴路(tracking loop)(即信號路徑)的相位頻率偵測器與幫浦被禁能。結果，當鎖相迴路遇到溫度變化時，鎖相迴路不能在重新對準模式下恢復目標頻率。為了恢復目標頻率，傳統的追蹤迴路被致能。在追蹤迴路中，相位頻率偵測器與幫浦用以將參考時脈與回授時脈的相位差轉換為用於微調振盪器頻率的電壓。在重新對準迴路(realignment loop)中，參考時脈直接對準振盪器的相位。當追蹤迴路與重新對準迴路一起被致能時，兩個指令在同時被注入至鎖相迴路的環式振盪器(ring oscillator)中而產生迴路衝突(loop conflict)，迴路衝突指的是當電路中存在傳統的追蹤迴路與重新對準迴路的情況。最糟的情況下，衝突發生在1：1的重新對準強度(realignment strength)，這產生高頻的突波(spurs)。如同下方所進一步詳細討論的，「重新對準強度(realignment strength)」也稱為迴路權重(loop weight)，反應了傳統的追蹤迴路與重新對準迴路之間的相對強度。「突波(spurs)」是功率頻譜密度圖的對數-對數圖(log-log plot)中的峰 值。為了減少衝突且改善積分抖動(integrated jitter)，可調整重新對準強度。
在習知的方法中，傳統的追蹤迴路與重新對準迴路的衝突是透過調整重新對準的強度來控制。弱的重新對準減少了兩迴路之間的衝突，然而，積分抖動相應地增加而帶來問題。強的重新對準抑制了鎖相迴路的頻內(in-band)雜訊，但透過強衝突產生的頻外(out-band)突波降低積分抖動。
透過將環式振盪器的相位與參考時脈對準，重新對準改善了鎖相迴路的積分抖動。當鎖相迴路操作於重新對準模式，傳統的追蹤迴路的相位頻率偵測器與幫浦被禁能以避免迴路衝突。在這種情況下，當鎖相迴路遇到溫度變化且追蹤迴路被禁能時，不能在重新對準模式下恢復鎖相迴路的頻率。因此，當鎖相迴路遇到溫度變化時，必須致能傳統的追蹤迴路來追蹤目標頻率。
本揭露提出一種具有相位頻率偵測器的鎖相迴路電路，包含：致能電路單元、脈衝產生器單元、可編程計數器。致能電路單元用以斷開追蹤迴路。脈衝產生器單元用以產生具有可調整寬度的脈衝。可編程計數器更包含：同步計數器模組與目標檢測器模組。同步計數器模組用以累計第一位數，同步計數器模組被參考時脈所驅動。目標檢測器模組用以比較被同步計數器模組所累計的第一位數與第二外 部目標位數，其中目標檢測器模組比較來自同步計數器模組的第一位數與第二外部目標位數。
本揭露另提出一種用以調整鎖相迴路電路的重新對準強度的方法，包含：累計第一位數；比較第一位數與第二外部目標位數；禁能鎖相迴路電路的追蹤迴路以回應第一比較結果；產生具有可調整寬度的脈衝；以及基於脈衝，以參考信號來對準鎖相迴路電路的振盪器的相位，其中鎖相迴路電路的重新對準強度由可調整寬度來決定。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧電路
101、701‧‧‧相位頻率偵測器模組
102、702‧‧‧幫浦模組
103、703‧‧‧環式振盪器
104‧‧‧回授除法器
110‧‧‧方法
501‧‧‧脈衝寬度
601~605、801~807、1125~1128‧‧‧時序圖
1001‧‧‧重新對準迴路
1002‧‧‧追蹤迴路
1100‧‧‧可調重新對準模組
1102、1104、1106、1108、1109‧‧‧操作
1110‧‧‧重新對準脈衝產生器單元
1111、1112、1113‧‧‧輸入端
1114‧‧‧輸出端
1115、1116、1118、1119、1120‧‧‧反及閘
1117‧‧‧反向器
1121‧‧‧及閘
1122、1123‧‧‧放大器
1124、1131、1132、1152‧‧‧多工器
1129‧‧‧緩衝延遲
1130、7130‧‧‧致能電路單元
1140、7140‧‧‧可編程計數器單元
1150‧‧‧同步計數器
1151‧‧‧加法器
1153、1162‧‧‧閂鎖器
1160‧‧‧目標檢測器
1161‧‧‧等號器
1163、1164‧‧‧反或閘
1201~1203、1205、1206、FREF、FBK、UP、UP_PFD、UP_T、DN、DN_PFD、DN_T、 en_realign、IN、OUT、RSTN、Pulse_sel、QB’、Reset’、FIN、index1、index2、count_in、loop_en、align_RO、1’b0、1’b1‧‧‧信號
7100‧‧‧重新對準模組
7110‧‧‧脈衝產生器單元
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1]係繪示根據本揭露的一些實施例之用以解決重新對準鎖相迴路的迴路衝突的電路的示意圖。
[圖2]係繪示根據本揭露的一些實施例之致能電路單元的示意圖。
[圖3]係繪示根據本揭露的一些實施例之重新對準脈衝產生器單元的示意圖。
[圖4]係繪示根據本揭露的一些實施例之重新對準的例示性的脈衝產生器的示意圖與其相應的時序圖。
[圖5]係繪示根據本揭露的一些實施例之可編程計數器的示意圖。
[圖6]係繪示根據本揭露的一些實施例之圖5中的可編程計數器的時序圖。
[圖7]係繪示根據本揭露的一些實施例之用以解決重新對準鎖相迴路的迴路衝突的例示性的電路的示意圖。
[圖8]係繪示根據本揭露的一些實施例之圖7中的電路的時序圖。
[圖9]係繪示根據本揭露的一些實施例之當重新對準權重為1：16時的功率頻譜密度的示意圖。
[圖10]係繪示根據本揭露的一些實施例之當重新對準權重為1：1023時的功率頻譜密度的示意圖。
[圖11]係繪示根據本揭露的一些實施例之用以調整鎖相電路的重新對準強度的方法的流程圖。
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複 參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
一種用以解決重新對準(realignment)鎖相迴路(phase lock loop，PLL)的迴路衝突(loop conflict)的電路可包含相位頻率偵測器(phase frequency detector，PFD)模組，相位頻率偵測器模組接收兩個信號，參考頻率信號FREF與回授頻率信號FBK，做為輸入。相位頻率偵測器模組傳輸兩個輸出信號，信號UP與信號DN，至包含低通濾波器(low pass filter，LPF)的幫浦模組。幫浦模組的輸出被傳輸至環式振盪器(ring oscillator)，環式振盪器也接收參考頻率信號FREF。環式振盪器的輸出被傳輸至回授除法器，回授除法器將經除法後的回授頻率信號FBK傳回相位頻率偵測器模組做為相位頻率偵測器模組的兩個輸入的其中一者。第一迴路被稱為重新對準迴路(realignment loop)，第二迴路被稱為傳統的追蹤迴路(tracking loop)。 用以改善積分抖動(integrated jitter)之鎖相迴路的頻內(in-band)雜訊的抑制係至少部份地由重新對準迴路所實現。在重新對準模式中，追蹤迴路的主要功能是當鎖相迴路遇到溫度變化時恢復目標頻率。當鎖相迴路操作在重新對準模式時，傳統的追蹤迴路的相位頻率偵測器模組與幫浦模組必須被禁能以避免迴路衝突。在重新對準模式下的傳統的追蹤迴路也調整環式振盪器的相位。相應於傳統追蹤迴路與重新對準迴路的兩個指令同時分別地注入環式振盪器而產生迴路衝突(頻外(out-band)的突波(spur))。頻內傳訊(in-band signaling)是用於信號，頻內傳訊是在相同的頻帶或通道內的控制資訊的發送。頻外傳訊(out-of-band signaling或out-band signaling)則是在不同的通道中的控制資訊的發送。頻外的突波指的是在不同於信號通道的通道中存在著突波或峰值。在重新對準模式下，當重新對準強度(realignment strength)為1：1時，最糟的情況之衝突發生。調整重新對準強度以減少衝突。在此基於1：1的重新對準權重(realignment wright)來討論重新對準強度對於功率頻譜密度的影響，其中，權重的第一個數字表示追蹤迴路，權重的第二個數字表示重新對準迴路。對於1：1的重新對準權重，在高頻端有一個峰值或突波。做為比較，對於1：N的重新對準權重，在高頻端沒有峰值或突波，其中類似地，權重的第一個數字表示追蹤迴路，權重的第二個數字表示重新對準迴路。當數值N被調整至較大數值時，在高頻端的突波被消除。
鎖相迴路的參考時脈和回授時脈的邊緣被帶入而緊密對準。當鎖相迴路達到鎖定時，兩個信號的兩個相位之間的平均時間差被稱為靜態相位偏差(static phase offset)，也稱為穩態相位誤差(steady-state phase error)。這些相位之間的差異被稱為追蹤抖動(tracking jitter)。在理想的模式下，靜態相位偏差為零且追蹤抖動應盡可能的低。相位雜訊為在鎖相迴路中觀察到的另一種類型的抖動，相位雜訊是振盪器本身以及實現振盪器的頻率控制電路的元件所造成的。透過將環式振盪器的相位與參考時脈對準，重新對準改善了鎖相迴路的積分抖動。當鎖相迴路操作在重新對準模式時，禁能傳統的追蹤迴路的相位頻率偵測器模組與幫浦模組以避免迴路衝突。在一個例示中，當追蹤迴路被禁能時，當頻率為3GHz且頻率可降至2.7GHz時，鎖相迴路受到溫度變化的影響。因此，在重新對準模式不能恢復鎖相迴路頻率。
為了恢復頻率，必須致能傳統的追蹤迴路。當鎖相迴路遇到溫度變化時，致能傳統的追蹤迴路以追蹤目標頻率。當傳統的追蹤迴路被致能時，頻率返回到3GHz的值開始。透過調整重新對準的強度來控制傳統的追蹤迴路與重新對準迴路的衝突。重新對準的強度由重新對準的脈衝寬度指示，重新對準的脈衝寬度由被選擇器信號en-realign致能的重新對準迴路的持續時間所決定。弱的重新對準強度減少了兩個迴路之間的衝突。但是，結果是，積分抖動的增加會影響整體效能。重新對準強度反應了致能電路中的重新對準 迴路時的時間量(例如週期數)與禁能電路中的重新對準迴路時的時間量的比例。強的重新對準強度抑制了鎖相迴路的頻內雜訊，但副作用是兩個迴路之間的強衝突產生了頻外的突波。結果，由於積分抖動，整體效能降低。在一個例示中，當重新對準的脈衝寬度是寬的，表示重新對準強度是強的，在功率頻譜密度的高頻端會出現突波或峰值。當重新對準的脈衝寬度是窄的，表示重新對準強度是弱的，在功率頻譜密度的高頻端不會出現突波。耗能與功率頻譜密度曲線下方的面積成正比。相應地，消除功率頻譜密度曲線上的突波會減少耗能。
圖1係繪示根據本揭露的一些實施例之用以解決重新對準鎖相迴路的迴路衝突的電路100的示意圖。根據一些實施例，實現可調重新對準模組1100以調整重新對準強度。模組101是以信號FREF與信號FBK作為輸入的相位頻率偵測器模組，模組102是具有低通濾波器的幫浦模組，模組103是環式振盪器，且元件104是回授除法器。根據一些實施例，可調重新對準模組1100更包含用以產生具有可調整寬度的脈衝的重新對準脈衝產生器單元1110。根據一些實施例，可調重新對準模組1100更包含用以斷開追蹤迴路1002的致能電路單元1130。根據一些實施例，可調重新對準模組1100更包含可編程計數器單元1140。
根據一些實施例，可調重新對準模組1100包含致能電路單元1130以致能追蹤迴路1002、用於致能電路1130的可編程計數器單元1140與用於重新對準的重新對 準脈衝產生器單元1110。傳統追蹤迴路1002的致能電路單元1130被插入至相位頻率偵測器模組101與幫浦模組102之間。根據一些實施例，當啟動致能電路單元1130，相位頻率偵測器模組101的輸出信號DN可被傳輸至致能傳統的追蹤迴路1002的幫浦模組102。根據一些實施例，當關閉致能電路單元1130，輸出信號DN被切斷，且傳統的追蹤迴路1002被阻斷。根據一些實施例，透過可編程計數器單元1140來控制致能電路單元1130。根據一些實施例，可編程計數器單元1140的高準位輸出關閉了致能電路單元1130且低準位輸出開啟了致能電路單元1130。根據一些實施例，用於環式振盪器103的重新對準脈衝產生器單元1110是可編程的，以調整重新對準強度。
圖2係繪示根據本揭露的一些實施例之致能電路單元1130的示意圖。根據一些實施例，在傳統的追蹤迴路1002中，相位頻率偵測器模組101將參考時脈信號FREF與振盪器信號FBK的頻率與相位差轉換為輸出脈衝信號UP與DN。根據一些實施例，幫浦模組102將信號UP與DN的脈衝寬度差轉換為電流差。根據一些實施例，來自相位頻率偵測器模組101的DN信號為DN_PFD，被傳輸至多工器1131的一輸入端。根據一些實施例，來自相位頻率偵測器模組101的UP信號為UP_PFD，被傳輸至多工器1132的兩輸入端與多工器1131的另一輸入端。為了有效地禁能用於重新對準目的的傳統的追蹤迴路1002，在相位頻率偵測器模組101與幫浦模組102之間實現致能電路單元1130。根據 一些實施例，致能電路單元1130透過在重新對準模式中將選擇器信號en_realign設定為禁能值來禁能追蹤迴路1002。在一些實施例中，致能電路單元1130在正常操作中維持暢通的DN路徑。
根據一些實施例，致能電路單元1130包含第一多工器1131與第二多工器1132。透過控制選擇器信號en_realign來控制致能電路單元1130的第二多工器1132。根據一些實施例，當選擇器信號en_realign為高準位，切斷了追蹤迴路1002中的DN信號。如同上述所討論的，根據一些實施例，實現選擇器信號en_realign以禁能或致能相位頻率偵測器模組與幫浦模組，且因此，禁能或致能追蹤迴路1002。相反地，當選擇器信號en_realign為低準位，信號DN可被傳輸至幫浦模組102。根據一些實施例，第一多工器1131與第二多工器1132為時脈多工器(clock multiplexers)。
圖3係繪示根據本揭露的一些實施例之重新對準脈衝產生器單元1110的示意圖。根據一些實施例，重新對準脈衝產生器單元1110包含信號IN輸入端1111、信號RSTN輸入端1112、信號Pulse_sel輸入端1113與信號OUT輸出端1114。以下將參照圖4來進一步地詳細討論這些信號的每一者。根據一些實施例，重新對準脈衝產生器單元1110也接收如同上述參照圖1所討論的由參考時脈所驅動的相位頻率偵測器模組101的輸入信號FREF。重新對準脈衝產生器單元1110接收參考時脈信號FREF的上升邊緣，且立即 將上升邊緣傳輸至環式振盪器103。根據一些實施例，重新對準脈衝產生器單元1110也產生具有可調整的脈衝寬度501的脈衝，以調整重新對準強度。根據一些實施例，當環式振盪器103接收由重新對準脈衝產生器單元1110所提供的脈衝時，環式振盪器103開始將其相位與參考時脈信號FREF對準。透過重新對準的脈衝寬度501來決定環式振盪器103的重新對準的強度。根據一些實施例，寬的脈衝寬度提供強的強度以對準環式振盪器103的相位。根據一些實施例，重新對準脈衝產生器單元1110包含用以調整脈衝寬度的可編程位元。
圖4係繪示根據本揭露的一些實施例之重新對準脈衝產生器單元1110的示意圖與其相應的時序圖。根據一些實施例，重新對準脈衝產生器單元1110包含五個反及閘1115、1116、1118、1119與1120、及閘1121、多工器1124、反向器1117與兩個放大器1122與1123，這些元件如圖4所繪示的彼此電性連接。信號IN輸入端1111是反及閘1115的輸入端，信號RSTN輸入端1112是及閘1121的輸入端，信號Pulse_sel輸入端1113是多工器1124的選擇器信號端，信號OUT輸出端1114是反向器1117的輸出端。放大器1122與1123形成緩衝器，當信號IN為1125時造成緩衝延遲1129。當信號IN為1125時，信號OUT為1126，結果，信號QB’為1127，且信號Reset’為1128，導致緩衝延遲1129，如圖4所示。根據一些實施例，由上述所討論的脈衝寬度501來決定緩衝延遲1129的振幅。如同上述所討論的， 寬的脈衝寬度501提供了強的重新對準強度。
圖5係繪示根據本揭露的一些實施例之可編程計數器單元1140的示意圖。根據一些實施例，可編程計數器單元1140包含同步計數器1150與目標檢測器1160。根據一些實施例，同步計數器1150包含閂鎖器1153、多工器1152與加法器1151，這些元件如圖5所繪示的彼此電性連接。根據一些實施例，目標檢測器1160包含閂鎖器1162、反或閘1163與1164以及等號器(equator)1161。信號1’b0是多工器1152的其中一個輸入信號，信號1’b1是加法器1151的其中一個輸入信號。透過信號FIN參考時脈1205來驅動同步計數器1150以累計位數。同步計數器1150接收目標檢測器1160的信號以抹除內部位數。目標檢測器1160比較同步計數器1150的位數與外部目標位數(即信號1206，權重[9：0])。當內部位數與外部目標位數匹配時，目標檢測器1160產生低準位信號(“0”)，否則產生高準位信號(“1”)。目標檢測器1160也檢測信號1206(權重[9：0])的輸入位數。若權重的位數為“0”，目標檢測器1160的輸出強制為“0”，以忽略內部電路操作。如下參照圖6進一步詳細討論的，根據一些實施例，可編程計數器單元1140控制致能電路單元1130以決定是否致能追蹤迴路1002。
圖6係繪示根據本揭露的一些實施例之圖5中的可編程計數器單元1140的時序圖。根據一些實施例，當信號FIN參考時脈1205具有時序圖601，信號count_in 1201具有時序圖602，且相應的信號index1 1202與信號 index2 1203分別具有時序圖603與604。結果，在反或閘1163的輸出OUT具有信號1205的時序圖。在時序圖605的下降邊緣之前有10個週期，且接著OUT信號有一個週期保持在低準位。根據一些實施例，10個週期與1個週期的比例，10：1，為重新對準迴路1001與傳統的追蹤迴路1002的重新對準強度比例。根據一些實施例，作為比較，當脈衝寬度501經適當調整以達到1023：1的重新對準強度，OUT信號的時序圖將顯示1023個週期的高準位，且接著是1個週期的低準位。
圖7係繪示根據本揭露的一些實施例之用以解決重新對準鎖相迴路的迴路衝突的例示性的電路的示意圖。根據一些其他實施例，重新對準模組7100包含脈衝產生器單元7110、致能電路單元7130與可編程計數器單元7140。重新對準模組7100電性連接至相位頻率偵測器模組701、幫浦模組702與環式振盪器703，如圖7所示。
根據一些實施例，透過參考時脈信號FREF來驅動脈衝產生器單元7110，且脈衝產生器單元7110在每個參考週期將對準的相位發送至環式振盪器703。重新對準模組7100的致能電路單元7130可被切斷，且接著透過採用可編程計數器單元7140來連接至追蹤迴路1002。根據一些實施例，脈衝產生器單元7110、重新對準模組7100的致能電路單元7130與可編程計數器單元7140的組合調整了重新對準迴路1001與追蹤迴路1002的權重，以減少衝突。根據一些實施例，圖7與圖1之間的差別在於，在圖7中沒有回授 除法器104，且在圖7中沒有從環式振盪器103返回到相位頻率偵測器101的對應的回授迴路。根據一些實施例，由於缺少回授迴路，因為可編程計數器單元7140由相同時脈域中的參考時脈所驅動所造成的半穩態(metastable)的問題不存在。根據一些實施例，若權重值設定為1023，僅在參考時脈週期的一個週期內致能追蹤迴路1002且在參考時脈週期的其他1023個週期內禁能追蹤迴路1002。接著，重新對準迴路1001運行，因此，追蹤迴路1002與重新對準迴路1001的權重為1/1023。
圖8係繪示根據本揭露的一些實施例之圖7中的電路的時序圖。根據一些實施例，當信號FREF的時序圖為801時，信號loop_en的時序圖為802，重新對準迴路1001的信號align_RO的時序圖為803，信號DN_PFD的時序圖為804，信號UP_PFD的時序圖為805，且相應的追蹤迴路1002的信號DN_T與信號UP_T的時序圖分別為806與807。如圖8所示，對於重新對準迴路1001，信號align_RO的時序圖803有1023個週期為致能，而對於追蹤迴路1002，僅有在時序圖806與807有一個週期為致能。根據一些實施例，若權重值設為1023，僅有在參考時脈週期的一個週期致能追蹤迴路1002，且在參考時脈週期的其他1023個週期禁能追蹤迴路1002。接著，運行重新對準迴路1001，因此，追蹤迴路1002與重新對準迴路的權重為1/1023。如時序圖中所繪示的，舉例來說，觀察1023個週期，信號align_RO的時序圖803是重新對準迴路1001的時 序圖，而作為比較，在傳統的追蹤迴路1002的信號DN_T的時序圖806中，僅有一個週期致能追蹤迴路1002，且其他週期禁能追蹤迴路1002。相應地，1023個週期與一個週期的比例是重新對準強度1023：1。
圖9係繪示根據本揭露的一些實施例之當重新對準權重為1：16時的功率頻譜密度的示意圖。圖10係繪示根據本揭露的一些實施例之當重新對準權重為1：1023時的功率頻譜密度的示意圖。圖9與圖10皆以對數-對數的尺度繪示，其中X軸為頻率的對數且Y軸為功率頻譜密度的對數。迴路衝突影響了鎖相迴路相位雜訊的效能。根據一些實施例，在圖9中，追蹤迴路1002與重新對準迴路1001的重新對準強度為1：16。衝突導致在高頻端的突波。相較於降低積分抖動的頻內雜訊背景(in-band noise floor)，突波的峰值雜訊要更差10dB左右。作為圖10的比較，追蹤迴路1002與重新對準迴路1001的重新對準強度為1：1023。消除迴路衝突與突波以產生平滑的鎖相迴路相位雜訊。積分抖動小於1皮秒(ps)。
圖11係繪示根據本揭露的一些實施例之用以調整鎖相電路的重新對準強度的方法110的流程圖。於操作1102，在鎖相迴路內累計第一位數。於操作1104，比較第一位數與第二外部目標位數。回應於比較的第一結果，於操作1106，禁能鎖相迴路的追蹤迴路。於操作1108，產生具有可調整寬度的脈衝。於操作1109，基於脈衝來將鎖相迴路的振盪器的相位與參考訊號對準。
在一實施例中，透過可調整寬度來決定鎖相迴路的重新對準強度。在其他實施例中，方法也包含回應於比較的第二結果來致能鎖相迴路的追蹤迴路。
根據一些實施例，揭露一種具有追蹤迴路與重新對準迴路的電路，包含：相位頻率偵測器模組、幫浦模組、可調重新對準模組與環式振盪器單元。相位頻率偵測器模組用以比較第一輸入信號與第二輸入信號的相位差。幫浦模組用以將相位差轉換為電荷，幫浦模組更包含低通濾波器。可調重新對準模組用以調整重新對準強度，可調重新對準模組從相位頻率偵測器模組接收複數個第一輸入，可調重新對準模組傳送複數個第二輸出至幫浦模組。環式振盪器單元從幫浦模組接收第一輸入且從可調重新對準模組接收第二輸入，且基於第一輸入與第二輸入來產生回授信號。根據一些實施例，可調重新對準模組包含致能電路單元用以禁能追蹤迴路。根據一些實施例，可調重新對準模組更包含重新對準脈衝產生器單元用以產生提供給環式振盪器單元之具有可調整寬度的脈衝。根據一些實施例，可調重新對準模組更包含耦接至致能電路單元的可編程計數器單元用以調整致能的週期。根據一些實施例，致能電路更包含第一多工器與第二多工器，其中第一多工器從相位頻率偵測器模組接收向下信號，其中第二多工器從相位頻率偵測器模組接收向上信號，其中第二多工器被選擇器信號所控制。根據一些實施例，重新對準脈衝產生器單元更包含第一反及閘、第二反及閘、第三反及閘、第四反及閘、第五反及閘、多工器與及閘， 其中第一反及閘的輸出端電性連接至第二反及閘的第一輸入端、第三反及閘的第一輸入端、第五反及閘的第二輸入端，其中第一反及閘的輸入端電性連接至第二反及閘的輸出端，其中第二反及閘的第二輸入端電性連接至第四反及閘的第二輸入端，其中第二反及閘的第三輸入端電性連接至第三反及閘的輸出端、第四反及閘的第一輸入端與第五反及閘的第一輸入端，其中第三反及閘的第二輸入端電性連接至第四反及閘的輸出端，其中第五反及閘的輸出端電性連接至及閘的輸入端。根據一些實施例，可編程計數器單元更包含被參考時脈所驅動的同步計數器用以累計位數。根據一些實施例，可編程計數器單元更包含耦接至同步計數器的目標檢測器用以比較來自同步計數器的位數與外部目標位數。根據一些實施例，同步計數器更包含閂鎖器與多工器，其中多工器的輸出係傳輸至閂鎖器。根據一些實施例，目標檢測器更包含第一反或閘、第二反或閘與閂鎖器，其中閂鎖器的輸出係傳輸至第二反或閘做為第二反或閘的第一輸入，其中第一反或閘的輸出係傳輸至第二反或閘做為第二反或閘的第二輸入。根據一些實施例，具有追蹤迴路與重新對準迴路的電路更包含除法器單元，用以從環式振盪器單元接收輸入且傳輸輸出至相位頻率偵測器模組。
根據一些實施例，揭露一種具有相位頻率偵測器的鎖相迴路電路，包含：致能電路單元、脈衝產生器單元以及可編程計數器單元，其中致能電路單元用以斷開追蹤迴路，其中脈衝產生器單元用以產生具有可調整寬度的脈衝， 其中可編程計數器單元更包含同步計數器模組以及目標檢測器模組，其中同步計數器模組用以累計第一位數，其中同步計數器模組被參考時脈所驅動，其中目標檢測器模組用以比較被同步計數器模組所累計的第一位數與第二外部目標位數，其中目標檢測器模組比較來自同步計數器模組的第一位數與第二外部目標位數。根據一些實施例，同步計數器模組更包含閂鎖器與多工器，其中多工器的輸出係傳輸至閂鎖器。根據一些實施例，目標檢測器模組更包含閂鎖器。根據一些實施例，目標檢測器模組更包含第一反或閘。根據一些實施例，目標檢測器模組更包含第二反或閘，其中閂鎖器的輸出係傳輸至第二反或閘做為第二反或閘的第一輸入，其中第一反或閘的輸出係傳輸至第二反或閘做為第二反或閘的第二輸入。根據一些實施例，同步計數器模組被參考時脈所驅動。根據一些實施例，第二外部目標位數為十位數。
根據一些實施例，揭露一種用以調整重新對準強度的可調重新對準模組，包含：用以斷開追蹤迴路的致能電路單元、用以產生具有可調整寬度的脈衝的重新對準脈衝產生器單元以及可編程計數器單元，其中，可調重新對準模組從相對頻率偵測器模組接收複數個第一輸入，可調重新對準模組傳送複數個第二輸出至幫浦模組。幫浦模組更包含低通濾波器。根據一些實施例，可編程計數器單元更包含同步計數器模組以及目標檢測器模組。
根據一些實施例，揭露一種用以調整鎖相迴路電路的重新對準強度的方法，包含：累計第一位數；比較第 一位數與第二外部目標位數；禁能鎖相迴路電路的追蹤迴路以回應第一比較結果；產生具有可調整寬度的脈衝；以及基於脈衝，以參考信號來對準鎖相迴路電路的振盪器的相位，其中鎖相迴路電路的重新對準強度由可調整寬度來決定。根據一些實施例，用以調整鎖相迴路電路的重新對準強度的方法更包含：致能鎖相迴路電路的追蹤迴路以回應第二比較結果。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。

Claims (10)

  1. 一種具有一相位頻率偵測器(phase frequency detector，PFD)的鎖相迴路(phase lock loop，PLL)電路，包含：一致能電路(enablement circuit)單元，用以斷開一追蹤迴路(tracking loop)；一脈衝產生器(pulse generator)單元，用以產生具有一可調整寬度的一脈衝，其中該相位頻率偵測器耦接至該致能電路單元與該脈衝產生器單元；以及一可編程計數器(programmable counter)單元，耦接至該致能電路單元，其中該可編程計數器單元更包含：一同步計數器(synchronous counter)模組，用以累計複數個第一位數，其中該同步計數器模組被一參考時脈所驅動；以及一目標檢測器(target detector)模組，耦接至該同步計數器，用以比較被該同步計數器模組所累計的該些第一位數與複數個第二外部目標位數，其中該目標檢測器模組比較來自該同步計數器模組的該些第一位數與該些第二外部目標位數。
  2. 如申請專利範圍第1項所述之鎖相迴路電路，其中該同步計數器模組更包含一閂鎖器(latch)與一多工器，其中該多工器的一輸出係傳輸至該閂鎖器。
  3. 如申請專利範圍第1項所述之鎖相迴路電路，其中該目標檢測器模組更包含一閂鎖器。
  4. 如申請專利範圍第3項所述之鎖相迴路電路，其中該目標檢測器模組更包含一第一反或閘(NOR gate)。
  5. 如申請專利範圍第4項所述之鎖相迴路電路，其中該目標檢測器模組更包含一第二反或閘，其中該閂鎖器的一輸出係傳輸至該第二反或閘做為該第二反或閘的一第一輸入，其中該第一反或閘的一輸出係傳輸至該第二反或閘做為該第二反或閘的一第二輸入。
  6. 如申請專利範圍第1項所述之鎖相迴路電路，其中該些第二外部目標位數為十位數。
  7. 如申請專利範圍第1項所述之鎖相迴路電路，其中該致能電路更包含一第一多工器與一第二多工器，其中該第一多工器從該相位頻率偵測器接收一向下信號(down signal)，其中該第二多工器從該相位頻率偵測器接收一向上信號(up signal)。
  8. 如申請專利範圍第7項所述之鎖相迴路電 路，其中該第二多工器被一選擇器信號(selector signal)所控制
  9. 一種用以調整一鎖相迴路電路的一重新對準強度(realignment strength)的方法，包含：累計複數個第一位數；比較該些第一位數與複數個第二外部目標位數；禁能該鎖相迴路電路的一追蹤迴路以回應一第一比較結果；產生具有一可調整寬度的一脈衝；以及基於該脈衝，以一參考信號來對準該鎖相迴路電路的一振盪器的一相位，其中該鎖相迴路電路的該重新對準強度由該可調整寬度來決定。
  10. 如申請專利範圍第9項所述之方法，更包含：致能該鎖相迴路電路的該追蹤迴路以回應一第二比較結果。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11588489B1 (en) 2021-10-06 2023-02-21 Shaoxing Yuanfang Semiconductor Co., Ltd. Obtaining lock in a phase-locked loop (PLL) upon being out of phase-lock
US11923864B2 (en) 2021-10-18 2024-03-05 Shaoxing Yuanfang Semiconductor Co., Ltd. Fast switching of output frequency of a phase locked loop (PLL)
US11967965B2 (en) 2021-11-03 2024-04-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2985489B2 (ja) * 1992-03-31 1999-11-29 日本電気株式会社 位相同期ループ
US5832048A (en) * 1993-12-30 1998-11-03 International Business Machines Corporation Digital phase-lock loop control system
IT1284718B1 (it) * 1996-07-31 1998-05-21 Cselt Centro Studi Lab Telecom Dispositivo e procedimento per allineare temporalmente segnali numerici, ad esempio un segnale di orologio ed un flusso di dati.
GB2348327B (en) * 1999-02-18 2003-02-19 Sgs Thomson Microelectronics Clock skew removal appartus
WO2002060063A1 (en) * 2001-01-26 2002-08-01 True Circuits, Inc. Self-biasing phase-locked loop system
TWI248721B (en) * 2001-04-27 2006-02-01 Mediatek Inc Phase-locked loop with dual-mode phase/frequency detection
TWI283112B (en) * 2002-08-01 2007-06-21 Mediatek Inc Phase locked loop control method and apparatus
EP1422827B1 (en) * 2002-11-21 2006-01-18 STMicroelectronics Belgium N.V. Low frequency self-calibration of a PLL with multiphase clocks
US6903585B2 (en) * 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump
TWI241776B (en) * 2004-10-11 2005-10-11 Realtek Semiconductor Corp Clock generator and data recovery circuit
US7095287B2 (en) * 2004-12-28 2006-08-22 Silicon Laboratories Inc. Method and apparatus to achieve a process, temperature and divider modulus independent PLL loop bandwidth and damping factor using open-loop calibration techniques
TWI296464B (en) * 2005-06-20 2008-05-01 Airoha Tech Corp Phase lock loop and operating method thereof
TWI312613B (en) * 2005-10-06 2009-07-21 Novatek Microelectronics Corp Calibration circuit and operation method for voltage-controlled oscillator
JP4944571B2 (ja) * 2006-10-31 2012-06-06 オンセミコンダクター・トレーディング・リミテッド チャージポンプ回路
US7592847B2 (en) * 2007-03-22 2009-09-22 Mediatek Inc. Phase frequency detector and phase-locked loop
TW200908561A (en) * 2007-05-23 2009-02-16 Mobius Microsystems Inc Multi-terminal harmonic oscillator intergrated circuit with frequency calibration and frequency configuration
US7683685B2 (en) * 2008-02-05 2010-03-23 Sony Corporation System and method for implementing a digital phase-locked loop
US8116418B2 (en) * 2008-05-08 2012-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fast locking clock and data recovery
US8063707B2 (en) * 2009-05-08 2011-11-22 Mediatek Inc. Phase locked loop
TWI482030B (zh) * 2011-06-21 2015-04-21 Via Tech Inc 補償同步資料匯流排上的非對齊之裝置及方法
TWI445316B (zh) * 2011-12-19 2014-07-11 Univ Nat Taiwan 鎖相迴路裝置
US9503103B2 (en) * 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
TWI501557B (zh) * 2012-10-25 2015-09-21 Univ Nat Chiao Tung 鎖相迴路
TWI517589B (zh) * 2013-04-16 2016-01-11 Univ Nat Taiwan No Inserting Lockout Lockout phase lock loop
US9503105B2 (en) * 2014-10-20 2016-11-22 Texas Instruments Incorporated Phase frequency detector (PFD) circuit with improved lock time
WO2016187479A1 (en) * 2015-05-20 2016-11-24 Cirrus Logic Intrnational Semiconductor Ltd. Ring frequency divider
CN106487379A (zh) * 2015-08-25 2017-03-08 晨星半导体股份有限公司 延迟锁定电路与相关的控制方法
EP3168983B1 (fr) * 2015-11-13 2018-10-17 The Swatch Group Research and Development Ltd. Procédé de calibration d'un synthétiseur de fréquence à modulation fsk à deux points

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