CN112994687A - 一种参考时钟信号注入锁相环电路及消除失调方法 - Google Patents

一种参考时钟信号注入锁相环电路及消除失调方法 Download PDF

Info

Publication number
CN112994687A
CN112994687A CN201911310040.5A CN201911310040A CN112994687A CN 112994687 A CN112994687 A CN 112994687A CN 201911310040 A CN201911310040 A CN 201911310040A CN 112994687 A CN112994687 A CN 112994687A
Authority
CN
China
Prior art keywords
phase
voltage
pulse
locked loop
reference clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911310040.5A
Other languages
English (en)
Other versions
CN112994687B (zh
Inventor
史明甫
冯珅
吴顺方
许俊
蔡新午
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lanzhi Technology Shanghai Co ltd
Original Assignee
Lanzhi Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lanzhi Technology Shanghai Co ltd filed Critical Lanzhi Technology Shanghai Co ltd
Priority to CN201911310040.5A priority Critical patent/CN112994687B/zh
Priority to US17/126,061 priority patent/US11251798B2/en
Publication of CN112994687A publication Critical patent/CN112994687A/zh
Application granted granted Critical
Publication of CN112994687B publication Critical patent/CN112994687B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/82—Digital/analogue converters with intermediate conversion to time interval

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种参考时钟信号注入锁相环电路及消除失调方法，包括第一脉冲生成器、第二脉冲生成器、状态机、脉冲选择放大电路、压控延迟线、零失配鉴相器和滤波器，组成失调消除环路、锁相环路、压控振荡环路和注入锁相环路；状态机断开锁相环路和压控振荡环路，启用失调消除环路以采用第一脉冲生成器的信号来校正零失配鉴相器；状态机启用锁相环路和压控振荡环路，用校正后的零失配鉴相器来锁定第二脉冲生成器的信号；状态机将所述锁相环路切换到所述注入锁相环路，启用注入锁相环路，用于注入第一脉冲生成器的第一脉冲信号。本发明的参考时钟信号注入锁相环电路及消除失调方法解决了参考时钟信号注入环路的相位失配问题。

Description

一种参考时钟信号注入锁相环电路及消除失调方法
技术领域
本发明涉及电子电路的技术领域，特别是涉及一种参考时钟信号注入锁相环电路及消除失调方法。
背景技术
如图1所示，现有技术中参考时钟信号注入锁相环电路包括脉冲生成器(SlotGen)、鉴相器(Phase Detector)、滤波器(Filter)、压控振荡器(Voltage ControlledOscillator，VCO)和锁频环(Frequency Lock Loop，FLL)。其中，由于参考注入锁相环是在不断开环形振荡器的情况下，直接注入参考时钟信号，参考脉冲PUL_REFP与注入参考脉冲之前的压控振荡器的输出信号之间存在相位差tos，会导致参考脉冲PUL_REFP注入后的压控信号VCO_NEW的时钟杂散非常大。
图2示出了现有技术中的参考时钟信号注入相位误差引起时钟杂散的时序示意图。对于锁定后的参考时钟信号注入锁相环：
Figure BDA0002324269650000011
其中N为压控振荡器VCO信号的平均频率与参考时钟信号的时钟频率之比，Tref为参考时钟信号的时钟周期，Tvco0为压控振荡器VCO信号的平均周期，Tvco1和Tvco2分别是压控振荡器VCO信号的两个瞬态周期。
可以推导得出，
Figure BDA0002324269650000012
因此，压控振荡器VCO信号的周期序列可得：
Figure BDA0002324269650000013
对上述因相位差tos产生的压控振荡器VCO信号的周期序列，根据傅立叶变换分析可知，当相位差tos为1pS，压控振荡器VCO信号的平均频率为2.5GHz时，则其频谱上对应的参考时钟的时钟杂散为-52dBc；当相位差tos为10pS，压控振荡器VCO信号的平均频率为2.5GHz时，则其频谱上对应的参考时钟的时钟杂散为-31.8dBc。可以看出，当相位差tos(即，相位失调)越大时，参考时钟时钟杂散越高。这大大限制了参考时钟注入锁相环的应用场合。
因此，需要提供一种能够参考时钟信号注入锁相环电路及消除失调方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种参考时钟信号注入锁相环电路及消除失调方法，将参考时钟信号注入通路和锁相环鉴相通路合并成一个通路，并预先将鉴相器的失调清零，解决了参考时钟信号注入环路的相位失配问题。
为实现上述目的及其他相关目的，本发明提供一种参考时钟信号注入锁相环电路，包括第一脉冲生成器、第二脉冲生成器、状态机、脉冲选择放大电路、压控延迟线、零失配鉴相器和滤波器，用于组成一个失调消除环路、一个锁相环路、一个压控振荡环路和一个注入锁相环路；所述失调消除环路包括所述所述第一脉冲生成器、所述状态机、所述零失配鉴相器和所述脉冲选择放大电路；所述压控振荡环路包括所述第二脉冲生成器、所述脉冲选择放大电路和所述压控延迟线；所述锁相环路包括所述第一脉冲生成器、所述第二脉冲生成器、所述零失配鉴相器、所述滤波器、所述压控延迟线所述脉冲选择放大电路；所述注入锁相环路包括所述脉冲选择放大电路、所述第一脉冲生成器、所述第二脉冲生成器、所述状态机、所述零失配鉴相器、所述滤波器和所述压控延迟线；所述状态机断开所述锁相环路和所述压控振荡环路，启用所述失调消除环路以采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器；所述状态机启用所述锁相环路和所述压控振荡环路，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号；所述状态机将所述锁相环路切换到所述注入锁相环路，启用所述注入锁相环路，用于注入所述第一脉冲生成器生成的第一脉冲信号。
于本发明一实施例中，所述失调消除环路采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器时，所述脉冲选择放大电路用于在所述状态机的控制下，将参考时钟信号分为两路输入所述零失配鉴相器。
于本发明一实施例中，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号时，所述脉冲选择放大电路用于在所述状态机的控制下，将所述压控延迟线输出的压控信号输入至所述压控延迟线和所述零失配鉴相器，将参考时钟信号输入所述零失配鉴相器；所述滤波器用于根据所述零失配鉴相器的输出值调节所述压控延迟线输出的压控信号频率；所述状态机用于当所述零失配鉴相器输出的相差均值为零时进行锁频。
于本发明一实施例中，注入所述第一脉冲生成器的信号时，所述脉冲选择放大电路用于当所述状态机检测到参考时钟信号时，选取所述参考时钟信号输入所述压控延迟线，所述压控延迟线输出的压控信号和所述参考时钟信号输入所述零失配鉴相器。
于本发明一实施例中，所述脉冲选择放大电路包括第一脉冲选择放大电路和第二脉冲选择放大电路；
参考时钟信号和所述压控延迟线输出的压控信号均输入至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路，所述第一脉冲选择放大电路用于输出所述压控信号或所述参考时钟信号至所述压控延迟线和所述零失配鉴相器；所述第二脉冲选择放大电路用于输出所述压控信号或所述参考时钟信号至所述零失配鉴相器；
所述状态机用于通过发送选择信号至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路来实现所述参考时钟信号和所述压控信号的输出选择。
于本发明一实施例中，所述压控振荡环路包括环形连接的所述第二脉冲生成器、所述第二脉冲选择放大电路和所述压控延迟线。
于本发明一实施例中，所述第二脉冲生成器用于将所述压控延迟线输出的压控信号转换为窄脉冲信号，所述脉冲选择放大电路用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
于本发明一实施例中，所述第一脉冲生成器用于将参考时钟信号转换为窄脉冲信号，所述脉冲选择放大电路用于用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
于本发明一实施例中，所述零失配鉴相器包括第一数字时间转换器、第二数字时间转换器和相位检测器/时间数字转换器；所述第一数字时间转换器和所述第二数字时间转换器均与所述相位检测器/时间数字转换器相连。
于本发明一实施例中，所述状态机有锁频功能，通过所述参考时钟信号来计算所述压控延迟线输出的压控信号的频率误差，并输出所述频率误差至所述滤波器。
于本发明一实施例中，切换到所述注入锁相环路时，所述状态机还用于调节所述零失配鉴相器的失调-符号控制端使得所述零失配鉴相器输出的鉴相结果信号反相。
于本发明一实施例中，所述滤波器根据所述零失配鉴相器的鉴相结果信号的均值和频率误差的均值通过所述滤波器施加的电压调节所述压控延迟线输出的压控信号的相位和频率，直至所述所述鉴相结果信号的均值为零并且所述频率误差的均值也为0时，所述压控信号的频率和相位被锁定，即所述锁相环路和所述压控振荡环路被锁定。
本发明提供一种参考时钟信号注入锁相环的消除失调方法，应用于参考时钟信号注入锁相环电路，所述参考时钟信号注入锁相环电路包括第一脉冲生成器、第二脉冲生成器、状态机、脉冲选择放大电路、压控延迟线、零失配鉴相器和滤波器，用于组成一个失调消除环路、一个锁相环路、一个压控振荡环路和一个注入锁相环路；所述失调消除环路包括所述所述第一脉冲生成器、所述状态机、所述零失配鉴相器和所述脉冲选择放大电路；所述压控振荡环路包括所述第二脉冲生成器、所述脉冲选择放大电路和所述压控延迟线；所述锁相环路包括所述第一脉冲生成器、所述第二脉冲生成器、所述零失配鉴相器、所述滤波器、所述压控延迟线所述脉冲选择放大电路；所述注入锁相环路包括所述脉冲选择放大电路、所述第一脉冲生成器、所述第二脉冲生成器、所述状态机、所述零失配鉴相器、所述滤波器和所述压控延迟线；
所述参考时钟信号注入锁相环的消除失调方法包括以下步骤：
通过状态机断开所述锁相环路和所述压控振荡环路，启用所述失调消除环路以采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器；
通过状态机启用所述锁相环路和所述压控振荡环路，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号；
通过状态机将所述锁相环路切换到所述注入锁相环路，启用所述注入锁相环路，用于注入所述第一脉冲生成器生成的第一脉冲信号。
于本发明一实施例中，所述失调消除环路采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器时，所述脉冲选择放大电路在所述状态机的控制下，将参考时钟信号分为两路输入所述零失配鉴相器。
于本发明一实施例中，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号时，所述脉冲选择放大电路在所述状态机的控制下，将所述压控延迟线输出的压控信号输入至所述压控延迟线和所述零失配鉴相器，将参考时钟信号输入所述零失配鉴相器；所述滤波器根据所述零失配鉴相器的输出值调节所述压控延迟线输出的压控信号频率；所述状态机当所述零失配鉴相器输出的相差均值为零时进行锁频。
于本发明一实施例中，注入所述第一脉冲生成器的信号时，当所述状态机检测到参考时钟信号时，所述脉冲选择放大电路选取所述参考时钟信号输入所述压控延迟线，所述压控延迟线输出的压控信号和所述参考时钟信号输入所述零失配鉴相器。
于本发明一实施例中，所述脉冲选择放大电路包括第一脉冲选择放大电路和第二脉冲选择放大电路；
参考时钟信号和所述压控延迟线输出的压控信号均输入至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路，所述第一脉冲选择放大电路输出所述压控信号或所述参考时钟信号至所述压控延迟线和所述零失配鉴相器；所述第二脉冲选择放大电路输出所述压控信号或所述参考时钟信号至所述零失配鉴相器；
所述状态机通过发送选择信号至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路来实现所述参考时钟信号和所述压控信号的输出选择。
于本发明一实施例中，所述压控振荡环路包括环形连接的所述第二脉冲生成器、所述第二脉冲选择放大电路和所述压控延迟线。
于本发明一实施例中，所述第二脉冲生成器用于将所述压控延迟线输出的压控信号转换为窄脉冲信号，所述脉冲选择放大电路用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
于本发明一实施例中，所述第一脉冲生成器用于将参考时钟信号转换为窄脉冲信号，所述脉冲选择放大电路用于用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
于本发明一实施例中，所述零失配鉴相器包括第一数字时间转换器、第二数字时间转换器和相位检测器/时间数字转换器；所述第一数字时间转换器和所述第二数字时间转换器均与所述相位检测器/时间数字转换器相连。
于本发明一实施例中，所述状态机有锁频功能，通过所述参考时钟信号来计算所述压控延迟线输出的压控信号的频率误差，并输出所述频率误差至所述滤波器。
于本发明一实施例中，切换到所述注入锁相环路时，所述状态机调节所述零失配鉴相器的失调-符号控制端使得所述零失配鉴相器输出的鉴相结果信号反相。
于本发明一实施例中，所述滤波器根据所述零失配鉴相器的鉴相结果信号的均值和频率误差的均值通过所述滤波器施加的电压调节所述压控延迟线输出的压控信号的相位和频率，直至所述所述鉴相结果信号的均值为零并且所述频率误差的均值也为0时，所述压控信号的频率和相位被锁定，即所述锁相环路和所述压控振荡环路被锁定。
如上所述，本发明的参考时钟信号注入锁相环电路及消除失调方法，具有以下有益效果：
(1)将参考时钟信号注入通路和锁相环鉴相通路合并成一个通路，并预先将鉴相器的失调清零，解决了参考时钟信号注入环路的相位失配问题；
(2)消除了锁相环输出的时钟杂散；
(3)可应用于一般时钟生成器、倍频器、锁相环、时钟数据恢复(Clock DataRecovery，CDR)等电子电路或系统中。
附图说明
图1显示为现有技术中参考时钟信号注入锁相环电路于一实施例中的框架结构示意图；
图2显示为现有技术中的参考时钟信号注入相位误差引起时钟杂散的时序示意图；
图3显示为本发明的参考时钟信号注入锁相环电路于一实施例中的框架结构示意图；
图4显示为本发明的参考时钟信号注入锁相环电路于一实施例中的电路结构示意图；
图5显示为图4的参考时钟信号注入锁相环电路工作在失调消除环路的模式下的等效电路图；
图6显示为图4的参考时钟信号注入锁相环电路工作锁相环(含锁频锁相)模式下的等效电路图；
图7显示为图4的参考时钟信号注入锁相环电路在注入状态下的等效电路图；
图8显示为本发明的参考时钟信号注入锁相环电路在参考时钟信号注入时的信号时序图；
图9显示为本发明的零失配鉴相器于一实施例中的结构示意图；
图10显示为本发明的参考时钟信号注入锁相环的消除失调方法于一实施例中的流程图。
元件标号说明
1 第一脉冲生成器
2 第二脉冲生成器
3 状态机
4 脉冲选择放大电路
41 第一脉冲选择放大电路
42 第二脉冲选择放大电路
5 压控延迟线
6 零失配鉴相器
61 第一数字时间转换器
62 第二数字时间转换器
63 相位检测器/时间数字转换器
7 滤波器
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
本发明的参考时钟信号注入锁相环电路及消除失调方法中，将参考时钟信号注入通过的环路路径与相位误差检测的环路路径重合，即将参考时钟信号注入的相位误差就等效成鉴相器的失调，并预先将鉴相器的失调清零，使得参考时钟信号注入相位误差，也即环路锁定后鉴相误差)为零，从而消除锁相环输出的时钟杂散，解决了参考时钟信号注入引发的相位失配的问题。
如图3和图4所示，于一实施例中，本发明的参考时钟信号注入锁相环电路包括第一脉冲生成器1、第二脉冲生成器2、状态机(State Machine)3、脉冲选择放大电路((PulseWidth Select and Amplitude Circuit,PWSAC)4、压控延迟线(Voltage ControlledDelay Lines，VCDL)5、零失配鉴相器(Zero Offset Phase Detector，ZOPD)6和滤波器(Filter)7。所述脉冲选择放大电路4连接至所述第一脉冲生成器1和所述第二脉冲生成器2的输出端均连接至的输入端，所述状态机3与所述脉冲选择放大电路4、所述零失配鉴相器6、所述滤波器7均相连，所述脉冲选择放大电路4的输出与所述压控延迟线5和所述零失配鉴相器6分别相连，所述零失配鉴相器6再与所述状态机3和所述滤波器7分别相连，所述滤波器7与所述状态机3与所述压控延迟线5分别相连，所述压控延迟线5再与所述第二脉冲生成器2相连。
优选地，所述第一脉冲生成器1和第二脉冲生成器2为窄脉冲生成器，所述第一脉冲生成器1用于接收参考时钟信号REF_CLK并生成第一窄脉冲信号PUL_REFP，所述第二脉冲生成器2用于接收压控延迟线输出信号VCO_VP并生成第二窄脉冲信号PUL_VCOP。所述脉冲选择放大电路4用于在状态机的控制下选取窄脉冲信号并将其脉宽放大转换成宽脉冲信号，其包括第一脉冲选择放大电路41和第二脉冲选择放大电路42，所述第一脉冲选择放大电路41和第二脉冲选择放大电路42分别用于选择所述第一脉冲生成器1和第二脉冲生成器2输出的第一窄脉冲信号PUL_REFP和第二窄脉冲信号PUL_VCOP中的一个作为输入并将其分别转换成第一宽脉冲信号DIRT_PUL和第二宽脉冲信号VCO_NEW输出。所述零失配鉴相器6对所述第一脉冲选择放大电路41和第二脉冲选择放大电路42输出的第一宽脉冲信号DIRT_PUL和第二宽脉冲信号VCO_NEW进行鉴相并输出鉴相结果信号PD_OUT。所述压控延迟线5连接至所述第一脉冲选择放大电路42的输出端，用于接收所述第二宽脉冲信号VCO_NEW并由所述滤波器7控制其延迟时间(即，控制VCO_VP的频率)。所述状态机3连接至所述脉冲选择放大电路4的控制端，以控制所述脉冲选择放大电路4的信号选取。例如，当状态机的输出的S1和S2为高电平时选通所述脉冲选择放大电路4相应的D1端口；当S1和S2为低电平时选通所述脉冲选择放大电路4相应的D0端口。
其中，本发明的参考时钟信号注入锁相环电路共包含有以下四个环路：
(1)一个失调消除环路(Offset Calibration Loop，OCL)
所述失调消除环路包括所述第一脉冲生成器1、所述状态机3、所述零失配鉴相器6和所述脉冲选择放大电路4。
(2)一个压控振荡环路(Voltage Controlled Oscillator Loop，VCO)
所述压控振荡环路包括所述第二脉冲生成器2、所述脉冲选择放大电路4和所述压控延迟线5。
(3)一个锁相环路(Phase Lock LOOP，PLL)
所述锁相环路包括第一脉冲生成器1、第二脉冲生成器2、所述零失配鉴相器6、所述滤波器7、所述压控延迟线5和所述脉冲选择放大电路4。
(4)一个注入锁相环路(Inject Lock Loop，ILL)
所述注入锁相环路包括所述第一脉冲生成器1、所述第二脉冲生成器2、所述状态机3、所述脉冲选择放大电路4、所述压控延迟线5、所述零失配鉴相器6和所述滤波器7。
为了消除参考时钟信号注入带来的时钟杂散，需要消除注入的参考时钟信号相位和对应的压控振荡器VCO信号之间的相位差。本发明的参考时钟信号注入锁相环电路的工作原理如下：
首先，如图5所示，所述状态机3将锁相环切换到所述注入锁相环路和所述压控振荡环路，启用所述失调消除环路以采用所述第一脉冲生成器1生成的第一脉冲信号来校正所述零失配鉴相器6。具体地，所述状态机3将锁相环切换到所述注入锁相环路和所述压控振荡环路，并设置选择信号S1和S2的值，以控制所述第一脉冲选择放大电路41和第二脉冲选择放大电路42均选择第一窄脉冲信号PUL_REFP作为输入并将其脉宽放大输出至鉴相器零失配鉴相器6的第一和第二输入端。所述状态机3根据零失配鉴相器6的鉴相结果信号对所述零失配鉴相器6进行调节，以对零失配鉴相器6的失调进行校正。具体地，所述状态机3通过增大或减小输入至所述零失配鉴相器6的失调-符号控制端tos_tune的值来调节所述零失配鉴相器6的控制位直至其输出的鉴相结果信号PD_OUT均值为零，从而实现了所述零失配鉴相器6的零相位失调。其中，所述失调-符号控制端tos_tune具有双重功能：第一个功能是状态机通过其校正鉴相器内部的失调；第二个功能是状态机通过其根据流程改变鉴相器输出信号PD_OUT的极性。
如图6所示，所述状态机3启用所述锁相环路和所述压控振荡环路，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号PUL_VCOP的相位。具体而言，所述状态机3设置选择信号S1和S2的值，以控制所述第一脉冲选择放大电路41和第二脉冲选择放大电路42分别选择第一窄脉冲信号PUL_REFP和第二窄脉冲信号PUL_VCOP作为输入并转换成相应的第一宽脉冲信号DIRT_PUL和第二宽脉冲信号VCO_NEW输出至鉴相器零失配鉴相器6的第一和第二输入端。所述零失配鉴相器6将鉴相结果信号PD_OUT输入至所述滤波器7的相位误差控制端phase_err，作为所述滤波器7的相位误差phase_err。同时所述数字状态机3有锁频功能，即用所述参考时钟信号REF_CLK来计算所述压控延迟线输出信号VCO_VP的频率误差，输出频率误差freq_err至所述滤波器7的频率误差控制端freq_err。所述滤波器7根据所述鉴相结果信号PD_OUT的均值和频率误差freq_err的均值通过滤波器施加的电压Vtune调节所述压控延迟线5输出的所述压控延迟线输出信号VCO_VP的相位和频率，直至相差PD_OUT均值为零并且所述频率误差freq_err均值也为0时，所述压控延迟线输出信号VCO_VP的频率和相位被锁定，即所述锁相环路和所述压控振荡环路被锁定。
最后，如图7所示，所述状态机3将所述锁相环路切换成注入锁相环路，以完成所述第一脉冲生成器1生成的第一脉冲信号PUL_REFP的周期性注入。具体地，当所述状态机3检测到锁相环路相位被锁定时(即，鉴相结果信PD_OUT的均值和频率误差freq_err的均值都等于0)时，所述状态机3将所述锁相环路切换成注入锁相环路。所述状态机3设置选择信号S1和S2的值，以控制所述第一脉冲选择放大电路41和第二脉冲选择放大电路42分别选择第二窄脉冲信号PUL_VCOP和第一窄脉冲信号PUL_REFP作为输入并转换成相应的第一宽脉冲信号DIRT_PUL和第二宽脉冲信号VCO_NEW输出至鉴相器零失配鉴相器6的第一和第二输入端，从而实现所述注入锁相环路的参考时钟信号的相位周期性注入。这相当于将以上所述的锁频锁相操作中所述第一窄脉冲信号PUL_REFP和所述第二窄脉冲信号PUL_VCOP进行了交换，使得第二脉冲选择放大电路42输出的当前第二宽脉冲信号VCO_NEW的沿降变成了以上锁频锁相操作中的第一宽脉冲信号DIRT_PUL信号，使得第一脉冲选择放大电路41输出的当前第一宽脉冲信号DIRT_PUL的沿降变成了锁频锁相操作中的第二宽脉冲信号VCO_NEW。而在锁频锁相操作中所述锁相环路和所述压控振荡环路被锁定时，第一宽脉冲信号DIRT_PUL与第二宽脉冲信号VCO_NEW上升沿是对齐的，那么在所述参考时钟信号注入时，所述参考时钟信号REF_CLK和所述压控延迟线输出信号VCO_VP对应的所述当前第二宽脉冲信号VCO_NEW与当前第一宽脉冲信号DIRT_PUL的上升沿也是对齐的，从而有效消除了时钟杂散。
值得注意的是，将锁频锁相操作中的第一窄脉冲信号PUL_REFP和第二窄脉冲信号PUL_VCOP进行了交换也意味着输入至零失配鉴相器6的第一端和第二端信号进行了交换(相应地，相位也交换)。因此，在切换成注入锁相环路时，状态机应调节其失调符号控制端tos_tune的值，使得所述零失配鉴相器6输出的鉴相结果信号PD_OUT反相，以维持锁相环路稳定的负反馈。
具体地，参考时钟信号注入的信号时序图如图8所示，在所述参考时钟信号REF_CLK注入之前，所述锁相环路的频率和相位均已锁定。在第一选择信号S1为高电平期间，交换所述第一脉冲信号PUL_REFP和所述第二脉冲信号PUL_VCOP。交换之后，VCO_NEW信号的沿降变成所述DIRT_PUL信号。所述DIRT_PUL信号与所述VCO_NEW信号进入所述零失调鉴相器6。由于环路锁定时所述DIRT_PUL信号与所述VCO_NEW信号的上升沿对齐，故不存在相位差tos的影响，从而消除了锁相环输出的时钟杂散。
值得注意的是，由于可能存在有较大的温漂，或者某些外部因素对锁相环的冲激影响(例如，电压的波动)，使相位误差偏离了参考时钟信号注入锁相环的工作范围，则状态机需要根据实际情况在锁频锁相操作和参考时钟信号的注入操作之间来回切换。而且每次切换时，鉴相器输出信号PD_OUT的极性也要相应的改变，以维持锁相环路的负反馈特性。
如图9所示，于本发明一实施例中，所述零失配鉴相器6包括第一数字时间转换器61、第二数字时间转换器62和相位检测器/时间数字转换器63；所述第一数字时间转换器61和所述第二数字时间转换器62均与所述相位检测器/时间数字转换器63相连。其中，所述第一数字时间转换器1和所述第二数字时间转换器2的输入端分别作为所述零失配鉴相器6的两个输入端，所述相位检测器/时间数字转换器63作为所述零失配鉴相器6的输出端。所述状态机3连接至所述第一数字时间转换器1和所述第二数字时间转换器2的控制端，通过调节第一数字时间转换器61和/或第二数字时间转换器62来校正所述零失配鉴相器的相位失配。
如图10所示，本发明的参考时钟信号注入锁相环的消除失调方法应用于参考时钟信号注入锁相环电路包括第一脉冲生成器、第二脉冲生成器、状态机、脉冲选择放大电路、压控延迟线、零失配鉴相器和滤波器。所述脉冲选择放大电路连接至所述第一脉冲生成器和所述第二脉冲生成器的输出端均连接至的输入端，所述状态机与所述脉冲选择放大电路、所述零失配鉴相器、所述滤波器均相连，所述脉冲选择放大电路的输出与所述压控延迟线和所述零失配鉴相器分别相连，所述零失配鉴相器再与所述状态机和所述滤波器分别相连，所述滤波器与所述状态机与所述压控延迟线分别相连，所述压控延迟线再与所述第二脉冲生成器相连。
其中，本发明的参考时钟信号注入锁相环电路共包含有以下四个环路：
(1)一个失调消除环路(Offset Calibration Loop，OCL)
所述失调消除环路包括所述第一脉冲生成器、所述状态机、所述零失配鉴相器和所述脉冲选择放大电路。
(2)一个压控振荡环路(Voltage Controlled Oscillator Loop，VCO)
所述压控延迟线包括所述第二脉冲生成器、所述脉冲选择放大电路和所述压控延迟线。
(3)一个锁相环路(Phase Lock LOOP，PLL)
所述锁相环路包括第一脉冲生成器、第二脉冲生成器、所述零失配鉴相器、所述滤波器、所述压控延迟线和所述脉冲选择放大电路。
(4)一个注入锁相环路(Inject Lock Loop，ILL)
所述注入锁相环路包括所述第一脉冲生成器、所述第二脉冲生成器、所述状态机、所述脉冲选择放大电路、所述压控延迟线、所述零失配鉴相器和所述滤波器。
所述参考时钟信号注入锁相环的消除失调方法包括以下步骤：
步骤S1、通过状态机断开所述锁相环路和所述压控振荡环路，启用所述失调消除环路以采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器。
具体地，将锁相环切换到所述注入锁相环路和所述压控振荡环路，将所述参考时钟信号REF_CLK输入所述第一脉冲生成器以生成第一窄脉冲信号PUL_REFP。所述第一窄脉冲信号PUL_REFP经由所述脉冲选择放大电路输入所述压控延迟线，并分为两路输入所述零失配鉴相器。根据所述鉴相结果信号PD_OUT，所述状态机调节通过控制线tos_tune调节所述零失调鉴相器，直到所述鉴相结果信号PD_OUT的平均值为零，从而实现消除失调。
步骤S2、通过状态机启用所述锁相环路和所述压控振荡环路，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号。
具体地，启用所述锁相环路和所述压控振荡环路，将所述参考时钟信号REF_CLK输入所述第一脉冲生成器以生成第一窄脉冲信号PUL_REFP，将压控延迟线输出信号VCO_VP输入所述第二脉冲生成器以生成第二窄脉冲信号PUL_VCOP。所述第二窄脉冲信号PUL_VCOP经由所述第二窄脉冲选择放大电路变更为第二宽脉冲信号DIRT_PUL输入所述压控延迟线和所述零失配鉴相器的一端；所述第一窄脉冲信号PUL_REFP经由所述第一脉冲选择放大电路变更为第一宽脉冲信号VCO_NEW输入所述零失配鉴相器的另一端。所述滤波器根据所述零失配鉴相器输出的相差PD_OUT调节所述压控延迟线输出的压控延迟线输出信号VCO_VP的均值，进而反过来调节所述零失配鉴相器输出的相差PD_OUT，直至所述相差PD_OUT均值为零，则实现了锁频。此时，所述参考时钟信号REF_CLK和所述压控延迟线输出信号VCO_VP的频率相同。
步骤S3、通过状态机将所述锁相环路切换到所述注入锁相环路，启用所述注入锁相环路以注入所述第一脉冲生成器生成的第一脉冲信号。
具体地，将锁相环路切换到所述注入锁相环路，启用所述注入锁相环路，将所述将所述参考时钟信号REF_CLK输入所述第一脉冲生成器以生成第一窄脉冲信号PUL_REFP，将压控延迟线输出信号VCO_VP输入所述第二脉冲生成器以生成第二窄脉冲信号PUL_VCOP。所述第一窄脉冲信号PUL_REFP经由所述第二脉冲选择放大电路变更为第第一宽脉冲信号VCO_NEW输入所述压控延迟线和所述零失配鉴相器的一端；所述第二脉冲信号PUL_VCOP经由所述第一脉冲选择放大电路变更为第二宽脉冲信号DIRT_PUL输入所述零失配鉴相器的另一端，从而实现所述注入锁相环路的参考时钟信号的注入。
需要说明的是，步骤S2和步骤S3可能会来回切换。其中，步骤S2切换为步骤S3的条件是：锁相环路锁定第二窄脉冲信号，锁定后的相位误差小于预设特定值时，锁相环路切换到注入锁相环路；步骤S3切换为步骤S2的条件是：当锁定后的相位误差大于所述预设特定值时，注入锁相环路将切回到锁相环路，重新锁定第二窄脉冲信号。
综上所述，本发明的参考时钟信号参考时钟信号注入锁相环电路及消除失调方法将参考时钟信号注入通路和锁相环鉴相通路合并成一个通路，并预先将鉴相器的失调清零，解决了参考时钟信号注入环路的相位失配问题参考时钟信号；消除了锁相环输出的时钟杂散；可应用于一般时钟生成器、倍频器、锁相环、CDR等电子电路或系统中。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (24)

1.一种参考时钟信号注入锁相环电路，其特征在于：包括第一脉冲生成器、第二脉冲生成器、状态机、脉冲选择放大电路、压控延迟线、零失配鉴相器和滤波器，用于组成一个失调消除环路、一个锁相环路、一个压控振荡环路和一个注入锁相环路；
所述失调消除环路包括所述所述第一脉冲生成器、所述状态机、所述零失配鉴相器和所述脉冲选择放大电路；
所述压控振荡环路包括所述第二脉冲生成器、所述脉冲选择放大电路和所述压控延迟线；
所述锁相环路包括所述第一脉冲生成器、所述第二脉冲生成器、所述零失配鉴相器、所述滤波器、所述压控延迟线和所述脉冲选择放大电路；
所述注入锁相环路包括所述脉冲选择放大电路、所述第一脉冲生成器、所述第二脉冲生成器、所述状态机、所述零失配鉴相器、所述滤波器和所述压控延迟线；
所述状态机断开所述锁相环路和所述压控振荡环路，启用所述失调消除环路以采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器；
所述状态机启用所述锁相环路和所述压控振荡环路，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号；
所述状态机将所述锁相环路切换到所述注入锁相环路，启用所述注入锁相环路，用于注入所述第一脉冲生成器生成的第一脉冲信号。
2.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述失调消除环路采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器时，所述脉冲选择放大电路用于在所述状态机的控制下，将参考时钟信号分为两路输入所述零失配鉴相器。
3.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号时，所述脉冲选择放大电路用于在所述状态机的控制下，将所述压控延迟线输出的压控信号输入至所述压控延迟线和所述零失配鉴相器，将参考时钟信号输入所述零失配鉴相器；所述滤波器用于根据所述零失配鉴相器的输出值调节所述压控延迟线输出的压控信号频率；所述状态机用于当所述零失配鉴相器输出的相差均值为零时进行锁频。
4.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：注入所述第一脉冲生成器的信号时，所述脉冲选择放大电路用于当所述状态机检测到参考时钟信号时，选取所述参考时钟信号输入所述压控延迟线，所述压控延迟线输出的压控信号和所述参考时钟信号输入所述零失配鉴相器。
5.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述脉冲选择放大电路包括第一脉冲选择放大电路和第二脉冲选择放大电路；
参考时钟信号和所述压控延迟线输出的压控信号均输入至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路，所述第一脉冲选择放大电路用于输出所述压控信号或所述参考时钟信号至所述压控延迟线和所述零失配鉴相器；所述第二脉冲选择放大电路用于输出所述压控信号或所述参考时钟信号至所述零失配鉴相器；
所述状态机用于通过发送选择信号至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路来实现所述参考时钟信号和所述压控信号的输出选择。
6.根据权利要求5所述的参考时钟信号注入锁相环电路，其特征在于：所述压控振荡环路包括环形连接的所述第二脉冲生成器、所述第二脉冲选择放大电路和所述压控延迟线。
7.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述第二脉冲生成器用于将所述压控延迟线输出的压控信号转换为窄脉冲信号，所述脉冲选择放大电路用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
8.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述第一脉冲生成器用于将参考时钟信号转换为窄脉冲信号，所述脉冲选择放大电路用于用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
9.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述零失配鉴相器包括第一数字时间转换器、第二数字时间转换器和相位检测器/时间数字转换器；所述第一数字时间转换器和所述第二数字时间转换器均与所述相位检测器/时间数字转换器相连。
10.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述状态机有锁频功能，通过所述参考时钟信号来计算所述压控延迟线输出的压控信号的频率误差，并输出所述频率误差至所述滤波器。
11.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：切换到所述注入锁相环路时，所述状态机还用于调节所述零失配鉴相器的失调-符号控制端使得所述零失配鉴相器输出的鉴相结果信号反相。
12.根据权利要求1所述的参考时钟信号注入锁相环电路，其特征在于：所述滤波器根据所述零失配鉴相器的鉴相结果信号的均值和频率误差的均值通过所述滤波器施加的电压调节所述压控延迟线输出的压控信号的相位和频率，直至所述所述鉴相结果信号的均值为零并且所述频率误差的均值也为0时，所述压控信号的频率和相位被锁定，即所述锁相环路和所述压控振荡环路被锁定。
13.一种参考时钟信号注入锁相环的消除失调方法，其特征在于：应用于参考时钟信号注入锁相环电路，所述参考时钟信号注入锁相环电路包括第一脉冲生成器、第二脉冲生成器、状态机、脉冲选择放大电路、压控延迟线、零失配鉴相器和滤波器，用于组成一个失调消除环路、一个锁相环路、一个压控振荡环路和一个注入锁相环路；所述失调消除环路包括所述所述第一脉冲生成器、所述状态机和所述零失配鉴相器；所述压控振荡环路包括所述第二脉冲生成器、所述脉冲选择放大电路和所述压控延迟线；所述锁相环路包括所述第一脉冲生成器、所述第二脉冲生成器、所述零失配鉴相器、所述滤波器、所述压控延迟线所述脉冲选择放大电路；所述注入锁相环路包括所述脉冲选择放大电路、所述第一脉冲生成器、所述第二脉冲生成器、所述状态机、所述零失配鉴相器、所述滤波器和所述压控延迟线；
所述参考时钟信号注入锁相环的消除失调方法包括以下步骤：
通过状态机断开所述锁相环路和所述压控振荡环路，启用所述失调消除环路以采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器；
通过状态机启用所述锁相环路和所述压控振荡环路，用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号；
通过状态机将所述锁相环路切换到所述注入锁相环路，启用所述注入锁相环路，用于注入所述第一脉冲生成器生成的第一脉冲信号。
14.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述失调消除环路采用所述第一脉冲生成器生成的第一脉冲信号来校正所述零失配鉴相器时，所述脉冲选择放大电路在所述状态机的控制下，将参考时钟信号分为两路输入所述零失配鉴相器。
15.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：用校正后的所述零失配鉴相器来锁定所述第二脉冲生成器生成的第二脉冲信号时，所述脉冲选择放大电路在所述状态机的控制下，将所述压控延迟线输出的压控信号输入至所述压控延迟线和所述零失配鉴相器，将参考时钟信号输入所述零失配鉴相器；所述滤波器根据所述零失配鉴相器的输出值调节所述压控延迟线输出的压控信号频率；所述状态机当所述零失配鉴相器输出的相差均值为零时进行锁频。
16.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：注入所述第一脉冲生成器的信号时，当所述状态机检测到参考时钟信号时，所述脉冲选择放大电路选取所述参考时钟信号输入所述压控延迟线，所述压控延迟线输出的压控信号和所述参考时钟信号输入所述零失配鉴相器。
17.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述脉冲选择放大电路包括第一脉冲选择放大电路和第二脉冲选择放大电路；
参考时钟信号和所述压控延迟线输出的压控信号均输入至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路，所述第一脉冲选择放大电路输出所述压控信号或所述参考时钟信号至所述压控延迟线和所述零失配鉴相器；所述第二脉冲选择放大电路输出所述压控信号或所述参考时钟信号至所述零失配鉴相器；
所述状态机通过发送选择信号至所述第一脉冲选择放大电路和所述第二脉冲选择放大电路来实现所述参考时钟信号和所述压控信号的输出选择。
18.根据权利要求17所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述压控振荡环路包括环形连接的所述第二脉冲生成器、所述第二脉冲选择放大电路和所述压控延迟线。
19.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述第二脉冲生成器用于将所述压控延迟线输出的压控信号转换为窄脉冲信号，所述脉冲选择放大电路用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
20.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述第一脉冲生成器用于将参考时钟信号转换为窄脉冲信号，所述脉冲选择放大电路用于用于在状态机的控制下将选取所述窄脉冲信号，并脉宽放大转换为宽脉冲信号。
21.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述零失配鉴相器包括第一数字时间转换器、第二数字时间转换器和相位检测器/时间数字转换器；所述第一数字时间转换器和所述第二数字时间转换器均与所述相位检测器/时间数字转换器相连。
22.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述状态机有锁频功能，通过所述参考时钟信号来计算所述压控延迟线输出的压控信号的频率误差，并输出所述频率误差至所述滤波器。
23.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：切换到所述注入锁相环路时，所述状态机调节所述零失配鉴相器的失调-符号控制端使得所述零失配鉴相器输出的鉴相结果信号反相。
24.根据权利要求13所述的参考时钟信号注入锁相环的消除失调方法，其特征在于：所述滤波器根据所述零失配鉴相器的鉴相结果信号的均值和频率误差的均值通过所述滤波器施加的电压调节所述压控延迟线输出的压控信号的相位和频率，直至所述所述鉴相结果信号的均值为零并且所述频率误差的均值也为0时，所述压控信号的频率和相位被锁定，即所述锁相环路和所述压控振荡环路被锁定。
CN201911310040.5A 2019-12-18 2019-12-18 一种参考时钟信号注入锁相环电路及消除失调方法 Active CN112994687B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201911310040.5A CN112994687B (zh) 2019-12-18 2019-12-18 一种参考时钟信号注入锁相环电路及消除失调方法
US17/126,061 US11251798B2 (en) 2019-12-18 2020-12-18 Reference clock signal injected phase locked loop circuit and offset calibration method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911310040.5A CN112994687B (zh) 2019-12-18 2019-12-18 一种参考时钟信号注入锁相环电路及消除失调方法

Publications (2)

Publication Number Publication Date
CN112994687A true CN112994687A (zh) 2021-06-18
CN112994687B CN112994687B (zh) 2021-12-17

Family

ID=76344037

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911310040.5A Active CN112994687B (zh) 2019-12-18 2019-12-18 一种参考时钟信号注入锁相环电路及消除失调方法

Country Status (2)

Country Link
US (1) US11251798B2 (zh)
CN (1) CN112994687B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116170012A (zh) * 2023-04-26 2023-05-26 南京美辰微电子有限公司 一种具有频率保持和参考频率平滑切换的锁相环电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220039111A (ko) * 2020-09-21 2022-03-29 삼성전자주식회사 위상 고정 루프 장치 및 이의 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300808B1 (en) * 1999-06-11 2001-10-09 U.S. Philips Corporation Arrangement for offset current compensation of phase detector
US20030231730A1 (en) * 2002-06-17 2003-12-18 Wong Keng L. Method and apparatus for jitter reduction in phase locked loops
CN1691511A (zh) * 2004-04-23 2005-11-02 安捷伦科技有限公司 锁相环中的直流偏移的矫正
US20060145740A1 (en) * 2005-01-03 2006-07-06 Park Hong J VCDL-based dual loop DLL having infinite phase shift function
US20110085081A1 (en) * 2009-10-13 2011-04-14 Himax Media Solutions, Inc. Video horizontal synchronizer
US8134393B1 (en) * 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
US20120212296A1 (en) * 2011-02-17 2012-08-23 Hsin-Hung Chen Signal generating circuit and signal generating method
CN105306048A (zh) * 2015-11-11 2016-02-03 成都振芯科技股份有限公司 一种用于抑制杂散的锁相环电路及其杂散抑制方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3674850B2 (ja) * 2001-12-11 2005-07-27 ソニー株式会社 電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路
TWI323560B (en) * 2006-11-01 2010-04-11 Princeton Technology Corp Loop system capable of auto-calibrating oscillating frequency range and related method
US7830212B2 (en) * 2007-07-30 2010-11-09 Mediatek Inc. Phase locked loop, voltage controlled oscillator, and phase-frequency detector

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300808B1 (en) * 1999-06-11 2001-10-09 U.S. Philips Corporation Arrangement for offset current compensation of phase detector
US20030231730A1 (en) * 2002-06-17 2003-12-18 Wong Keng L. Method and apparatus for jitter reduction in phase locked loops
CN1691511A (zh) * 2004-04-23 2005-11-02 安捷伦科技有限公司 锁相环中的直流偏移的矫正
US20060145740A1 (en) * 2005-01-03 2006-07-06 Park Hong J VCDL-based dual loop DLL having infinite phase shift function
US20110085081A1 (en) * 2009-10-13 2011-04-14 Himax Media Solutions, Inc. Video horizontal synchronizer
US8134393B1 (en) * 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
US20120212296A1 (en) * 2011-02-17 2012-08-23 Hsin-Hung Chen Signal generating circuit and signal generating method
CN105306048A (zh) * 2015-11-11 2016-02-03 成都振芯科技股份有限公司 一种用于抑制杂散的锁相环电路及其杂散抑制方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
RUIXIN WANG等: "A 0.8-1.3 GHZ multi-phase injection-locked PLL using capacitive coupled multi-ring oscillator with reference spur suppression", 《2017 IEEE CUSTOM INTEGRATED CIRCUITS CONFERENCE》 *
XUQIANG ZHENG等: "A 10GHz 56 fsrms integrated jitter and -247db fom ring vco based injection locked clock multiplier with a continuous frequency tracking loop in 65 nm cmos", 《CUSTOM INTEGRATED CIRCUITS CONFERENCE》 *
吴振东等: "622MB/s半速率时钟数据恢复电路的设计", 《国外电子测量技术》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116170012A (zh) * 2023-04-26 2023-05-26 南京美辰微电子有限公司 一种具有频率保持和参考频率平滑切换的锁相环电路

Also Published As

Publication number Publication date
US11251798B2 (en) 2022-02-15
CN112994687B (zh) 2021-12-17
US20210194489A1 (en) 2021-06-24

Similar Documents

Publication Publication Date Title
Foley et al. CMOS DLL-based 2-V 3.2-ps jitter 1-GHz clock synthesizer and temperature-compensated tunable oscillator
US9634678B1 (en) Feedback control system with rising and falling edge detection and correction
US7986175B2 (en) Spread spectrum control PLL circuit and its start-up method
US8253454B2 (en) Phase lock loop with phase interpolation by reference clock and method for the same
US7994832B2 (en) Aperture generating circuit for a multiplying delay-locked loop
US20010052823A1 (en) Frequency synthesizer
TWI381650B (zh) 壓控振蕩器以及相位與頻率閉鎖迴路電路
KR20100016331A (ko) 외부 제어가 필요없는, 디지털 위상 잠금을 구비한 클록 추출 장치
US6909329B2 (en) Adaptive loop bandwidth circuit for a PLL
CN108173545B (zh) 锁相环电路、多锁相环系统及其输出相位同步方法
Yang Delay-locked loops-an overview
US7009456B2 (en) PLL employing a sample-based capacitance multiplier
KR101307498B1 (ko) 시그마-델타 기반 위상 고정 루프
CN112994687B (zh) 一种参考时钟信号注入锁相环电路及消除失调方法
Lee et al. Phase frequency detectors for fast frequency acquisition in zero-dead-zone CPPLLs for mobile communication systems
KR20080044977A (ko) 위상 동기 루프 및 위상 동기 루프의 동작 방법
US20030179842A1 (en) Digital pattern sequence generator
US7598816B2 (en) Phase lock loop circuit with delaying phase frequency comparson output signals
US8456205B2 (en) Phase-frequency comparator and serial transmission device
GB2504509A (en) Phase locked loop with reduced susceptibility to VCO frequency pulling
Lee et al. A second-order semi-digital clock recovery circuit based on injection locking
CN107682007B (zh) 基于双环路的快锁定低抖动的时钟数据恢复电路
KR102474906B1 (ko) 아날로그 서브 샘플링의 출력 특성을 모방한 다중 지연 동기 루프 회로
Gayathri Design of All Digital Phase Locked Loop in VHDL
Pluteshko A Low Noise Alternative to a 3-state Phase Detector

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A reference clock signal injection phase-locked loop circuit and its method for eliminating misalignment

Granted publication date: 20211217

Pledgee: Renlai Electronic Technology (Shanghai) Co.,Ltd.

Pledgor: Lanzhi Technology (Shanghai) Co.,Ltd.

Registration number: Y2024980016171