TWI381650B - 壓控振蕩器以及相位與頻率閉鎖迴路電路 - Google Patents

壓控振蕩器以及相位與頻率閉鎖迴路電路 Download PDF

Info

Publication number
TWI381650B
TWI381650B TW098104432A TW98104432A TWI381650B TW I381650 B TWI381650 B TW I381650B TW 098104432 A TW098104432 A TW 098104432A TW 98104432 A TW98104432 A TW 98104432A TW I381650 B TWI381650 B TW I381650B
Authority
TW
Taiwan
Prior art keywords
differential delay
delay unit
voltage
signal
phase
Prior art date
Application number
TW098104432A
Other languages
English (en)
Other versions
TW200950346A (en
Inventor
Pao Cheng Chiu
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW200950346A publication Critical patent/TW200950346A/zh
Application granted granted Critical
Publication of TWI381650B publication Critical patent/TWI381650B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

壓控振蕩器以及相位與頻率閉鎖迴路電路
本發明係有關於一種壓控振蕩器，且特別是關於壓控振蕩器以及應用壓控振蕩器之相位與頻率閉鎖迴路電路。
先前技術之電壓控制環形振蕩器(voltage control ring oscillator)係藉由串接於一個環形迴路中的n級延遲單元(n-stage delay cell)形成，其中n代表延遲單元的數量，並且n為整數。相同的可調控制電壓通過延遲單元的控制電壓輸入端，來控制所有的延遲單元，並且由此取得電壓控制環形振蕩器之振蕩頻率。第1圖為先前技術之電壓控制環形振蕩器的電壓與頻率轉換曲線(voltage-to-frequencytransfer curve)的示意圖。第1圖中，F代表頻率，VC代表電壓。可以計算電壓與頻率轉換曲線之斜率來作為電壓控制環形振蕩器之增益，如等式E1所示：
Kvco=dF/dVC　(E1)
其中，Kvco代表電壓控制環形振蕩器之增益，dVC代表控制電壓差，並且dF代表對應控制電壓差的頻率差。
當電壓控制環形振蕩器被應用於鎖相迴路(phase locked loop)電路時，較小的增益(Kvco)有利於減弱相位抖動。因此，鎖相迴路電路需要具有較小增益(Kvco)之電壓控制環形振蕩器。
隨着來自高速電子裝置之需求的增加，先前技術藉由減少延遲單元級的數量(由N表示)、降低電壓控制環形振蕩器之節點電容(由Cp表示)或者增加每一延遲單元之電流(由Iss表示)來增加電壓控制環形振蕩器之中心頻率(由Fc表示)。第2圖為不同狀況下4級電壓控制環形振蕩器之轉換曲線的示意圖。請參閱第2圖，如箭頭10所示，從曲線A到曲線B再到曲線C，當N降低時，Cp降低並且Iss增加。然而，消耗電流增加，增益(Kvco)亦增加，這是不期望出現的。如第2圖所示，具有最低中心頻率Fc_L之曲線A包含最小的增益(Kvco)，具有最高中心頻率Fc_H之曲線C包含最大的增益(Kvco)，並且具有中間中心頻率Fc_M之曲線B包含中間增益(Kvco)。
由此，對於高速電子裝置，需要具有較高中心頻率與較小增益(Kvco)之電壓控制環形振蕩器。
為解決上述先前技術無法提供較高的中心頻率與較小的增益之問題，本發明提供多種壓控振蕩器以及相位與頻率閉鎖迴路電路，能夠提供較高的中心頻率與較小的增益。
根據本發明一實施例，本發明提供一種壓控振蕩器，包含第一差分延遲單元與第二差分延遲單元。第一差分延遲單元，包含第一控制電壓輸入端。第二差分延遲單元，於一個迴路中耦接第一差分延遲單元，第二差分延遲單元包含第二控制電壓輸入端，第二控制電壓輸入端係與第一控制電壓輸入端斷開的。其中第一控制電壓輸入端接收第一電壓訊號，並且第二控制電壓輸入端接收第二電壓訊號，第二電壓訊號不同於第一電壓訊號。
根據本發明另一實施例，本發明提供一種壓控振蕩器，包含第一差分延遲單元與第二差分延遲單元。第一差分延遲單元包含第一控制電壓輸入端。第二差分延遲單元於一個迴路中耦接第一差分延遲單元，第二差分延遲單元包含第二控制電壓輸入端，第二控制電壓輸入端係與第一控制電壓輸入端斷開的。其中第一控制電壓輸入端接收具有可調準位的第一電壓訊號，並且第二控制電壓輸入端接收具有固定準位的第二電壓訊號。
根據本發明又一實施例，本發明提供一種壓控振蕩器，包含第一差分延遲單元與第二差分延遲單元。第一差分延遲單元包含控制電壓輸入端。第二差分延遲單元於一個迴路中耦接第一差分延遲單元。其中控制電壓輸入端接收具有可調準位的電壓訊號，並且第二差分延遲單元之延遲時間係固定的。
根據本發明又一實施例，本發明提供一種相位與頻率閉鎖迴路電路，包含壓控振蕩器、鎖頻電路與鎖相電路。壓控振蕩器由第一電壓訊號與第二電壓訊號控制，壓控振蕩器用於根據第一電壓訊號與第二電壓訊號，於輸出端産生輸出時脈。鎖頻電路，用於接收參考時脈與輸出時脈，並且根據參考時脈與輸出時脈調整第一電壓訊號。鎖相電路，用於接收資料輸入訊號與輸出時脈，並且根據資料輸入訊號與輸出時脈調整第二電壓訊號。
根據本發明又一實施例，本發明提供一種相位與頻率閉鎖迴路電路，包含相位與頻率偵測器、電荷泵、壓控振蕩器以及分頻器。相位與頻率偵測器用於接收參考時脈以及回授時脈，並且根據參考時脈與回授時脈之間的差來產生指示訊號。電荷泵，用於接收指示訊號，産生第一電壓訊號並且根據指示訊號調整第一電壓訊號之準位。壓控振蕩器由第一電壓訊號控制，並且於輸出端産生輸出時脈，其中壓控振蕩器包含第一差分延遲單元與第二差分延遲單元。第一差分延遲單元包含第一控制電壓輸入端，第一控制電壓輸入端用於接收第一電壓訊號，其中第一差分延遲單元之延遲時間由第一電壓訊號之調整後的準位決定。第二差分延遲單元，於一個迴路中耦接第一差分延遲單元，其中第二差分延遲單元之延遲時間係固定的。分頻器用於對輸出時脈進行分頻，以用作回授時脈，用於相位與頻率偵測器。
上述多種壓控振蕩器以及相位與頻率閉鎖迴路電路，藉由接收第一電壓訊號之第一差分延遲單元以及於一個迴路中耦接第一差分延遲單元的第二差分延遲單元來控制壓控振蕩器，來提供較高的中心頻率與較小的增益。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：本發明提供多種壓控振蕩器。第3圖為壓控振蕩器之一範例示意圖。壓控振蕩器包含n個差分延遲單元，其中n代表差分延遲單元的數量，並且n為整數。也就是說，壓控振蕩器為n級壓控振蕩器，其中n≧2。第3圖所示的實施例中，以壓控振蕩器3為例，本實施例中，壓控振蕩器3為2級壓控振蕩器。2級壓控振蕩器3包含差分延遲單元31與32。差分延遲單元31與32串接於一個迴路中。第3圖中，以差分延遲單元31與32的一個環路連結為例。請參閱第3圖，差分延遲單元31的正輸出端(OUT+)與負輸出端(OUT-)分別耦接於差分延遲單元32的正輸入端(IN+)與負輸入端(IN-)。差分延遲單元32的正輸出端(OUT+)與負輸出端(OUT-)分別耦接於差分延遲單元31的負輸入端(IN-)與正輸入端(IN+)。差分延遲單元31包含控制電壓輸入端VIN1，並且差分延遲單元32包含控制電壓輸入端VIN2。控制電壓輸入端VIN1與VIN2係斷開的。差分延遲單元31藉由電壓訊號VC1控制。電壓訊號VC1通過控制電壓輸入端VIN1被接收。差分延遲單元32藉由電壓訊號VC2控制。電壓訊號VC2通過控制電壓輸入端VIN2被接收。電壓訊號VC1不同於電壓訊號VC2，也就是說，控制電壓輸入端VIN1與VIN2係分開的，且電壓輸入端VIN1與VIN2分別接收不同的電壓訊號。
於一些實施例中，電壓訊號VC1與VC2皆包含可調準位(adjustable level)，因此差分延遲單元31與32之延遲時間係可調的。
於另一些實施例中，電壓訊號VC1處於可調準位，並且電壓訊號VC2處於固定準位，所以差分延遲單元31之延遲時間係可調的，而差分延遲單元32之延遲時間係固定的。
第3圖所示的實施例中，當差分延遲單元32之延遲時間固定時，差分延遲單元32通過控制電壓輸入端VIN2，接收具有固定準位之電壓訊號VC2。於一些實施例中，差分延遲單元32不包含用於接收具有固定準位之電壓訊號的控制電壓輸入端，因此差分延遲單元32不受電壓訊號控制，並且差分延遲單元32之延遲時間係固定的。第4圖為壓控振蕩器之另一範例示意圖。如第4圖所示，壓控振蕩器4包含不同類型的差分延遲單元41與42。差分延遲單元41與42串接於一個迴路中。差分延遲單元41包含控制電壓輸入端VIN1，而差分延遲單元42不包含控制電壓輸入端。控制電壓輸入端VIN1接收具有可調準位之電壓訊號。也就是說，差分延遲單元42不受任何電壓訊號控制，並且差分延遲單元42之延遲時間係固定的。
第3圖所示之壓控振蕩器3可包含三個或者更多的差分延遲單元。舉例而言，差分延遲單元31與32之間能夠再耦接至少一個差分延遲單元，這些差分延遲單元包含第三控制電壓輸入端。第三控制電壓輸入端用來接收具有固定準位的電壓訊號，並且這些差分延遲單元的延遲時間是固定的。一些實施例中，上述耦接於差分延遲單元31與32之間的差分延遲單元不包含控制電壓輸入端，並且這些差分延遲單元的延遲時間是固定的。以下敘述中，以具有四個差分延遲單元(n=4)之壓控振蕩器為例。第5圖為壓控振蕩器之另一範例示意圖。請參閱第5圖，壓控振蕩器5包含四個差分延遲單元51、52、53與54。也就是說，壓控振蕩器5為4級壓控振蕩器。差分延遲單元51-54串接於一個迴路中。差分延遲單元51-54之每一者皆包含控制電壓輸入端。差分延遲單元51的控制電壓輸入端VIN1與差分延遲單元52、53、54之控制電壓輸入端VIN2、VIN3、VIN4係斷開的。控制電壓輸入端VIN1接收具有可調準位之電壓訊號VC1。控制電壓輸入端VIN2-VIN4之每一者皆接收具有固定準位之電壓訊號VC2。因此，差分延遲單元51之延遲時間係可調的，並且差分延遲單元52-54之延遲時間係固定的。
根據第5圖所示之實施例，4級壓控振蕩器5中，僅一個差分延遲單元51(m=1，m表示具有可調準位之電壓控制的差分延遲單元個數)被具有可調準位之電壓訊號所控制。對於4級壓控振蕩器5來說，可調延遲時間與總延遲時間(例如可調延遲時間與固定延遲時間之和)之比值變小。因此，可調頻率之範圍變小，所以壓控振蕩器5之增益(Kvco)降低，並且壓控振蕩器5之中心頻率沒有改變。第6圖為第5圖與第7圖中壓控振蕩器之電壓與頻率轉換曲線的示意圖。第6圖中，曲線A、曲線B與曲線C皆為第2圖中所示之曲線。曲線C-1為第5圖中壓控振蕩器5之電壓與頻率轉換曲線。於第5圖所示的實施例中，因為n=4並且m=1，相較於轉換曲線C之增益(Kvco)，壓控振蕩器5之增益(Kvco)降低至轉換曲線C之增益(Kvco)的四分之一，如第6圖中的曲線C-1所示。
於一些實施例中，第3圖所示的壓控振蕩器3可包含兩個延遲時間可調之差分延遲單元以及至少一延遲時間固定之差分延遲單元。以下敘述中，以包含四個差分延遲單元(n=4)，並且其中兩個差分延遲單元之延遲時間固定的壓控振蕩器為例。第7圖為壓控振蕩器之另一範例示意圖。請參閱第7圖，壓控振蕩器7包含四個差分延遲單元71、72、73與74，也就是說，壓控振蕩器為4級壓控振蕩器。差分延遲單元71-74串接於一個迴路中。第7圖所示的實施例中，差分延遲單元71-74之每一者皆包含控制電壓輸入端。差分延遲單元71與73的控制電壓輸入端VIN1與VIN3接收具有可調準位之電壓訊號VC1。差分延遲單元72與74的控制電壓輸入端VIN2與VIN4接收具有固定準位之電壓訊號VC2。由此，差分延遲單元71與73之延遲時間係可調的，並且差分延遲單元72與74之延遲時間係固定的。
第6圖中，曲線C-2為第7圖中壓控振蕩器7之電壓與頻率轉換曲線。根據第7圖所示的實施例，4級壓控振蕩器7中，兩個差分延遲單元71與73(m=2)由具有可調準位之電壓訊號所控制。因為n=4並且m=2，相較於轉換曲線C之增益(Kvco)，壓控振蕩器7之增益(Kvco)降低至轉換曲線C之增益(Kvco)的一半(2/4=1/2)，如第6圖中的轉換曲線C-2所示。
一些實施例中，壓控振蕩器7能夠提供來自差分延遲單元71與73之輸出端的平衡同相/正交(以下簡稱為I/Q)相位。根據第7圖所示的實施例，n級壓控振蕩器中(n>2，並且n為偶數)，當具有可調延遲時間之差分延遲單元與具有固定延遲時間之差分延遲單元交替耦接時，n級壓控振蕩器能夠提供平衡I/Q相位。
一些實施例中，差分延遲單元72與74可不包含用以接收具有固定準位之電壓訊號的控制電壓輸入端，所以差分延遲單元72與74不受電壓訊號控制，並且差分延遲單元72與74的延遲時間亦為固定的。
上述包含兩個可調延遲時間之差分延遲單元的壓控振蕩器能夠應用於相位與頻率閉鎖迴路電路(phase-frequency locked loop circuit)。第8圖為相位與頻率閉鎖迴路電路之一範例示意圖。請參閱第8圖，相位與頻率閉鎖迴路電路8包含壓控振蕩器81、鎖頻電路(frequency locked circuit)82以及鎖相電路(phase locked circuit)83。壓控振蕩器81受電壓訊號VC1與VC2控制。壓控振蕩器81根據電壓訊號VC1與VC2，於輸出端POUT 産生輸出時脈CKOUT 。鎖頻電路82接收參考時脈CKREF 與輸出時脈CKOUT ，並且根據參考時脈CKREF 與輸出時脈CKOUT 調整電壓訊號VC1。鎖相電路83接收資料輸入訊號DIN 與輸出時脈CKOUT ，並且根據資料輸入訊號DIN 與輸出時脈CKOUT 調整電壓訊號VC2。
第9圖為第8圖所示相位與頻率閉鎖迴路電路8中之壓控振蕩器81的一範例示意圖。壓控振蕩器81包含n個差分延遲單元。請參閱第9圖。壓控振蕩器81包含四個差分延遲單元91、92、93與94，也就是說，壓控振蕩器81為4級壓控振蕩器。差分延遲單元91-94串接於一個迴路中。差分延遲單元91-94之每一者皆包含控制電壓輸入端。差分延遲單元91之控制電壓輸入端VIN1接收具有可調準位之電壓訊號VC1。差分延遲單元94之控制電壓輸入端VIN4接收具有可調準位之電壓訊號VC2。差分延遲單元92與93之控制電壓輸入端VIN2與VIN3接收具有固定準位之電壓訊號VC3。由此，差分延遲單元91與94之延遲時間係可調的，並且差分延遲單元92與93之延遲時間係固定的。
壓控振蕩器81中，差分延遲單元94之輸出端對應於輸出端POUT ，並且差分延遲單元91之輸入端對應於輸出端POUT 。也就是說，差分延遲單元94為至輸出端POUT 的最後一級，而差分延遲單元91為輸出端POUT 的次一級。
請參閱第8圖。鎖頻電路82包含分頻器821、頻率偵測器822、電荷泵823與電容824。分頻器821對輸出時脈CKOUT 進行分頻。頻率偵測器822接收參考時脈CKREF 與分頻後的輸出時脈CKOUT ，並且根據參考時脈CKREF 與分頻後的輸出時脈CKOUT 之間的差産生指示訊號SC1。電荷泵823接收指示訊號SC1，並且根據指示訊號SC1調整差分延遲單元91之電壓訊號VC1之準位。電容824耦接於電荷泵823，並且儲存電壓訊號VC1之調整後的準位。
請參閱第8圖。鎖相電路83包含相位偵測器831與電荷泵832。相位偵測器831接收資料輸入訊號DIN 與輸出時脈CKOUT ，並且根據資料輸入訊號DIN 與輸出時脈CKOUT 之間的差産生指示訊號SC2。電荷泵832接收指示訊號SC2，並且根據指示訊號SC2調整差分延遲單元94之電壓訊號VC2之準位。
如上所述，因為頻率迴路需要對應較慢響應之較長的路徑，輸出端POUT 之次一級差分延遲單元91的電壓訊號VC1被調整用於鎖頻。更進一步的說，因為相位迴路需要對應較快響應之較短的路徑，至輸出端POUT 之最後一級差分延遲單元94的電壓訊號VC2被調整用於鎖相。
上述包含一個延遲時間可調之差分延遲單元與另一延遲時間固定之差分延遲單元的壓控振蕩器，能夠應用於如第10圖與第11圖所示的相位頻率閉鎖迴路電路。第10圖為相位與頻率閉鎖迴路電路之另一範例示意圖。請參閱第10圖。具有兩個迴路之相位與頻率閉鎖迴路電路10包含壓控振蕩器11、鎖頻電路12與鎖相電路13。鎖頻電路12包含分頻器121、頻率偵測器122、電荷泵123與電容124。鎖頻電路12與第8圖中鎖頻電路82所執行的操作相似。鎖頻電路12産生電壓訊號。鎖相電路13包含相位偵測器131與電荷泵132。鎖相電路13與第8圖中鎖相電路83所執行的操作相似。鎖相電路13産生電壓訊號VC1。鎖頻電路12所産生的電壓訊號通過電阻14耦接於電壓訊號VC1，並且電壓訊號VC1被提供來控制壓控振蕩器11。
一些實施例中，壓控振蕩器11可如第3圖所示，包含差分延遲單元31與32，其中差分延遲單元32之輸出端對應壓控振蕩器11之輸出端POUT 。電壓訊號VC1用於通過控制電壓輸入端VIN1來控制差分延遲單元31。電壓訊號VC1具有可調準位，所以差分延遲單元31之延遲時間係可調的。差分延遲單元32通過控制電壓輸入端VIN2來接收具有固定準位之電壓訊號VC2，並且差分延遲單元32之延遲時間係固定的。
另一些實施例中，壓控振蕩器11可如第4圖所示，包含差分延遲單元41與42，其中差分延遲單元42之輸出端對應壓控振蕩器11之輸出端POUT 。電壓訊號VC1用於控制差分延遲單元41。電壓訊號VC1具有可調準位，所以差分延遲單元41之延遲時間係可調的。差分延遲單元42不包含用於接收電壓訊號之控制電壓輸入端，並且差分延遲單元42之延遲時間係固定的。
第11圖為相位與頻率閉鎖迴路電路之又一範例示意圖。請參閱第11圖，具有單迴路之相位與頻率閉鎖迴路電路110包含壓控振蕩器111、相位與頻率偵測器112、電荷泵113與分頻器114。相位與頻率偵測器112接收參考時脈CKREF 與回授時脈CKFB ，並且根據參考時脈CKREF 與回授時脈CKFB 之間的差來産生指示訊號SC。電荷泵113接收指示訊號SC，並且産生電壓訊號VC1。電荷泵113根據指示訊號SC來調整電壓訊號VC1之準位。壓控振蕩器111由電壓訊號VC1控制，並且於輸出端POUT 産生輸出時脈CKOUT 。分頻器114對輸出時脈CKOUT 進行分頻，以作為用於相位與頻率偵測器112之回授時脈CKFB 。相位與頻率閉鎖迴路電路110可更包含電阻115與電容116。電阻115的一端耦接於電荷泵113與壓控振蕩器111之間。電容耦接於電阻115的另一端與接地之間。電阻115與電容116組成低通濾波器。
一些實施例中，壓控振蕩器111可如第3圖所示，包含差分延遲單元31與32，其中差分延遲單元32之輸出端對應輸出端POUT 。電壓訊號VC1用於通過控制電壓輸入端VIN1來控制差分延遲單元31。電壓訊號VC1具有可調準位，所以差分延遲單元31之延遲時間係可調的。差分延遲單元32通過控制電壓輸入端VIN2來接收具有固定準位之電壓訊號VC2，並且差分延遲單元32之延遲時間係固定的。
另一些實施例中，壓控振蕩器111可如第4圖所示，包含差分延遲單元41與42，其中差分延遲單元42之輸出端對應輸出端POUT 。電壓訊號VC1用於控制差分延遲單元41。電壓訊號VC1具有可調準位，所以差分延遲單元41之延遲時間係可調的。差分延遲單元42不包含用於接收電壓訊號之控制電壓輸入端，並且差分延遲單元42之延遲時間係固定的。
根據一些實施例，壓控振蕩器提供高的中心頻率與小的增益(Kvco)。更進一步地說，壓控振蕩器能夠應用於相位與頻率閉鎖迴路電路。鎖頻電路與鎖相電路分別通過兩個具有可調延遲時間的差分延遲單元，來運行。
上述實施例中，以n級壓控振蕩器中之n個差分延遲單元之間的連結為例。根據不同的應用，n級壓控振蕩器中的n個差分延遲單元能夠藉由其他類型的連結串接於一個迴路中。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
3、4、5、7、81、11、111．．．壓控振蕩器
31、32、41、42、51、52、53、54、71、72、73、74、91、92、93、94．．．差分延遲單元
8、10．．．相位與頻率閉鎖迴路電路
82、12．．．鎖頻電路
83、13．．．鎖相電路
821、121、114．．．分頻器
822、122．．．頻率偵測器
823、832、123、132、113．．．電荷泵
824、124、116．．．電容
831、131．．．相位偵測器
112．．．相位與頻率偵測器
14、115．．．電阻
第1圖為先前技術之電壓控制環形振蕩器的電壓與頻率轉換曲線的示意圖。
第2圖為不同狀況下4級電壓控制環形振蕩器之轉換曲線的示意圖。
第3圖為壓控振蕩器之一範例示意圖。
第4圖為壓控振蕩器之另一範例示意圖。
第5圖為壓控振蕩器之又一範例示意圖。
第6圖為第5圖與第7圖中壓控振蕩器之電壓與頻率轉換曲線的示意圖。
第7圖為壓控振蕩器之又一範例示意圖。
第8圖為相位與頻率閉鎖迴路電路之一範例示意圖。
第9圖為第8圖所示相位與頻率閉鎖迴路電路中之壓控振蕩器的一範例示意圖。
第10圖為相位與頻率閉鎖迴路電路之另一範例示意圖。
第11圖為相位與頻率閉鎖迴路電路之又一範例示意圖。
3．．．壓控振蕩器
31．．．差分延遲單元
32．．．差分延遲單元

Claims (14)

  1. 一種壓控振蕩器，包含：一第一差分延遲單元，包含一第一控制電壓輸入端；一第二差分延遲單元，於一迴路中耦接該第一差分延遲單元，該第二差分延遲單元包含一第二控制電壓輸入端，該第二控制電壓輸入端係與該第一控制電壓輸入端斷開的；以及至少一第三差分延遲單元，耦接於該第一差分延遲單元與該第二差分延遲單元之間，該第三差分延遲單元之延遲時間係固定的，其中該第一控制電壓輸入端接收一第一電壓訊號，並且該第二控制電壓輸入端接收一第二電壓訊號，該第二電壓訊號不同於該第一電壓訊號。
  2. 如申請專利範圍第1項所述之壓控振蕩器，其中該第一電壓訊號與該第二電壓訊號之每一者皆處於一可調準位。
  3. 如申請專利範圍第2項所述之壓控振蕩器，其中，每個該第三差分延遲單元包含一第三控制電壓輸入端，該第三控制電壓輸入端接收一具有一固定準位的第三電壓訊號。
  4. 一種壓控振蕩器，包含：一第一差分延遲單元，包含一第一控制電壓輸入端；以及一第二差分延遲單元，於一迴路中耦接該第一差分延遲單元，該第二差分延遲單元包含一第二控制電壓輸入 端，該第二控制電壓輸入端係與該第一控制電壓輸入端斷開的，其中該第一控制電壓輸入端接收一具有一可調準位的第一電壓訊號，並且該第二控制電壓輸入端接收一具有一固定準位的第二電壓訊號。
  5. 一種壓控振蕩器，包含：一第一差分延遲單元，包含一控制電壓輸入端；以及一第二差分延遲單元，於一迴路中耦接該第一差分延遲單元，其中該控制電壓輸入端接收一具有一可調準位的一電壓訊號，並且該第二差分延遲單元之延遲時間係固定的。
  6. 一種相位與頻率閉鎖迴路電路，包含：一壓控振蕩器，由一第一電壓訊號與一第二電壓訊號控制，該壓控振蕩器用於根據該第一電壓訊號與一第二電壓訊號，於一輸出端產生一輸出時脈；一鎖頻電路，用於接收一參考時脈與該輸出時脈，並且根據該參考時脈與該輸出時脈調整該第一電壓訊號；以及一鎖相電路，用於接收一資料輸入訊號與該輸出時脈，並且根據該資料輸入訊號與該輸出時脈調整該第二電壓訊號；其中該壓控振蕩器至少還包含：一第一差分延遲單元，包含一第一控制電壓輸入端；一第二差分延遲單元，於一迴路中耦接該第一差 分延遲單元，該第二差分延遲單元包含一第二控制電壓輸入端，該第二控制電壓輸入端係與該第一控制電壓輸入端斷開；以及至少一第三差分延遲單元，耦接於該第一差分延遲單元與該第二差分延遲單元之間，該第三差分延遲單元之延遲時間係固定的。
  7. 如申請專利範圍第6項所述之相位與頻率閉鎖迴路電路，其中該鎖頻電路包含：一分頻器，用於對該輸出時脈進行分頻，一頻率偵測器，用於接收該參考時脈與該分頻後的輸出時脈，並且根據該參考時脈與該分頻後的輸出時脈之間的差來產生一第一指示訊號；以及一第一電荷泵，用於接收該第一指示訊號，並且根據該第一指示訊號來調整該第一電壓訊號之準位。
  8. 如申請專利範圍第7項所述之相位與頻率閉鎖迴路電路，其中該鎖頻電路更包含一耦接於該第一電荷泵之電容，並且該電容儲存該第一電壓訊號之調整後的準位。
  9. 如申請專利範圍第6項所述之相位與頻率閉鎖迴路電路，其中該鎖相迴路包含：一相位偵測器，用於接收該資料輸入訊號與該輸出時脈，並且根據該資料輸入訊號與該輸出時脈之間的差來產生一第二指示訊號；以及一第二電荷泵，耦接該相位偵測器，用於接收該第二指示訊號，並且根據該第二指示訊號來調整該第二電壓訊號之準位。
  10. 如申請專利範圍第6項所述之相位與頻率閉鎖迴路電路，其中該第一差分延遲單元為至該輸出端的最後一級，該第一控制電壓輸入端用於接收該第一電壓訊號；以及其中該第二差分延遲單元為該輸出端的次一級，該第二控制電壓輸入端用於接收該第二電壓訊號。
  11. 如申請專利範圍第10項所述之相位與頻率閉鎖迴路電路，其中每個該第三差分延遲單元包含一第三控制電壓輸入端，該第三控制電壓輸入端用於接收一具有一固定準位的第三電壓訊號。
  12. 一種相位與頻率閉鎖迴路電路，包含一相位與頻率偵測器、一電荷泵、一壓控振蕩器以及一分頻器：該相位與頻率偵測器，用於接收一參考時脈以及一回授時脈，並且根據該參考時脈與該回授時脈之間的差來產生一指示訊號；該電荷泵，用於接收該指示訊號，產生一第一電壓訊號，並且根據該指示訊號調整該第一電壓訊號之一準位；該壓控振蕩器，由該第一電壓訊號控制，並且於一輸出端產生一輸出時脈，其中該壓控振蕩器包含：一第一差分延遲單元，包含一第一控制電壓輸入端，該第一控制電壓輸入端用於接收該第一電壓訊號，其中該第一差分延遲單元之延遲時間由該第一電壓訊號之該調整後的準位決定；以及一第二差分延遲單元，於一迴路中耦接該第一差分延遲單元，其中該第二差分延遲單元之延遲時間係固定的； 以及該分頻器，用於對該輸出時脈進行分頻，以用作該相位與頻率偵測器之該回授時脈。
  13. 如申請專利範圍第12項所述之相位與頻率閉鎖迴路電路，更包含：一電阻，包含一第一端與一第二端，該第一端耦接於該電荷泵與該壓控振蕩器之間；以及一電容，耦接於該電阻之該第二端與一接地之間。
  14. 如申請專利範圍第12項所述之相位與頻率閉鎖迴路電路，其中該第二差分延遲單元包含一第二控制電壓輸入端，該第二控制電壓輸入端用於接收具有一固定準位之一第二電壓訊號。
TW098104432A 2008-05-21 2009-02-12 壓控振蕩器以及相位與頻率閉鎖迴路電路 TWI381650B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/124,201 US7973576B2 (en) 2008-05-21 2008-05-21 Voltage controlled oscillators and phase-frequency locked loop circuit using the same

Publications (2)

Publication Number Publication Date
TW200950346A TW200950346A (en) 2009-12-01
TWI381650B true TWI381650B (zh) 2013-01-01

Family

ID=41341632

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098104432A TWI381650B (zh) 2008-05-21 2009-02-12 壓控振蕩器以及相位與頻率閉鎖迴路電路

Country Status (3)

Country Link
US (1) US7973576B2 (zh)
CN (1) CN101588165B (zh)
TW (1) TWI381650B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5617237B2 (ja) * 2009-12-24 2014-11-05 富士通株式会社 Ｐｌｌ回路および通信装置
KR20110075559A (ko) * 2009-12-28 2011-07-06 주식회사 하이닉스반도체 내부 클럭 신호 생성 회로 및 그의 동작 방법
US8570087B2 (en) 2010-12-03 2013-10-29 Huawei Technologies Co., Ltd. Circuitry for clock and method for providing clock signal
CN102006036B (zh) * 2010-12-23 2013-01-02 东南大学 一种扩频时钟抖动信号的产生方法
CN103036557B (zh) * 2011-09-29 2018-03-09 德克萨斯仪器德国股份有限公司 包括锁相环的电子设备及控制受控振荡器的方法
CN103973222B (zh) * 2013-01-31 2016-12-28 立锜科技股份有限公司 压控振荡电路及相关的偏压电路
CN107040257B (zh) * 2017-03-17 2020-09-01 上海东软载波微电子有限公司 锁相环带宽控制电路及方法
CN107147389B (zh) * 2017-06-07 2023-05-02 佛山科学技术学院 一种适合于三模冗余抗set加固技术的高速环形振荡器
CN107544617A (zh) * 2017-07-27 2018-01-05 宏祐图像科技(上海)有限公司 一种用于serdes芯片的本地时钟产生方法及电路
TWI681634B (zh) * 2019-02-19 2020-01-01 瑞昱半導體股份有限公司 時脈資料回復電路
CN112953523B (zh) * 2019-12-11 2022-08-09 上海交通大学 适用于模数转化器中环形压控振荡器的pvt数字校准方法
US10840919B1 (en) * 2020-01-24 2020-11-17 Texas Instruments Incorporated Frequency domain-based clock recovery

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559476A (en) * 1995-05-31 1996-09-24 Cirrus Logic, Inc. Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation
TW200514346A (en) * 2003-10-14 2005-04-16 Realtek Semiconductor Corp Voltage-controlled oscillator
TW200537810A (en) * 2004-05-13 2005-11-16 Silicon Integrated Sys Corp Multi-stage delay clock generator
TW200631325A (en) * 2005-02-24 2006-09-01 Faraday Tech Corp High-speed low-noise voltage-controlled delay cell
US7176737B2 (en) * 2003-06-27 2007-02-13 Cypress Semiconductor Corp. Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19844306C2 (de) * 1998-09-17 2002-11-21 Ihp Gmbh Ringoszillator
JP3512676B2 (ja) * 1999-04-30 2004-03-31 Ｎｅｃエレクトロニクス株式会社 電圧制御発振器
JP3488180B2 (ja) * 2000-05-30 2004-01-19 松下電器産業株式会社 周波数シンセサイザ
JP3649194B2 (ja) * 2002-01-31 2005-05-18 ソニー株式会社 Ｐｌｌ回路および光通信受信装置
TWI271932B (en) * 2005-03-22 2007-01-21 Realtek Semiconductor Corp Voltage control oscillator (VCO) and delay circuit thereof
FR2884372A1 (fr) * 2005-04-07 2006-10-13 St Microelectronics Sa Boucle a asservissement de phase
TWI321907B (en) * 2006-08-03 2010-03-11 Ind Tech Res Inst Frequency synthesizer and frequency synthesization method
TWI346460B (en) * 2006-10-31 2011-08-01 Realtek Semiconductor Corp A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559476A (en) * 1995-05-31 1996-09-24 Cirrus Logic, Inc. Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation
US7176737B2 (en) * 2003-06-27 2007-02-13 Cypress Semiconductor Corp. Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs
TW200514346A (en) * 2003-10-14 2005-04-16 Realtek Semiconductor Corp Voltage-controlled oscillator
TW200537810A (en) * 2004-05-13 2005-11-16 Silicon Integrated Sys Corp Multi-stage delay clock generator
TW200631325A (en) * 2005-02-24 2006-09-01 Faraday Tech Corp High-speed low-noise voltage-controlled delay cell

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Razavi, B.; , "Challenges in the design high-speed clock and data recovery circuits," Communications Magazine, IEEE , vol.40, no.8, pp. 94- 101, Aug 2002. *

Also Published As

Publication number Publication date
CN101588165A (zh) 2009-11-25
TW200950346A (en) 2009-12-01
US7973576B2 (en) 2011-07-05
US20090289673A1 (en) 2009-11-26
CN101588165B (zh) 2012-12-12

Similar Documents

Publication Publication Date Title
TWI381650B (zh) 壓控振蕩器以及相位與頻率閉鎖迴路電路
Foley et al. CMOS DLL-based 2-V 3.2-ps jitter 1-GHz clock synthesizer and temperature-compensated tunable oscillator
KR101379181B1 (ko) 외부 제어가 필요없는, 디지털 위상 잠금을 구비한 클록 추출 장치
US8988119B2 (en) System, a method and a computer program product for electronic sub-integer frequency division
Savoj et al. A 10 Gb/s CMOS clock and data recovery circuit with frequency detection
WO2005004331A2 (en) Differential charge pump phase lock loop (pll) synthesizer with adjustable tuning voltage range
JPH11298302A (ja) 周波数可変発振回路並びにそれを用いた位相同期回路及びクロック同期回路
CN110572150A (zh) 时钟产生电路及时钟产生方法
KR100317679B1 (ko) 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법
CN112994687B (zh) 一种参考时钟信号注入锁相环电路及消除失调方法
CN106982057B (zh) 锁相环系统
JP4195702B2 (ja) クロック同期回路
US20070040592A1 (en) Semiconductor integrated circuit device
Gholami et al. A novel architecture for low voltage-low power DLL-based frequency multipliers
US20060012414A1 (en) Circuit and method for generating a polyphase clock signal and system incorporating the same
JP6615406B2 (ja) Ｉｑ信号源
CN114244350A (zh) 加速充电帮浦及锁相回路以及其操作方法
Patil et al. Design of a Low Power PLL in 90nm CMOS Technology
US9148276B2 (en) Half-rate clock and data recovery circuit
Chen et al. A 5GHz 0.18-μm CMOS technology PLL with a symmetry PFD
CN117254801A (zh) 锁相环电路
CN114421959A (zh) 一种增益可调的压控振荡器及锁相环电路
Gholami et al. A novel parallel architecture for low voltage-low power DLL-based frequency multiplier
KR20110130294A (ko) 위상지연을 이용한 정수-ｎ 방식의 위상 지연 고정루프
CN117254802A (zh) 一种锁相环电路、芯片、模组设备及电子设备

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees