JP5617237B2 - Ｐｌｌ回路および通信装置 - Google Patents

Description

この発明は、ＰＬＬ回路および通信装置に関する。

従来、移動通信や映像伝送、デジタルＴＶ放送などに用いられる無線装置や光伝送装置などにおいては、広帯域の周波数の信号を安定して出力することを目的としてＰＬＬ（Phase Locked loop）回路が用いられている。例えば、携帯電話、ＰＨＳ（Personal Handy phone System）または無線ＬＡＮ（Local Area Network）に代表される無線通信技術では、ＰＬＬ回路により発振された周波数の搬送波にデータを乗せて電波を発生し、発生した電波を送受信することによって通信を行う。

ここで、無線通信技術は、ＰＬＬ回路によって搬送波の周波数を適宜変更することにより、複数のデータを正確に送受信する。以下で、従来のＰＬＬ回路について説明する。図８は、従来のＰＬＬ回路の一例を説明するための図である。図８に示すように、ＰＬＬ回路は、位相比較器、ループフィルタ、ＶＣＯ（Voltage Controlled Oscillator）およびフィードバック分周器を有する。

ＰＬＬ回路は、ＰＬＬ入力された基準信号であるＲＥＦＣＬＫの位相にＶＣＯが自励発振した信号の位相を同期させることにより、ＲＥＦＣＬＫに追従した信号を出力する（ＰＬＬ出力）。具体的には、位相比較器が、ＲＥＦＣＬＫの位相とＶＣＯが発振した信号であるＦＢＣＬＫの位相とを比較し、２つの位相の位相差を差信号としてループフィルタに出力する。ループフィルタは、位相比較器から入力された差信号をフィルタリングして、ＶＣＯに出力する。そして、ＶＣＯは、ループフィルタを介して位相比較器から出力された差信号に基づく周波数で発振し、信号を出力する。なお、図８に示すループフィルタは、ＬＰＦ（Low Pass Filter）であり、高域周波数を除去するフィルタである。

ここで、ＰＬＬ回路は、ＶＣＯが発振した信号の周波数をフィードバック分周器によって所定の割合で分周し、分周した信号をＦＢＣＬＫとして位相比較器に出力することで、ＲＥＦＣＬＫの周波数を分周数倍した信号を出力することができる。すなわち、ＰＬＬ回路は、入力されたＲＥＦＣＬＫに同期した多様な周波数を生成することで、複数データの正確な送受信を可能にしている。

なお、近年では、基準信号であるＲＥＦＣＬＫとの位相誤差を小さくするＰＬＬ回路や、ループフィルタを取り除くことにより出力周波数への切り替えを早くするＰＬＬ回路が知られている。

特開平８−１６２９４８号公報 特開平５−９０９６２号公報

しかしながら、従来のＰＬＬ回路では、出力周波数を切り替えた際に追従性が悪化するという課題があった。以下に、ＰＬＬ出力される信号の「出力周波数：ｆ_OUT」を表す式を式（１）として示す。

式（１）に示すように、ＰＬＬ出力される信号の「出力周波数：ｆ_OUT」は、「ＲＥＦＣＬＫの周波数：ｆ_IN」に「フィードバック分周比：N_DIV」を積算することにより求められる。すなわち、従来のＰＬＬ回路は、入力される信号の周波数が一定で出力周波数を切り替えるためには、「フィードバック分周比：N_DIV」を変化させる必要がある。

さらに、ＰＬＬ回路はフィードバック制御であることから、ＰＬＬ回路のループの応答速度および安定性に関与する伝達関数である「ＰＬＬ回路制御ループ特性：H(s)」は、閉ループにおける伝達関数を用いることで以下の式（２）で表される。なお、「K_P」は位相比較器のゲインであり、「F(s)」はループフィルタの伝達関数であり、「K_V」はＶＣＯの周波数可変特性である（図８参照）。

式（２）に示す「ＰＬＬ回路制御ループ特性：H(s)」と信号発振器が発振する信号の周波数との関係を図９に示す。図９は、ＰＬＬ回路制御ループ特性と周波数との関係を説明するための図である。縦軸はＰＬＬ回路制御ループ特性を示し、横軸は周波数を示す。図９に示すように、「ＰＬＬ回路制御ループ特性：H(s)」は、所定の周波数まで一定値で推移し、所定の周波数以降、周波数の増加に伴い減少する。ループ帯域は、「ＰＬＬ回路制御ループ特性：H(s)」が一定値で推移する周波数帯域であり、ループ帯域の上限周波数である「自然周波数：f_n」は、以下に示す式（３）および式（４）によって求められる。なお、「ω_n」は自然角速度であり、「A₀」はループフィルタによって定まる定数である。

式（３）に示すように、従来のＰＬＬ回路は、ループ帯域を決定するパラメータに「フィードバック分周比：N_DIV」が含まれていることから、出力周波数を切り替えた場合には「ＰＬＬ回路制御ループ特性：H(s)」も変化することとなる。

図１０は、課題を説明するための図であり、出力周波数を２倍にした際の「ＰＬＬ回路制御ループ特性：H(s)」の変化を示している。なお、縦軸はＰＬＬ回路制御ループ特性を示し、横軸は周波数を示す。また、点線は、所定の出力周波数での「ＰＬＬ回路制御ループ特性：H(s)」の変化を示し、実線は、出力周波数を２倍にした際の「ＰＬＬ回路制御ループ特性：H(s)」の変化を示す。

図１０の実線に示すように、出力周波数を２倍にした場合には、点線で示した「ＰＬＬ回路制御ループ特性：H(s)」の変化と比較して、自然周波数が低周波数側にシフトしてループ帯域が狭くなる。すなわち、出力周波数を２倍にした場合には、「ＰＬＬ回路制御ループ特性：H(s)」の変化がより低い周波数側で生じるために、入力されたＲＥＦＣＬＫに対する追従性が悪くなり、出力周波数への切り替えに時間を要することとなる。

そこで、本開示の技術は、上述した従来技術の問題を鑑みて、出力周波数を切り替えた際の追従性の悪化を抑止することが可能となるＰＬＬ回路および通信装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この装置は、分周部が基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部が、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部が分周した分周比の増減に追従して出力信号を生成するためのアナログ信号のゲインを調整する。そして、濾波部が、位相比較部によってゲインが調整されたアナログ信号を濾波し、出力信号発振部が、濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する。

開示の装置は、出力周波数を切り替えた際の追従性の悪化を抑止することが可能となる。

図１は、実施例１にかかるＰＬＬ回路の構成を説明するための図である。 図２は、実施例２にかかるＰＬＬ回路の構成を説明するための図である。 図３は、エッジ検出部および位相計数部を説明するための図である。 図４は、ＤＡ変換部を説明するための図である。 図５は、実施例２にかかる位相比較器の一例を説明するための図である。 図６は、位相比較器の出力例を説明するための図である。 図７は、実施例３にかかる通信装置を説明するための図である。 図８は、従来のＰＬＬ回路を説明するための図である。 図９は、ＰＬＬ回路制御ループ特性と周波数との関係を説明するための図である。 図１０は、課題を説明するための図である。

以下に添付図面を参照して、本願の開示するＰＬＬ回路および通信装置の実施例を詳細に説明する。

まず、図１を用いて、本実施例にかかるＰＬＬ回路の構成を説明する。図１は、実施例１にかかるＰＬＬ回路の構成を説明するための図である。

図１に示すように、ＰＬＬ回路１は、分周部２と、位相比較部３と、濾波部４と、出力信号発振部５とを有し、図示しない信号発振器から入力された基準信号に同期した出力信号を生成し、生成した出力信号を図示しない出力先に出力する。

分周部２は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部３は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部２が分周した分周比の増減に追従して出力ゲインを調整し、出力信号を生成する。

濾波部４は、位相比較部３の出力信号を濾波する。出力信号発振部５は、濾波部４から出力されたアナログ信号に基づいて、出力信号を生成する。

上述したように、実施例１によれば、分周部２による帰還信号の「フィードバック分周比：N_DIV」が減少した場合には「位相比較器ゲイン：K_P」を減少させ、逆に、「N_DIV」が増加した場合には「K_P」を増加させる。したがって、出力信号の周波数を切り替えるための分周比の増減によるループ帯域の変動をキャンセルすることで、ループ帯域を一定に保つことができ、出力周波数を切り替える際の追従性の悪化を抑止することができる。

［実施例２における安否確認装置の構成］
まず、実施例２にかかるＰＬＬ回路１０を図２〜６を用いて説明する。図２は、実施例２にかかるＰＬＬ回路の構成を説明するための図である。図２に示すように、ＰＬＬ回路１０は、分周部２０と、位相比較部３０と、濾波部４０と、出力信号発振部５０とを有する。そして、ＰＬＬ回路１０は、図示しない信号発振器から入力される基準信号に同期した出力信号を生成し、生成した出力信号を図示しない出力先に出力する。なお、図示しない信号発振器とは、例えば、高純度な正弦波を発生させる水晶発振器などであり、図示しない出力先とは、例えば、複数の信号を合成する回路であるミキサ回路などである。

分周部２０は、基準信号と出力信号との位相を同期させるため、出力信号を所定の分周比で分周する。なお、分周部２０の分周比は、図示しない制御部によって制御され、使用する周波数帯域に応じて自動で設定されたり、ＰＬＬ回路の管理者によって任意に設定したりすることができる。

濾波部４０は、後述する位相比較部３０によって生成されたアナログ信号出力を濾波する。濾波部４０は、ＬＰＦ（Low Pass Filter）である。

また、濾波部４０は、後述するＤＡ変換部３３からアナログ信号として電流が入力された場合には、入力された電流を積分することにより電圧に変換し、変換したアナログ信号を後述する出力信号発振部５０に出力する。

出力信号発振部５０は、濾波部４０によって濾波されたアナログ信号に基づいて、出力信号を生成する。例えば、出力信号発振部５０は、ＶＣＯ（Voltage Controlled Oscillator）であり、ＬＰＦによって生成除去されたアナログ信号に基づいて、出力信号を生成する。

位相比較部３０は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部２０が分周した分周比の増減に追従して出力信号を生成するためのアナログ信号の出力ゲインを調整する。位相比較部３０は、図２に示すように、エッジ検出部３１と、位相計数部３２と、ＤＡ変換部３３とを有する。

エッジ検出部３１は、分周部２０によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。具体的には、エッジ検出部３１は、分周部２０から入力された帰還信号および図示しない信号発振器から入力された基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出し、後述する位相計数部３２に通知する。

位相計数部３２は、エッジ検出部３１によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。具体的には、位相計数部３２は、エッジ検出部３１によって検出された基準信号の立ち上がりエッジと帰還信号の立ち上がりエッジとの間の出力信号のパルス数を計数する。または、位相計数部３２は、エッジ検出部３１によって検出された基準信号の立ち下がりエッジと帰還信号の立ち下がりエッジとの間の出力信号のパルス数を計数する。

図３は、エッジ検出部および位相計数部を説明するための図である。図３において、横方向は時間軸を示し、「ＲＥＦＣＬＫ」は、図示しない信号発振器から入力された基準信号を示す。また、「ＦＢＣＬＫ」は、分周部２０を介して入力された帰還信号を示し、「ＣＯＵＮＴＣＬＫ」は、出力信号発振部５０から入力された出力信号を示す。図３に示すように、各信号は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。

例えば、位相計数部３２は、図３に示すように、エッジ検出部３１によって検出された基準信号（ＲＥＦＣＬＫ）の立ち上がりエッジと帰還信号（ＦＥＢＣＬＫ）の立ち上がりエッジとの間の出力信号（ＣＯＵＮＴＣＬＫ）のパルス数を計数する（位相差カウント）。例えば、図３を例に説明すると、位相計数部３２は、ＲＥＦＣＬＫの最初の立ち上がりからＦＥＢＣＬＫの最初の立ち上がりの間の位相差カウントとして「４」を計数する。同様に、位相計数部３２は、ＲＥＦＣＬＫの次の立ち上がりからＦＥＢＣＬＫの次の立ち上がりの間の位相差カウントとして「４」を計数する。

図２に戻って、ＤＡ変換部３３は、位相計数部３２によって計数されたパルス数に基づいて、電流または電圧を出力する。具体的には、ＤＡ変換部３３は、位相計数部３２によって計数されたパルス数に対応するように電圧または電流を濾波部４０に出力する。

図４は、ＤＡ変換部を説明するための図である。図４において、横方向は時間軸を示し、「ＲＥＦＣＬＫ」は、図示しない信号発振器からエッジ検出部３１に入力された基準信号を示す。また、「ＦＢＣＬＫ」は、分周部２０を介してエッジ検出部３１に入力された帰還信号を示し、「ＣＯＵＮＴＣＬＫ（出力周波数f₀）」は、出力信号発振部５０から位相計数部３２に入力された所定の出力周波数f₀の出力信号を示す。また、「ＣＯＵＮＴＣＬＫ（出力周波数f₀×２）」は、所定の出力周波数f₀を２倍にした出力信号を示す。また、「位相差カウント」は、位相計数部３２によって「ＲＥＦＣＬＫ」の立ち上がりから「ＦＢＣＬＫ」の立ち上がりの間に計数された「ＣＯＵＮＴＣＬＫ（出力周波数f₀）」または「ＣＯＵＮＴＣＬＫ（出力周波数f₀×２）」のパルス数を示している。また、「位相比較部出力」は、位相計数部３２によって計数されたパルス数に応じて位相比較部３０から出力される直流電流または直流電圧の出力量を示している。図４に示すように、「ＲＥＦＣＬＫ」、「ＦＢＣＬＫ」、「ＣＯＵＮＴＣＬＫ（出力周波数f₀）」および「ＣＯＵＮＴＣＬＫ（出力周波数f₀×２）」は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。

例えば、図４の（１）に示すように、位相計数部３２が「出力周波数ｆ_０」のＣＯＵＮＴＣＬＫに対して「４」を位相差カウントした場合には、ＤＡ変換部３３は、位相比較部出力として「出力周波数ｆ_０」の直流電流または直流電圧を出力する。また、図４の（２）に示すように、位相計数部３２が「出力周波数ｆ_０×２」のＣＯＵＮＴＣＬＫに対して「８」を位相差カウントした場合には、ＤＡ変換部３３は、位相比較部出力として「出力周波数ｆ_０×２」の直流電流または直流電圧を出力する。すなわち、ＤＡ変換部３３は、ＣＯＵＮＴＣＬＫの出力周波数が２倍になった場合には、２倍の直流電流または直流電圧を出力する。

以下で、上述した位相比較部を機能させる位相比較器の一例を説明する。図５は、実施例２にかかる位相比較器の一例を説明するための図である。図５に示すように、上述した位相比較部を機能させる位相比較器３０ａは、エッジ検出部３１としてＤ−ＦＦ（Ｄ型 Flip Flop 回路）３１ａを、位相計数部３２としてＮＡＮＤ回路３２ａおよびパルス計数器３２ｂを有する。また、位相比較器３０ａは、ＤＡ変換部３３としてＤＡＣ（Digital to Analog Converter）３３ａを有する。

Ｄ−ＦＦ３１ａは、基準信号の立ち上がりエッジから帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、位相差区間以外の区間に所定の信号とは異なる信号を継続して出力する。例えば、Ｄ−ＦＦ３１ａは、図５に示すように、ＣＫ端子から入力されるＲＥＦＣＬＫの立ち上がりエッジに合わせて、Ｄ端子の入力値である「Ｈｉ：１」をＱ端子から継続して出力する。そして、Ｄ−ＦＦ３１ａは、ＣＬＲ端子から入力されたＦＢＣＬＫの立ち上がりエッジに合わせて、ＳＥＴ端子の入力値である「Ｌｏ：０」をＱ端子から継続して出力する。

すなわち、Ｄ−ＦＦ３１ａは、ＲＥＦＣＬＫの立ち上がりエッジからＦＢＣＬＫの立ち上がりエッジまでの位相差区間では「Ｈｉ：１」を出力し、上述した位相差区間以外の区間では「Ｌｏ：０」を出力する。なお、「ＱＩ」はＱのインバースを示す。

ＮＡＮＤ回路３２ａは、フリップフロップから出力された信号と出力信号とを比較し、出力信号が所定の信号と同一である場合に、所定の信号とは異なる信号を出力する。例えば、ＮＡＮＤ回路３２ａは、Ｄ−ＦＦ３１ａから出力された信号とＣＯＵＮＴＣＬＫとを比較し、両方の信号が「１」である場合に、「０」を出力する。

パルス計数器３２ｂは、ＮＡＮＤ回路３２ａから出力された信号の出力パルスを計数する。具体的には、パルス計数器３２ｂは、所定の期間内に入力されたパルス数を計数し、計数したパルスの数を出力する。例えば、パルス計数器３２ｂは、所定の期間内にＮＡＮＤ回路３２ａから出力された「０」の回数をカウントして出力する。

ＤＡＣ３３ａは、パルス計数器３２ｂによって計数された出力回数に基づいて、アナログ信号を生成する。例えば、ＤＡＣ３３ａは、パルス計数器３２ｂによってカウントされた「０」の回数に基づいて、直流電流を生成し、生成した直流電流を出力する。

上述した位相比較器３０ａの出力例を、図６を用いて説明する。図６は、位相比較器の出力例を説明するための図である。図６において、横方向は時間軸を示し、「Ｄ−ＦＦ ＣＫ入力（ＲＥＦＣＬＫ）」は、図示しない信号発振器からＤ−ＦＦ３１ａのＣＫ端子に入力された基準信号を示している。また、「Ｄ−ＦＦ ＣＬＲ入力（ＦＢＣＬＫ）」は、Ｄ−ＦＦ３１ａのＣＬＲ端子に入力された帰還信号を示し、「Ｄ−ＦＦ Ｑ出力 ＮＡＮＤ入力１」は、Ｄ−ＦＦ３１ａのＱ端子から出力され、ＮＡＮＤ回路３２ａに入力される信号を示している。また、「ＮＡＮＤ入力２（ＣＯＵＮＴＣＬＫ）」は、ＮＡＮＤ回路３２ａに入力される出力信号を示している。図６に示すように、各信号は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。

また、「ＮＡＮＤ出力 パルス計数器入力」は、ＮＡＮＤ回路３２ａから出力され、パルス計数器３２ｂに入力される信号を示し、「パルス計数器出力 ＤＡＣ入力」は、パルス計数器３２ｂから出力され、ＤＡＣ３３ａに入力される信号を示している。また、「ＤＡＣ出力 位相比較器出力」は、パルス計数器３２ｂから出力される信号に応じてＤＡＣ３３ａから出力される信号、すなわち、位相比較器３０ａから出力されるアナログ信号を示している。

例えば、図６に示すように、Ｄ−ＦＦ３１ａのＣＫ端子からＲＥＦＣＬＫが入力され、Ｄ−ＦＦ３１ａのＣＬＲ端子からＦＢＣＬＫが入力された場合には、Ｄ−ＦＦ３１ａは、図６の「Ｄ−ＦＦ Ｑ出力 ＮＡＮＤ入力１」に示す信号をＱ端子から出力する。すなわち、Ｄ−ＦＦ３１ａは、ＲＥＦＣＬＫの立ち上がりエッジからＦＢＣＬＫの立ち上がりエッジまでの間のみが「１」である信号をＱ端子から出力する。

そして、ＮＡＮＤ回路３２ａは、Ｄ−ＦＦ３１ａから入力された図６の「Ｄ−ＦＦ Ｑ出力 ＮＡＮＤ入力１」に示す信号と、図６の「ＮＡＮＤ入力２（ＣＯＵＮＴＣＬＫ）」に示す信号とを比較する。そして、ＮＡＮＤ回路３２ａは、「Ｄ−ＦＦ Ｑ出力 ＮＡＮＤ入力１」および「ＮＡＮＤ入力２（ＣＯＵＮＴＣＬＫ）」が「１」である場合にのみ「０」を出力した「ＮＡＮＤ出力 パルス計数器入力」に示す信号を出力する。

パルス計数器３２ｂは、ＮＡＮＤ回路３２ａから入力された「ＮＡＮＤ出力 パルス計数器入力」に示す信号にて、所定の期間内に出力されている「０」の回数を計数して、図６の「パルス計数器出力 ＤＡＣ入力」に示すようにカウント数を出力する。例えば、所定の期間内に「０」が「４回」出力されている場合には、パルス計数器３２ｂは、「４カウント」を出力する。同様に、所定の期間内に「０」が「３回」または「２回」出力されている場合には、パルス計数器３２ｂは、それぞれ「３カウント」または「２カウント」を出力する。

そして、ＤＡＣ３３ａは、パルス計数器３２ｂによってカウントされた「０」の出力回数に応じた直流電流を位相比較器３０ａの出力として出力する。例えば、ＤＡＣ３３ａは、パルス計数器３２ｂが出力した「４カウント」に応じて、図６の「ＤＡＣ出力 位相比較出力」に示す「ＩＯＵＴ１」の直流電流を位相比較器３０ａの出力として出力する。同様に、ＤＡＣ３３ａは、パルス計数器３２ｂが出力した「３カウント」または「２カウント」に応じて、図６の「ＤＡＣ出力 位相比較出力」に示す「ＩＯＵＴ２」または「ＩＯＵＴ３」の直流電流を位相比較器３０ａの出力として出力する。なお、「ＩＯＵＴ」はＤＡＣ３３ａの出力端子を示す。

ここで、上述した位相比較器３０ａは、あくまでも一例であり、本実施例にかかる位相比較部３０を機能させる位相比較器３０ａとして図５に示した各回路および機器以外を用いる場合であってもよい。また、上述した実施例では、基準信号および帰還信号の立ち上がりエッジ間の出力信号のパルス数を計数する場合について説明した。しかしながら、本実施例はこれに限定されるものではなく、基準信号および帰還信号の立ち下がりエッジ間の出力信号のパルス数を計数する場合であってもよい。

［実施例２の効果］
上述したように、実施例２によれば、分周部２０は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、エッジ検出部３１は、分周部２０によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。そして、位相計数部３２は、エッジ検出部３１によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。そして、ＤＡ変換部３３は、位相計数部３２によって計数されたパルス数に基づいて、出力信号を生成する。そして、出力信号発振部５０は、濾波部４０によって濾波されたアナログ信号に基づいて、出力信号を生成する。したがって、ループ帯域を一定に保つことができ、出力周波数の切り替えの際の追従性の悪化を抑止することができる。

ここで、上述した手段によって、出力周波数を切り替えるために分周比が増減した場合でも位相比較部３０のゲインを調整してループ帯域が一定に保たれていることを、式（５）〜（９）を用いて説明する。まず、本実施例における位相比較部３０のゲイン「K_P」は、位相計数部３２のゲインである「K_CNT」とＤＡ変換部３３の変換ゲインである「K_DAC」を積算した以下の式（５）で示される。

そして、位相計数部３２のゲイン「K_CNT」は、「位相比較周波数：ｆ_DPD」および「出力周波数：ｆ_OUT」」を用いて以下の式（６）に変換することができる。

また、ＤＡ変換部３３の変換ゲイン「K_DAC」は、ＤＡ変換部３３の最大出力電流である「I_OUTMAX」およびＤＡ変換部３３の入力ビット数である「Bin」を用いて以下の式（７）に変換することができる。

したがって、式（３）に示す「自然角速度：ω_n」は、式（５）〜（７）を用いて、以下に示す式（８）のように変換することができる。

ここで、式（８）の変換経過に示すように、「フィードバック分周比：N_DIV」が出力周波数を切り替えるために変化したとしても、位相計数部３２のゲイン「K_CNT」を分周比の増減に追従して調整することで相殺できる。すなわち、分周比の増減に伴う「自然角速度：ω_n」の増減がなくなることから、ループ帯域の上限周波数である「自然周波数：f_n」も変化することがなく、ループ帯域を一定に保つことができる（式（４）参照）。

さらに、式（８）に示す「自然角速度：ω_n」は、式（１）を用いることにより、以下に示す式（９）に変換することができる。

式（９）に示すように、本実施例の手段を用いることによって、「自然角速度：ω_n」のパラメータから「出力周波数：ｆ_OUT」や「フィードバック分周比：N_DIV」を除くことができる。したがって、出力周波数を切り替えた場合でもループ帯域が一定であることから、「ＰＬＬ回路制御ループ特性：H(s)」が変化することがなく、出力周波数の切り替えの際の追従性の悪化を抑止することができる。

また、実施例２によれば、ＤＡ変換部３３は、位相計数部３２によって計数されたパルス数を電流または電圧に変換する。したがって、従来のＰＬＬ回路の位相比較器を変更するだけで実現することが可能となる。

また、実施例２によれば、エッジ検出部３１は、基準信号の立ち上がりエッジから帰還信号の立ち上がりエッジまでの位相差区間に所定の信号を継続して出力し、位相差区間以外の区間に所定の信号とは異なる信号を継続して出力するフリップフロップである。そして、位相計数部３２は、フリップフロップから出力された信号と出力信号とを比較し、出力信号が所定の信号と同一である場合に、所定の信号とは異なる信号を出力するＮＡＮＤである。また、位相計数部３２は、ＮＡＮＤから出力された信号の出力回数を計数するパルス計数器である。そして、ＤＡ変換部３３は、パルス計数器によって計数された出力回数に基づいて、アナログ信号を生成するＤＡ変換器である。したがって、従来の回路構成要素を用いて容易に実現することが可能である。

上述した実施例２では、分周比の増減に追従して位相比較器のＰＬＬ回路について説明した。実施例３では、上述したＰＬＬ回路を有する通信装置について説明する。なお、通信装置としては、例えば、無線通信装置や光伝送装置などであり、出力信号の周波数を切り替えるためにＰＬＬ回路を有する通信装置である。例えば、携帯電話などの無線通信に用いられる通信装置の場合には、基地局においてキャリア周波数を生成する局面で用いられるＰＬＬ回路に適用される。

［実施例３にかかる通信装置の構成］
まず、図７を用いて、実施例３にかかる通信装置の構成を説明する。図７は、実施例３にかかる通信装置の構成を説明するための図である。通信装置１００は、図７に示すように、実施例２にかかるＰＬＬ回路１０と通信制御部６０とを有し、ＰＬＬ回路１０によって発振された出力信号を用いて通信を行う。なお、ＰＬＬ回路１０の構成および処理内容は、実施例２と同一であることから、詳細な説明を省略する。

ＰＬＬ回路１０の位相比較部３０は、基準信号と、分周部２０によって所定の分周比で分周された帰還信号と、出力信号発振部５０によって生成された出力信号とを用いて、分周比の増減に追従してゲイン調整されたアナログ信号を生成する。そして、濾波部４０は、位相比較部３０が生成したアナログ信号をフィルタし、出力信号発振部５０は、濾波部４０から入力された電圧に応じた周波数の出力信号を発振する。なお、分周部２０の分周比は、通信装置から出力される搬送波の周波数が最適な周波数になるように、図示しない制御部によって適宜制御されている。

通信制御部６０は、搬送波生成部７０と、通信部８０とを有し、出力信号発振部５０によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信処理を制御する。

搬送波生成部７０は、出力信号発振部５０によって生成された出力信号に基づいて搬送波を生成する。具体的には、搬送波生成部７０は、出力信号発振部５０によって生成された異なる周波数ごとの出力信号に異なるデータを乗せた搬送波を生成する。

通信部８０は、搬送波生成部７０によって生成された搬送波を所定の出力部から送信するように制御する。例えば、通信部８０は、搬送波生成部７０によって生成された搬送波をアンテナから送信するように制御する。

すなわち、実施例３にかかる通信装置１００においては、ＰＬＬ回路１０が、基準信号および帰還信号の立ち上がりエッジ間の出力信号のパルス数に応じて生成したアナログ信号から出力信号を発振する。そして、搬送波生成部７０は、ＰＬＬ回路１０によって発振された出力信号にデータを乗せた搬送波を生成する。その後、通信部８０は、搬送波生成部７０によって生成された搬送波を送信する。例えば、通信部８０は、搬送波生成部７０によって生成された搬送波をアンテナから送信する。

［実施例３の効果］
上述したように、実施例３によれば、分周部２０は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、エッジ検出部３１は、分周部２０によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。そして、位相計数部３２は、エッジ検出部３１によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。そして、ＤＡ変換部３３は、位相計数部３２によって計数されたパルス数に基づいて、出力信号を生成する。そして、濾波部４０は、ＤＡ変換部３３によって生成されたアナログ信号を濾波し、出力信号発振部５０は、濾波部４０によって濾波されたアナログ信号に基づいて、出力信号を生成する。そして、通信制御部６０は、出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信する。したがって、出力周波数を切り替えた際にも追従性が悪化しない通信装置を実現できる。

以上の本実施例を含む実施形態に関し、更に以下の付記を開示する。

（付記１）基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記基準信号、前記出力信号および前記帰還信号の位相を比較することで、前記分周部が分周した分周比の増減に追従して前記出力信号を生成するためのアナログ信号のゲインを調整する位相比較部と、
前記位相比較部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって所定の周波数成分が濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするＰＬＬ回路。

（付記２）基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号のゲインを調整するＤＡ変換部と、
前記ＤＡ変換部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするＰＬＬ回路。

（付記３）前記ＤＡ変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする付記２に記載のＰＬＬ回路。

（付記４）前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するＮＡＮＤと、
前記ＮＡＮＤから出力された信号の出力パルスを計数するパルス計数器とであり、
前記ＤＡ変換部は、
前記パルス計数器によって計数された前記出力パルス数に基づいて、アナログ信号を生成するＤＡ変換器であることを特徴とする付記２に記載のＰＬＬ回路。

（付記５）基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号を生成するＤＡ変換部と、
前記ＤＡ変換部によって生成されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
前記出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信処理を制御する通信制御部と
を有することを特徴とする通信装置。

（付記６）前記ＤＡ変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする付記５に記載の通信装置。

（付記７）前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するＮＡＮＤと、
前記ＮＡＮＤから出力された信号の出力回数を計数するパルス計数器とであり、
前記ＤＡ変換部は、
前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するＤＡ変換器であることを特徴とする付記５に記載の通信装置。

１ ＰＬＬ回路
２ 分周部
３ 位相比較部
４ 濾波部
５ 出力信号発振部
１０ ＰＬＬ回路
２０ 分周部
３０ 位相比較部
３０ａ 位相比較器
３１ エッジ検出部
３１ａ Ｄ−ＦＦ
３２ 位相計数部
３２ａ ＮＡＮＤ回路
３２ｂ パルス計数器
３３ ＤＡ変換部
３３ａ ＤＡＣ
４０ 濾波部
５０ 出力信号発振部
６０ 通信制御部
１００ 通信装置

Claims (3)

1. 基準信号と出力信号との位相を同期させるための信号である帰還信号を、任意の周波数に応じた所定の分周比に分周する分周部と、
   前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
   前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間を前記基準信号と前記帰還信号との位相差とし、前記分周比に対応する周波数のフィードバックされた出力信号の前記位相差に対応するパルス数を計数する位相計数部と、
   前記位相計数部によって計数されたパルス数が多いほどゲインが高くなるように、前記分周比の変動に対応するアナログ信号を生成するＤＡ変換部と、
   前記ＤＡ変換部によって生成されたアナログ信号を濾波する濾波部と、
   前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、を有し、
   前記エッジ検出部は、
   前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
   前記位相計数部は、
   前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するＮＡＮＤと、
   前記ＮＡＮＤから出力された信号の出力回数を計数するパルス計数器とであり、
   前記ＤＡ変換部は、
   前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するＤＡ変換器である
   ことを特徴とするＰＬＬ回路。
2. 前記ＤＡ変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする請求項１に記載のＰＬＬ回路。
3. 基準信号と出力信号との位相を同期させるための信号である帰還信号を、任意の周波数に応じた所定の分周比に分周する分周部と、
   前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
   前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間を前記基準信号と前記帰還信号との位相差とし、前記分周比に対応する周波数のフィードバックされた出力信号の前記位相差に対応するパルス数を計数する位相計数部と、
   前記位相計数部によって計数されたパルス数が多いほどゲインが高くなるように、前記分周比の変動に対応するアナログ信号のゲインを調整するＤＡ変換部と、
   前記ＤＡ変換部によってゲインが調整されたアナログ信号を濾波する濾波部と、
   前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
   前記出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信する通信制御部と
   を有し、
   前記エッジ検出部は、
   前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
   前記位相計数部は、
   前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するＮＡＮＤと、
   前記ＮＡＮＤから出力された信号の出力回数を計数するパルス計数器とであり、
   前記ＤＡ変換部は、
   前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するＤＡ変換器である
   ことを特徴とする通信装置。

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