KR100272861B1 - 피엘엘의 정상 클럭 유지방법 - Google Patents

피엘엘의 정상 클럭 유지방법 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

본 발명은 피엘엘(PLL; Phase Locked Loop)에 관한 것으로, 특히 입력신호가 중단되는 경우에도 정상적인 클럭을 출력함으로써 데이타 통신시의 동기를 정상적으로 유지하도록 하는 피엘엘의 정상 클럭 유지방법에 관한 것이다.
종래의 피엘엘에서는 전송 데이타의 입력이 중단되어 입력클럭이 인가되지 않는 경우에는 급 변화된 위상 에러신호에 의해 VCO가 허용하는 최저 주파수로 급격히 강하된 클럭을 출력하므로, 동기를 정상적으로 맞추어 줄 수 없어서 데이타 송수신에 있어 슬립현상이 발생되어 데이타 송수신을 정상적으로 행할 수 없게되는 문제점이 있다.
본 발명은 피엘엘에 입력되는 클럭이 중단되는 경우에 해당 입력클럭의 중단상태를 인지하여 과거에 저장된 위상정합상태의 위상에러 데이타에 의거하여 VCO를 제어함으로써 정상적인 클럭을 출력하므로 데이타 통신시의 동기를 정상적으로 유지하여 데이타 슬립현상을 방지하게 된다.

Description

피엘엘의 정상 클럭 유지방법
본 발명은 피엘엘(PLL; Phase Locked Loop)에 관한 것으로, 특히 입력신호가 중단되는 경우에도 정상적인 클럭을 출력함으로써 데이타 통신시의 동기를 정상적으로 유지하도록 하는 피엘엘의 정상 클럭 유지방법에 관한 것이다.
일반적으로 제6도에 도시된 바와같이 여러 통신망 사이에 데이타를 주고받는 경우 통신망 사이에 동기를 정상적으로 유지해 주어야 만이 정상적으로 데이타 통신할 수 있고, 제7도에 도시된 바와같이 일부 망 사이에 선로 장애 등에 의해 데이타 스트림이 단절되는 경우에는 해당 두 통신망 사이에 동기를 맞추어줄 수 없어 데이타 슬립(slip)현상이 발생되어서 데이타 통신을 정상적으로 수행할 수 없게 되는데, 이와같이 통신망 사이에 동기를 맞추어 주기 위하여 선로를 통해 데이타를 수신할 때 피엘엘이 해당 데이타에 실려온 클럭을 복원하여 동기를 맞추어 준다.
종래의 피엘엘은 제1도에 도시된 바와같이 위상검출부(11), 저역통과필터(12), VCO(13; Voltage Controlled Oscillator) 및 분주부(14)를 구비하여 이루어져 있다. 위상검출부(11)는 선로로부터 인가되는 입력 클럭과 VCO(13)로부터 분주부(14)를 통해 인가되는 클럭 사이의 위상차를 검출하여 위상차신호를 저역통과필터(12)측에 인가하고, 저역통과필터(12)는 위상검출부(11)로부터 인가되는 위상차신호의 고주파수 성분을 제거하여 VCO(13)측에 출력하며, VCO(13)는 저역통과필터(12)를 통해 입력되는 위상차신호에 따라 대응되는 클럭을 발생한다.
위상검출부(11)에 인가되는 입력 클럭은 선로를 통해 전송되는 데이타에 실려서 입력되는데, 위상검출부(11)는 입력 클럭과 VCO(13)의 출력클럭 사이의 위상차를 검출하고, 이 에러신호(위상차신호)는 제1도에 “e”로 표시하였다. 이 에러신호 e는 고주파수 성분을 제거하기 위한 저역통과필터(12)를 통과한후 순수한 에러신호만을 사용하여 VCO(13)의 발진를 제어함으로써 VCO(13)에 의해 클럭을 발생한다.
이와같은 피엘엘의 특성은 제2도에 도시된 바와 같다. 제2도에서 곡선(1)은 피엘엘이 입력 클럭에 대하여 정상적으로 위상 정합되어 있는 상태에서 위상검출부(11)로 부터 출력되는 에러신호 e의 출력특성을 나타낸 것인데, 위상 정합 상태에서의 에러신호 e는 작은 오차범위 내에서 변동하고 있음을 알 수 있다.
그런데, 선로를 통해 전송되던 데이타가 제2도의 시점 tb에서 중단되어 위상검출부(11)에 입력클럭이 인가되지 않는 경우에는 에러신호 e가 곡선(2)와 같이 급격하게 변동되어, 해당 에러신호 e가 저역통과필터(12)를 통과하여 VCO(13)에 입력되기 시작하는 시점 td이후로는 VCO(13)가 허용하는 최저 주파수(em)로 급격히 강하된 클럭을 출력하므로, 동기를 정상적으로 맞추어 줄 수 없어서 데이타 송수신에 있어 슬립현상이 발생되어 데이타 송수신을 정상적으로 행할 수 없게되는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 입력신호가 중단되는 경우에도 정상적인 클럭을 출력함으로써 데이타 통신시의 동기를 정상적으로 유지하여 데이타 슬립현상이 발생되지 않도록 함에 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 특징은, 피엘엘의 정상 클럭 유지방법에 있어서, 입력클럭이 정상적으로 인가되는 상태에서, 위상검출부로 부터 출력되는 위상 에러값을 지속적으로 메모리에 저장하는 제1과정과, 상기 메모리에 저장된 과거의 입력 위상 에러값에 의거하여 선형예측해서 현재의 위상 에러값이 가질 수 있는 범위를 결정하고, 선형예측값과 실재값 사이의 보정값을 결정하여 해당 선형 예측값과 보정값을 합산하여 최종적으로 현 시점의 오프셋값을 결정하는 제2과정과; 상기 입력클럭이 인가되지 않게되어, 위상검출부로 부터 급 변화되는 위상 에러값이 출력되면, 그 상태에 대한 오프셋값을 구하여, 해당 입력된 위상 에러값과 해당 오프셋값을 비교하는 제3과정과; 상기 위상 에러값과 오프셋값 사이의 차이가 크면 선로로 부터의 데이타 입력이 중단되어 상기 입력클럭의 공급이 중단된 것으로 판단하여, 그후로는 상기 메모리에 저장된 위상정합상태의 위상 에러값을 사용해서 저역통과 필터링 시켜 VCO의 구동을 제어함으로써 상기 VCO에 의해 위상 정합시에 상응하는 정상적인 클럭을 출력케하는 제4과정을 포함하는데 있다.
제1도는 종래의 피엘엘(PLL)을 도시한 도.
제2도는 종래 피엘엘의 동작특성을 도시한 도.
제3도는 본 발명에 따른 피엘엘의 구성을 도시한 도.
제4도와 제5도는 본 발명에 따른 피엘엘의 동작을 설명하기 위한 도.
제6도와 제7도는 피엘엘이 사용되는 통신망의 개요도.
* 도면의 주요부분에 대한 부호의 설명
31 : 위상검출부 32 : 필터/에러보정부
32a : 마이크로 프로세서 32b : 메모리
32c : DAC 33 : VCO
34 : 분주부
본 발명에 따른 피엘엘은 제3도에 도시된 바와같이 위상검출부(31), 필터/에러보정부(32), VCO(33) 및 분주부(34)를 구비하여 이루어 진다. 여기에서 , 필터/에러보정부(32)는 마이크로 프로세서(32a), 메모리(32b), DAC(32c; Digital/ Analog Converter) 및 ADC(32d; Analog/Digital Converter)를 구비하여 이루어져서, 위상 검출부(31)로부터 인가되는 에러신호의 고주파 성분을 제거하고, 해당 에러신호에 대한 오프셋(offset)값을 결정하여 오프셋값과 현재 에러신호 사이의 차이를 비교하여 에러신호값이 오프셋을 넘는 경우에 데이타 입력이 중단된 것으로 판단하여 과거의 위상차들을 저역통과 필터링하여 VCO(33)측에 출력함으로써 VCO(33)로 하여금 위상정합 상태의 정상적인 클럭을 출력케 한다.
마이크로 프로세서(32a)는 저역통과필터의 기능을 수행하고, 지속적으로 과거의 입력클럭과 복원클럭 사이의 에러신호 e에 대한 정보를 메모리(32b)에 저장하여 이를 통하여 과거의 에러신호 e로 부터 현재의 입력클럭과 복원클럭 사이의 에러신호를 유추할 수 있다. 이는 선형예측(Linear Prediction)에 의하여 가능하며 이 값에 과거의 통계적 수치를 통하여 결정한 보정값을 합한 값이 추출되는데 이것을 오프셋값이라 한다. 결정된 오프셋값과 현재 에러신호 e 사이의 차이를 비교하며 에러신호 e값이 오프셋을 넘을 경우에는 데이타의 입력이 중단된 것으로 판단하여 메모리(32b)에 저장된 과거의 위상차들을 저역통과 필터링하여 DAC(32c)를 통해 VCO(33)에 인가함으로써 VCO(33)에 의해 위상정합 상태의 정상적인 클럭을 출력시킨다. 또한, 마이크로 프로세서(32a)는 위상 검출부(31)로부터 정보를 읽어들이는 경우에 디지털 타입의 정보를 읽어들일 수 있는데, 위상 검출부(31)와 마이크로 프로세서(32a) 사이에 ADC(32d)가 설치되어, 위상 검출부(31)로부터 출력되는 에러신호 e값을 ADC(32d)에 의해 디지털 타입으로 변환하여 마이크로 프로세서(32a)에 인가 한다.
이상과 같이 구성된 본 발명의 피엘엘은 다음과 같이 동작한다.
먼저 선로로 부터 전송 데이타가 정상적으로 인가되어 위상검출부(31)에 입력클럭이 정상적으로 인가되는 상태에서는, 위상검출부(31)로 부터 출력되는 위상차는 제4도의 곡선(4)와 같이 시간에 대하여 약간 변화하지만 이 변화는 위상정합오차 범위안에서 이루어지는데, 이와같은 시간에 대한 위상차는 ADC(32d)를 거쳐 디지털 값으로 변환된후 지속적으로 마이크로 프로세서(32a)에 의하여 메모리(32b)에 저장된다. 이와같은 상태에서 마이크로 프로세서(32a)는 메모리(32b)에 저장된 과거의 입력 위상차에 의거하여 선형예측함으로써 현재의 위상차가 가질 수 있는 범위를 결정하고, 선형예측값과 실제값 사이의 보정값을 결정하는데 이 값은 과거의 통계를 통하여 위상정합 상태에서 선형 예측값과 실제 입력된 값 사이의 오차를 계속적으로 감시해서 통계적으로 결정한다. 마이크로 프로세서(32a)는 이상과 같은 처리를 한후 선형 예측값과 보정값을 합산함으로써 최종적으로 현 시점의 오프셋값을 결정한다.
또한, 선로로 부터 인가되는 전송 데이타가 중단되어 제5도의 시점 tb에서 위상검출부(31)에 입력클럭이 인가되지 않게되면, 위상검출부(31)는 곡선(5)과 같은 정상 에러값을 출력하다가 시점 tb에서 곡선(6)과 같이 급 하강되는 에러값을 출력하여 해당 에러값이 시점 tb에서 마이크로 프로세서(32a)에 전달된다. 이 시점 tb에서, 마이크로 프로세서(32a)는 제4도에 나타낸 바와같은 오프셋값 doffset,을 구하고, 입력된 곡선(6)의 에러값과 해당 오프셋값 doffset,을 비교한다. 이때, 에러값과 해당 오프셋값 doffset, 사이의 차이가 크면, 마이크로 프로세서(32a)는 선로로 부터의 데이타 입력이 중단된 것으로 판단하고, 그후로는 과거에 메모리(32b)에 저장된 위상정합상태의 위상에러 데이타를 사용하여 저역통과 필터링 시킨후 DAC(32c)를 통해 VCO(33)의 구동을 제어함으로써 VCO(33)에 의해 위상정합시에 상응하는 정상적인 클럭을 출력케하는데, 이와같은 상태를 홀드오버(Hold Over) 상태라 한다.
그리고, 마이크로 프로세서(32a)가 선로로 부터의 데이타 입력이 중단된 것으로 판단하는 경우, 그 보다 앞선 tintval(=td- tb) 시간동안은 비록 위상검출부(31)로 부터의 에러값이 오프셋값 doffset의 범위에 들어오기는 하지만 잘못된 에러값이 입력되므로, 데이타의 입력이 중단된 것으로 판단되면 이 보다 앞서서 들어온 잘못된 에러값의 수를 통계적으로 결정하여 이 값들을 홀드오버 상태시의 VCO(33) 구동 제어 신호에서 배제시킨다.
즉, 본 발명은 제6도와 같이 접속된 통신망에서 망 사이에 정상적으로 데이타를 주고 받다가 제7도와 같이 일부 통신망 사이에 데이타 송수신이 중단에 기인하여 입력클럭이 중단되어 위상검출부(31)가 비정상적인 에러값을 출력하는 경우, 마이크로 프로세서(32a)가 에러값과 오프셋값의 비교에 의해 데이타 입력 중단상태를 인지하여 과거에 메모리(32b)에 저장된 위상정합상태의 위상에러 데이타를 사용하여 VCO(33)를 제어함으로써 위상정합상태에 상응하는 클럭을 출력하므로 입력클럭의 중단시에도 동기를 정확히 맞추어 데이타 슬립현상을 방지할수 있어 전체 통신망의 오동작을 방지한다.
이상 설명한 바와같이, 본 발명은 피엘엘에 입력되는 클럭이 중단되는 경우에 해당 입력클럭의 중단상태를 인지하여 과거에 저장된 위상정합상태의 위상에러 데이타에 의거하여 VCO를 제어함으로써 정상적인 클럭을 출력하므로 데이타 통신시의 동기를 정상적으로 유지하여 데이타 슬립현상을 방지하게 된다.

Claims (3)

  1. 피엘엘의 정상 클럭 유지방법에 있어서, 입력클럭이 정상적으로 인가되는 상태에서, 위상검출부로 부터 출력되는 위상 에러값을 지속적으로 메모리에 저장하는 제1과정과; 상기 메모리에 저장된 과거의 입력 위상 에러값에 의거하여 선형예측해서 현재의 위상 에러값이 가질 수 있는 범위를 결정하고, 선형예측값과 실재값 사이의 보정값을 결정하여 해당 선형 예측값과 보정값을 합산하여 최종적으로 현 시점의 오프셋값을 결정하는 제2과정과; 상기 입력클럭이 인가되지 않게되어, 위상검출부로 부터 급 변화되는 위상 에러값이 출력되면, 그 상태에 대한 오프셋값을 구하여, 해당 입력된 위상 에러값과 해당 오프셋값을 비교하는 제3과정과; 상기 위상 에러값과 오프셋값 사이의 차이가 크면 선로로부터의 데이타 입력이 중단되어 상기 입력클럭의 공급이 중단된 것으로 판단하여, 그후로는 상기 메모리에 저장된 위상정합상태의 위상 에러값을 사용해서 저역통과 필터링 시켜 VCO의 구동을 제어함으로써 상기 VCO에 의해 위상정합시에 상응하는 정상적인 클럭을 출력케하는 제4과정을 포함하는 것을 특징으로 하는 피엘엘의 정상 클럭 유지방법.
  2. 제1항에 있어서, 상기 제2과정에서 선형예측값과 실재값 사이의 보정값을 결정하는 경우, 과거의 통계를 통하여 위상정합 상태에서 선형 예측값과 실제 입력된 값 사이의 오차를 계속적으로 감시해서 통계적으로 결정하는 것을 특징으로 하는 피엘엘의 정상 클럭 유지방법.
  3. 제1항에 있어서, 상기 제4과정에서 입력클럭의 공급이 중단된 것으로 판단하는 경우, 그 판단 시점보다 앞선 소정시간 동안 입력된 위상 에러값들은 상기 VCO의 구동제어에 반영하지 않는 것을 특징으로 하는 피엘엘의 정상 클럭 유지방법.
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