JPH04234225A - デジタル位相ロックトループ - Google Patents

デジタル位相ロックトループ

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JPH04234225A
JPH04234225A JP3226327A JP22632791A JPH04234225A JP H04234225 A JPH04234225 A JP H04234225A JP 3226327 A JP3226327 A JP 3226327A JP 22632791 A JP22632791 A JP 22632791A JP H04234225 A JPH04234225 A JP H04234225A
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signal
clock signal
locked loop
frequency
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル伝送システム
において用いられるタイミング回路に関し、特に、デジ
タル位相ロックトループ（ＰＬＬ）を含むタイミング回
路に関する。
【０００２】
【従来の技術】デジタルレシーバにおけるローカルタイ
ミング信号がデータを回復するために入力信号に対して
同期が取られていなければならない（すなわち、シンク
ロナイズしていなければならない）ことはよく知られて
いる。従来、この種のタイミング信号は位相ロックトル
ープ（ＰＬＬ）を用いることによって入力デジタル信号
から回復されていた。当該位相ロックトループは入力信
号に応答して位相誤差信号を生成し、この位相誤差信号
がローカルタイミング信号を生成する電圧制御発振器を
制御する。
【０００３】ある入力デジタル信号のフレームにおいて
は、付加的なオーバーヘッドビット位置及び所謂充填ビ
ット位置が存在し、これらは除去された後にデータスト
リーム中にギャップを残す。この種のギャップのために
、代表的な位相ロックトループ装置によって生成された
回復されたタイミング信号はなめらかではなく、ジッタ
ーを生ずる。よく知られているように、ジッターはタイ
ミング信号にとって非常に望ましくない。さらに、生成
されたタイミング信号が充填ビットによる、入力デジタ
ル信号中の変化に追随することが望ましい。ギャップを
有する入力信号によって発生させられたジッターを補償
する方法を含む一つの方策が、ドゥーホァン・チョイ（
ＤｏｏＷｈａｎ　　Ｃｈｏｉ）による１９８９年７月１
１日付の米国特許第４，８４７，８７５号に記載されて
いる。しかしながら、この方策は、その出力信号の周波
数の整数倍のリファレンスタイムベースソース周波数を
有するアナログ位相ロックトループあるいはデジタル位
相ロックトループを使用するように限定されている。
【０００４】
【発明が解決しようとする課題】ある種のデジタル伝送
システムにおいては、容易に利用可能な”高”周波数リ
ファレンス信号は必ずしも位相ロックトループの出力信
号の周波数の整数倍ではない。希望されているクロック
信号は、リファレンス信号の分数分割を用いた周波数シ
ンセサイザを使用する装置によって得ることが可能であ
る。しかしながら、このようにして得られたリファレン
ス信号はジッターを有し、このジッターが位相ロックト
ループによって生成された出力信号に伝達されてしまう
ため、当該位相ロックトループの動的性能が実際のアプ
リケーションにおいて受容され得ないものすなわち利用
不能なものとなってしまう。
【０００５】
【課題を解決するための手段】リファレンス周波数の約
数では必ずしもないような周波数を有する出力信号を生
成するデジタル位相ロックトループにおけるジッター振
幅及び動的性能に関連する問題は、本発明の原理に従っ
て、制御可能な可変底除数（ベースディバイザ）によっ
て動的に制御されるプログラマブルディバイダを当該デ
ジタル位相ロックトループ内に用いることによって克服
される。当該底除数の制御は、当該位相ロックトループ
からの出力信号周波数の非整数倍の周波数を有するリフ
ァレンス信号及び当該位相ロックトループの位相検出器
からの制御信号に応答している。
【０００６】より詳細に述べれば、可変底除数は、当該
位相ロックトループにおける高周波数ジッターが受容可
能な振幅となるよう前記リファレンス信号に応答して生
成される。この可変底除数は、さらに、位相ロックトル
ープ機能を実現する位相検出器制御信号出力に応じて修
正される。
【０００７】本発明の一実施例においては、当該底除数
が、前記リファレンス周波数の希望されている分数分割
を実現するために、少なくとも２つの整数除数の間で制
御されて可変される。当該少なくとも２つの除数は、生
成されるクロック信号における高周波数ジッター振幅を
最小にするために可能な限り頻繁にかつ一様に出現する
よう交換される。
【０００８】
【実施例】前述されているように、入力デジタル信号は
、データストリーム中に、オーバーヘッドビット及び充
填ビットによる大きなギャップを有している。この種の
信号の一例がＳＯＮＥＴ　　ＶＴ１．５信号であり、こ
れは、”ＳＯＮＥＴ伝送システム：共通一般基準”とい
う表題のテクニカルアドバイザリーＴＡＴＳＹ−０００
２５３（ベル通信研究所（Ｂｅｌｌ　　Ｃｏｍｍｕｎｉ
ｃａｔｉｏｎ　　Ｒｅｓｅａｒｃｈ）、１９８９年２月
）及び”デジタルハイアラーキー−光学インターフェー
スレート及びフォーマットスペシフィケーションズ（Ｓ
ＯＮＥＴ）”という表題のＡＮＳＩ標準草案（１９９０
年２月）に記述されている。
【０００９】図１は、本発明に係るデジタル位相ロック
トループを簡潔に示したブロック図である。図１におい
て、局所（ローカル）リファレンスクロック源１０は、
１．７２８ＭＨｚのＶＴ１．５レートである。ディバイ
ダ１２は位相検出器１４に対して供給される、希望する
リファレンスクロック信号を得るために用いられる。本
具体例においては、ディバイダ１２の所定の除数Ｍは２
１６と選択されており、それゆえＲＥＦＣＬＫは８ｋＨ
ｚとなる。ＲＥＦＣＬＫは位相検出器１４の一方の入力
に供給される。位相ロックトループ出力信号ＦＯＵＴか
ら導出された位相クロック（ＰＨＣＬＫ）信号が位相検
出器１４の第二の入力として供給される。位相検出器１
４は、公知の方法により、ＲＥＦＣＬＫとＰＨＣＬＫと
の代数的な差に比例した誤差信号（ＥＳ）を生成する。 誤差信号ＥＳは位相検出器１４からシーケンシャルフィ
ルタ１６へ供給され、シーケンシャルフィルタ１６が濾
波して出力Δを生成する。シーケンシャルフィルタ１６
からのΔ出力はディバイザ制御１８に、すなわちディバ
イザユニット２２に供給される。本具体例においては、
Δは、ＦＯＵＴ周波数が調整されるべき方向に依存して
、＋１、０、あるいは−１の値をとる。出力信号ＦＯＵ
Ｔは生成されつつある希望されている出力クロック信号
であり、さらにＰＨＣＬＫを生成する制御可能なディバ
イダ２８へのフィードバック信号である。本具体例にお
いては、制御可能ディバイダ２８の第二の所定の除数は
１９３と選択されており、公称８ｋＨｚのＰＨＣＬＫが
生成される。ギャップを有する信号情報源３０からの信
号がディバイダ２８に供給される。本具体例においては
、ギャップを有する信号情報は、ＳＯＮＥＴＶＴ１．５
信号における充填ビット位置内容を表わしている。すな
わち、ＰＨＣＬＫは入力デジタル信号内の充填ビット位
置の内容に依存して補償される。通常の動作においては
、ディバイダ２８はＦＯＵＴを公称値Ｎを有する所定の
除数によって除算する。本具体例においてはＦＯＵＴの
公称周波数は１．５４４ＭＨｚ（ＤＳ１デジタルレート
に対応）でかつＮ＝１９３であるので８ｋＨｚのＰＨＣ
ＬＫが生成される。充填ビット位置が非データビットを
有している場合は、ディバイダ２８はＦＯＵＴをＮ−Ｙ
という値を有する除数によって除算する。本具体例にお
いてはＹ＝１である。このことによりＰＨＣＬＫがわず
かに増加し、位相検出器１４によって生成される誤差信
号ＥＳが減少する。誤差信号ＥＳの減少はＦＯＵＴのビ
ットレートをわずかに減少させる。充填ビット位置がデ
ートビットを有している場合には、ディバイダ２８はＦ
ＯＵＴをＮ＋Ｙという値を有する除数によって除算する
。本具体例においてはＹ＝１である。このことによりＰ
ＨＣＬＫがわずかに減少し、位相検出器１４によって生
成される誤差信号ＥＳが増加する。誤差信号ＥＳの増加
はＦＯＵＴのビットレートをわずかに増加させる。すな
わち、ＰＨＣＬＫの周波数は、充填ビット位置が非デー
タビットである場合にはデータの減少を補償するよう、
充填ビット位置がデータビットである場合にはデータの
増加を補償するよう調節される。従って、入力デジタル
信号の実際のデータレートの変化に対応して出力信号Ｆ
ＯＵＴの周波数が変化する。
【００１０】位相ロックトループにおける通常の位相差
に応答したＦＯＵＴ周波数の希望された変化はシーケン
シャルフィルタ１６からの信号Δをディバイザ制御１８
、すなわちディバイザユニット２２へ供給することによ
って実現される。本具体例においてはΔは＋１、−１あ
るいは０である。ディバイザユニット２２に対しては、
さらに分割制御２０からｎｉが供給される。本具体例に
おいては、分割制御２０はリファレンスタイムベース源
２６からのリファレンスタイムベース信号ＦＴＢの分数
分割を実現するために少なくとも２つの除数を生成する
ために用いられている。上述されているように、リファ
レンスタイムベース信号ＦＴＢは位相ロックトループ出
力クロック信号ＦＯＵＴ周波数の整数倍ではない。 位相ロックトループ出力信号ＦＯＵＴの希望する公称周
波数はｎｉを少なくとも２つの除数の間でスイッチする
ことによって得られる。位相ロックトループ出力クロッ
ク信号における”高”周波数ジッターの振幅を最小にす
るために、２つの除数間のスイッチングはできる限り頻
繁にかつ一様であるようになされる。以下に本発明の理
解を助ける目的で特定の具体例を考慮するが、このこと
は本発明の範囲を限定するものではない。まず、希望さ
れる位相ロックトループ出力信号ＦＯＵＴが１．５４４
ＭＨｚのＤＳ１クロック信号でありかつリファレンスタ
イムベース信号が５１．８４ＭＨｚのＳＯＮＥＴ　　Ｓ
ＴＳ−１クロック信号であると仮定する。
【００１１】すると、ＦＳＴＳ−１／ＦＤＳ１＝５１．
８４ＭＨｚ／１．５４４ＭＨｚ＝６４８０／１９３＝（
ｕ（３３）＋ｖ（３４））／（ｕ＋ｖ）となり、（ｕ＋
ｖ）＝１９３とするとｕ＝８２及びｖ＝１１１となる。 よって、ＦＯＵＴを得るためにＦＴＢの希望される分数
分割を実現するためには、（ｕ＋ｖ）（１９３）時間間
隔毎に３３ｕ（８２）時間間隔及び３４ｖ（１１１）時
間間隔によって分割されればよい。（ｕ＋ｖ）（１９３
）時間間隔毎に得られるＦＯＵＴの平均周波数が希望さ
れるＤＳ１公称クロック周波数の１．５４４ＭＨｚであ
る。 ＦＯＵＴにおける高周波数のジッター振幅を最小にする
ために、分割制御２０は（ｕ＋ｖ）（１９３）時間間隔
よりなる時間にわたって除数を一様に分布させることに
よって除数ｎｉの制御を行なう。この具体例においては
、このことは２つの除数、すなわち３３及び３４、を、
ＦＯＵＴにおける”高”周波数ジッター振幅を最小にす
るために出来る限り一様に交替するすることによって実
現される。
【００１２】詳細に述べれば、３４で分割することから
開始して時間間隔毎に３４で分割することと３３で分割
することとを交替する。６時間間隔毎にさらに３４によ
る分割を挿入し、その後この挿入前の除数交替を継続す
る。６６番目、１２６番目、及び１９２番目の時間間隔
では３４による分割を挿入せず、通常のまま交替する。 このアルゴリズムを１９３時間間隔毎に反復する。次に
示す表１はこのアルゴリズムによって生成されたシーケ
ンスを示している。
【００１３】
【表１】
【００１４】除数ｎｉは表１に示されているシーケンス
で分割制御２０からディバイザユニット２２に供給され
る。除数ｎｉはシーケンシャルフィルタ１６からの信号
Δに応答して制御・調節され、希望されるＦＯＵＴクロ
ック信号を実現するためＦＴＢを分割するプログラマブ
ルディバイダ２４を制御するために供給される除数制御
信号Δ＋ｎｉを生成する。本具体例においては、ＦＴＢ
が５１．８４ＭＨｚのＳＯＮＥＴ　　ＳＴＳ−１クロッ
ク信号であり、ＦＯＵＴが１．５４４ＭＨｚのＤＳ１ク
ロック信号である。
【００１５】ここで、ＳＴＳ１クロック信号は非常に安
定な信号であり、多くのＳＯＮＥＴに関連したアプリケ
ーションにおいて容易に利用可能であることに留意され
たい。しかしながら、希望する安定性を有するリファレ
ンス信号を生成する他のリファレンスタイムベース信号
も利用され得る。
【００１６】また、ＰＨＣＬＫに対する補償が入力信号
に関してフレーム毎になされることに留意されたい。
【００１７】以上、本発明は、オーバーヘッドビットを
除去したことに起因する入力デジタル信号における大き
なギャップによって生ぜしめられたジッターを除去する
、という観点から記述されてきた。当業者には、本発明
が、オーバーヘッドビット除去あるいは充填ビットによ
って生ぜしめられたあるいはその他の要因による、大き
なギャップを有するあらゆる入力デジタル信号に対して
同様に適用可能であることは明らかである。例えば、利
用されていない過剰なデータビット位置が存在する場合
もある。また、本発明の具体例がＤＳ１デジタルレート
に関して記述されてきたが、当業者には、本発明が、あ
らゆるデジタルレートを有する入力デジタル信号に対応
するタイミング信号を得ることに関して適用可能である
ことも明らかである。
【００１８】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。尚、特許請求の範囲に記載した参
照番号は発明の容易なる理解のためで、その技術的範囲
を制限するよう解釈されるべきではない。
【００１９】
【発明の効果】以上述べたごとく、本発明によれば、リ
ファレンス周波数の約数では必ずしもないような周波数
を有する出力信号を生成するデジタル位相ロックトルー
プにおけるジッター振幅及び動的性能に関連する問題が
、制御可能な可変底除数（ベースディバイザ）によって
動的に制御されるプログラマブルディバイダを当該デジ
タル位相ロックトループ内に用いることによって克服さ
れる。
【図面の簡単な説明】
【図１】本発明に係るデジタル位相ロックトループを簡
潔に表わしたブロック図。
【符号の説明】
１０　　リファレンスクロック源 １２　　ディバイダ １４　　位相検出器 １６　　シーケンシャルフィルタ １８　　ディバイザ制御 ２０　　分割制御 ２２　　ディバイザユニット ２４　　プログラマブルディバイダ ２６　　リファレンスタイムベース源 ２８　　ディバイダ ３０　　ギャップを有する信号情報源

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】　　第一のリファレンスクロック信号源と
    、前記出力クロック信号が供給され位相クロック信号を
    生成する手段と、前記第一のリファレンスクロック信号
    及び前記位相クロック信号に応答して誤差信号を生成す
    る位相検出手段と、前記誤差信号が供給され前記誤差信
    号が濾波された信号を表わす制御信号を生成する手段と
    、を有する所定の周波数の出力クロック信号を生成する
    デジタル位相ロックトループにおいて、前記出力クロッ
    ク信号周波数の非整数倍の周波数を有するリファレンス
    信号源と；除数制御信号に応答して前記リファレンス信
    号を分割して前記所定の周波数を有する前記出力クロッ
    ク信号を得るプログラマブルディバイダ手段と；前記リ
    ファレンス信号及び全器制御信号が供給され前記除数制
    御信号を生成する手段と；を有することを特徴とするデ
    ジタル位相ロックトループ。
  2. 【請求項２】　　前記除数制御信号を生成する前記手段
    が、除数信号を得るために前記リファレンス信号を制御
    して分割する手段及び前記除数制御信号を得るために前
    記除数信号及び前記制御信号を組み合わせる手段を有す
    ることを特徴とする請求項第１項に記載のデジタル位相
    ロックトループ。
  3. 【請求項３】　　前記制御して分割する手段が、所定の
    シーケンスを有する除数信号を生成して前記出力クロッ
    ク信号における高周波数のジッター振幅を受容され得る
    大きさにする手段を有すること、を特徴とする請求項第
    ２項に記載のデジタル位相ロックトループ。
  4. 【請求項４】　　前記所定のシーケンスを有する除数信
    号を生成する手段が、前記シーケンスにおいて所定の様
    式で交替する少なくとも２つの除数信号を生成すること
    、を特徴とする請求項第３項に記載のデジタル位相ロッ
    クトループ。
  5. 【請求項５】　　前記少なくとも２つの除数信号からな
    るシーケンスを生成する前記手段が、前記少なくとも２
    つの除数信号を所定の一様な様式で交替し前記出力クロ
    ック周波数が得られるようにすること、を特徴とする請
    求項だ４項に記載のデジタル位相ロックトループ。
  6. 【請求項６】　　前記位相クロック信号を生成する前記
    手段が、ギャップを有する信号情報源、及び、前記出力
    クロック信号が供給され、前記ギャップを有する信号情
    報に応答して前記位相クロック信号レートを制御・調節
    する制御可能なディバイダ手段を有すること、を特徴と
    する請求項第５項に記載のデジタル位相ロックトループ
    。
  7. 【請求項７】　　前記第一のリファレンスクロック信号
    源が、ギャップを有する入力信号と同期したリファレン
    ス信号源、及び、前記第一のリファレンスクロック信号
    を得るために前記リファレンスクロック信号を分割する
    分割手段を有すること、を特徴とする請求項第６項に記
    載のデジタル位相ロックトループ。
  8. 【請求項８】　　前記少なくとも２つの除数が、第一の
    除数３３及び少なくとも第二の除数３４を有すること、
    を特徴とする請求項第７項に記載のデジタル位相ロック
    トループ。
  9. 【請求項９】　　前記公称周波数が１９３時間間隔であ
    り、前記第一の除数及び前記少なくとも第二の除数から
    なる前記シーケンスが、前記少なくとも第二の除数から
    開始して各時間間隔毎に前記少なくとも第二の除数と前
    記少なくとも第一の除数との間で交替し、６６時間間隔
    、１２６時間間隔及び１９２時間間隔を除いて６時間間
    隔毎に前記少なくとも第二の除数が反復されること、を
    特徴とする請求項第８項に記載のデジタル位相ロックト
    ループ。
  10. 【請求項１０】　　前記リファレンス信号が５１．８４
    ＭＨｚの周波数を有し、前記出力クロック信号が１．５
    ４４ＭＨｚの公称周波数を有し、及び、前記リファレン
    スクロック信号が１．７２８ＭＨｚの周波数を有するこ
    と、を特徴とする請求項第９項に記載のデジタル位相ロ
    ックトループ。
  11. 【請求項１１】　　前記制御・分割する手段が、前記リ
    ファレンス信号の所定の分数分割を得る手段を有するこ
    と、を特徴とする請求項第２項に記載のデジタル位相ロ
    ックトループ。
  12. 【請求項１２】　　前記所定の分数分割を得る手段が、
    前記出力クロック信号の公称周波数に対する所定の関係
    を有するレートで所定のシーケンスにおいて交替する少
    なくとも２つの除数を生成する手段を有すること、を特
    徴とする請求項第１１項に記載のデジタル位相ロックト
    ループ。
  13. 【請求項１３】　　前記少なくとも２つの除数を生成す
    る手段が、前記少なくとも２つの除数を可能な限り頻繁
    にかつ可能な限り一様に交替して前記出力クロック信号
    における高周波数のジッターの振幅を受容可能なレベル
    とすること、を特徴とする請求項第１２項に記載のデジ
    タル位相ロックトループ。
  14. 【請求項１４】　　前記少なくとも２つの除数が、第一
    の除数３３及び少なくとも第二の除数３４を有すること
    、を特徴とする請求項第１３項に記載のデジタル位相ロ
    ックトループ。
  15. 【請求項１５】　　前記公称周波数が１９３時間間隔で
    あり、前記第一の除数及び前記少なくとも第二の除数か
    らなる前記シーケンスが、前記少なくとも第二の除数か
    ら開始して各時間間隔毎に前記少なくとも第二の除数と
    前記少なくとも第一の除数との間で交替し、６６時間間
    隔、１２６時間間隔及び１９２時間間隔を除いて６時間
    間隔毎に前記少なくとも第二の除数が反復されること、
    を特徴とする請求項第１４項に記載のデジタル位相ロッ
    クトループ。
  16. 【請求項１６】　　前記リファレンス信号が５１．８４
    ＭＨｚの周波数を有し、前記出力クロック信号が１．５
    ４４ＭＨｚの公称周波数を有し、及び、前記リファレン
    スクロック信号が１．７２８ＭＨｚの周波数を有するこ
    と、を特徴とする請求項第１５項に記載のデジタル位相
    ロックトループ。
JP3226327A 1990-08-14 1991-08-13 デジタル位相ロックトループ Expired - Lifetime JP2593598B2 (ja)

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