JPH03151718A - Ｐｌｌ方式の周波数シンセサイザ - Google Patents
Ｐｌｌ方式の周波数シンセサイザInfo
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- JPH03151718A JPH03151718A JP1290436A JP29043689A JPH03151718A JP H03151718 A JPH03151718 A JP H03151718A JP 1290436 A JP1290436 A JP 1290436A JP 29043689 A JP29043689 A JP 29043689A JP H03151718 A JPH03151718 A JP H03151718A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、基準周波数以下の周波数分解能が得られるＰ
ＬＬ方式の周波数シンセサイザに関する。
ＬＬ方式の周波数シンセサイザに関する。
（従来の技術）
従来、この種の装置は第５図に示す如く基準発２−
振器１、位相・周波数検波器２、ローパスフィルタ３、
電圧制御発振器４及び可変分局器５で構成されていた。
電圧制御発振器４及び可変分局器５で構成されていた。
ここで、基準発振器２の出力周波数をｆ、、可変分周器
５の分周比を１／Ｎとすると、電圧制御発振器４の出力
周波数ｒＶｃｏは周知の如くｆｖｃｏ＝ｆｒＸＮで表さ
れ、可変分周器５の分周比を変化きせることで、希望す
る周波数を得ることができる。しかし、一般的に可変分
周器５は整数で分周を行うため、基準周波数以下の周波
数ステップで周波数を設定することができないので、細
かい周波数ステップを得るためには基準周波数を下げる
必要があり、弊害として位相ロックループの応答が劣化
する欠点があった。
５の分周比を１／Ｎとすると、電圧制御発振器４の出力
周波数ｒＶｃｏは周知の如くｆｖｃｏ＝ｆｒＸＮで表さ
れ、可変分周器５の分周比を変化きせることで、希望す
る周波数を得ることができる。しかし、一般的に可変分
周器５は整数で分周を行うため、基準周波数以下の周波
数ステップで周波数を設定することができないので、細
かい周波数ステップを得るためには基準周波数を下げる
必要があり、弊害として位相ロックループの応答が劣化
する欠点があった。
そこで、上記欠点を補うため、従来から可変分周器を実
質的に帯分数で動作きせることにより、基準周波数を下
げないで基準周波数以下の細かい周波数ステップを得る
手段が講じられてきた。
質的に帯分数で動作きせることにより、基準周波数を下
げないで基準周波数以下の細かい周波数ステップを得る
手段が講じられてきた。
（発明が解決しようとする課題）
しかしながら、このような手段は帯分数にょる分周動作
に起因する位相ジッタにより電圧制御発振器から出力き
れる信号の純度が劣化してしまう等の欠点があった。
に起因する位相ジッタにより電圧制御発振器から出力き
れる信号の純度が劣化してしまう等の欠点があった。
また最近では、ダイレクトディジタル周波数シンセサイ
ザ（ＤＤＳ）が使用されるようになってきたが、出力と
して取り出される周波数が基準周波数の１／２以下に限
定されてしまうことや、基準周波数と出力周波数との比
が整数でない場合に位相ジッタを生じて出力信号の純度
が劣化してしまう等の欠点があった。
ザ（ＤＤＳ）が使用されるようになってきたが、出力と
して取り出される周波数が基準周波数の１／２以下に限
定されてしまうことや、基準周波数と出力周波数との比
が整数でない場合に位相ジッタを生じて出力信号の純度
が劣化してしまう等の欠点があった。
（課題を解決するための手段）
本発明は、これらの欠点を除去しく１）基準周波数以下
の細かい周波数ステップで基準周波数よりも高い周波数
の出力が得られ、（２）出力信号の純度が高いＰＬＬ方
式の周波数シンセサイザを提供することを目的とするも
のである。この目的を達成するため、本発明では可変分
周器をフェーズアキュムレータと、残余データメモリと
、Ｄ／Ａ変換器と、パルスシンクロナイザと、電圧制御
位相シフタで構成し、フェーズアキュムレータのオーバ
フロー信号に与える遅延量を、オーバフロー信号が発生
したときのフェーズアキュムレータの残余データに応じ
て変化させて、オーバフロー信号に含まれる位相ジッタ
を除去した信号を分周出力として位相・周波数検波器に
加えるようにしたものである。
の細かい周波数ステップで基準周波数よりも高い周波数
の出力が得られ、（２）出力信号の純度が高いＰＬＬ方
式の周波数シンセサイザを提供することを目的とするも
のである。この目的を達成するため、本発明では可変分
周器をフェーズアキュムレータと、残余データメモリと
、Ｄ／Ａ変換器と、パルスシンクロナイザと、電圧制御
位相シフタで構成し、フェーズアキュムレータのオーバ
フロー信号に与える遅延量を、オーバフロー信号が発生
したときのフェーズアキュムレータの残余データに応じ
て変化させて、オーバフロー信号に含まれる位相ジッタ
を除去した信号を分周出力として位相・周波数検波器に
加えるようにしたものである。
以下、実施例につき図面により詳細に説明する。
（実施例）
第１図は本発明の実施例で第５図と同一の構成要素は同
一番号を用いる。同図において、１は基準発振器、２は
位相・周波数検波器（以下ＰＦＤと略す）、３はローパ
スフィルタ（以下ＬＰＦと略す）、４は電圧制御発振器
（以下Ｖｃｏと略す）、６はフェーズアキュムレータ（
以下ＰＡＣＣと略す）、７は残余データメモリ、８はＤ
／Ａ変換器、９はパルスシンクロナイザ、ｌｏは電圧制
御位相シフタ（以下ｖｃｐｓと略す）である。
一番号を用いる。同図において、１は基準発振器、２は
位相・周波数検波器（以下ＰＦＤと略す）、３はローパ
スフィルタ（以下ＬＰＦと略す）、４は電圧制御発振器
（以下Ｖｃｏと略す）、６はフェーズアキュムレータ（
以下ＰＡＣＣと略す）、７は残余データメモリ、８はＤ
／Ａ変換器、９はパルスシンクロナイザ、ｌｏは電圧制
御位相シフタ（以下ｖｃｐｓと略す）である。
まず、基準周波数ｆ、で発振する基準発振器１の出力を
ＰＦＤ２の基準信号入力に加え、ＰＦＤ２の出力をＬＰ
Ｆ３を通してＶＣＯ４の制御入力に加える。そして、発
振周波数ｆｖｃＯなるＶＣＯ４の出力をＰＡＣＣ６のク
ロック入力に加えると共にパルスシンクロナイザ９の同
期信号入力に加え、ＰＡＣＣ６のオーバフロー信号をパ
ルスシンクロナイザ９の被同期信号入力に接続すると共
に、残余データメモリ７の書込信号入力に接続する。ま
た、ＰＡＣＣ６のデータ出力は残余データメモリ７のデ
ータ入力に加えられ、残余データメモリ７の出力はＤ／
Ａ変換器８の入力に加えられる。更に、Ｄ／Ａ変換器８
の出力はパルスシンクロナイザ９の出力を入力とするＶ
ＣＰＳｌｏの制御入力に加えられ、ＶＣＰＳＩＯの出力
はＰＦＤ２の比較信号入力に加えられる。以上の接続に
より全体として位相ロックループを形成する。以下側々
の構成要素について具体的な機能を説明する。まず基準
発振器１は、必要とする安定度に応じて例えば水晶発振
器等を用い周波数ｆ、なる基準信号をＴＴＬ／ＣＭＯ８
等のレベルで出力する。また、ＰＦＤ２は基準信号入力
と比較信号入力を有し、２つの信号の位相・周波数のず
れを検出する。次のＬＰＦ３はＰＦＤ２の出力を平滑し
て直流成分に変換すると共に、位相ロックループを安定
に動作させる機能を持つ。またＶＣＯ４は、ＬＰＦ３か
ら加えられる直流電圧により発振周波数ｆｖｃｏが制御
される発振器である。きて見掛上、第５図における可変
分周器５を、第１図に示した本発明の実施例ではＰＡＣ
Ｃ６、残余データメモリ７、Ｄ／Ａ変換器８、パルスシ
ンクロナイザ９及びＶＣＰＳｌｏの組み合わせで置換し
た構成となっているが、実質的な機能として帯分数で動
作できることと、帯分数で動作したときの位相ジッタが
相殺される機能を持っている点が一般的な可変分周器と
異なる。ここでＰＡＣＣ６は、具体的には第２図で示す
ように全加算器（２１〜２３）とＤタイプフリップフロ
ップ（２４〜２６）で構成され、周波数設定情報Ｎ（（
Ｎｚ〜Ｍｌｎ）をＶＣＯ４の発振周期毎に累加算し、加
算値が総容量値Ｎ、を越えたときオーバフロー信号を発
生する機能を有する。
ＰＦＤ２の基準信号入力に加え、ＰＦＤ２の出力をＬＰ
Ｆ３を通してＶＣＯ４の制御入力に加える。そして、発
振周波数ｆｖｃＯなるＶＣＯ４の出力をＰＡＣＣ６のク
ロック入力に加えると共にパルスシンクロナイザ９の同
期信号入力に加え、ＰＡＣＣ６のオーバフロー信号をパ
ルスシンクロナイザ９の被同期信号入力に接続すると共
に、残余データメモリ７の書込信号入力に接続する。ま
た、ＰＡＣＣ６のデータ出力は残余データメモリ７のデ
ータ入力に加えられ、残余データメモリ７の出力はＤ／
Ａ変換器８の入力に加えられる。更に、Ｄ／Ａ変換器８
の出力はパルスシンクロナイザ９の出力を入力とするＶ
ＣＰＳｌｏの制御入力に加えられ、ＶＣＰＳＩＯの出力
はＰＦＤ２の比較信号入力に加えられる。以上の接続に
より全体として位相ロックループを形成する。以下側々
の構成要素について具体的な機能を説明する。まず基準
発振器１は、必要とする安定度に応じて例えば水晶発振
器等を用い周波数ｆ、なる基準信号をＴＴＬ／ＣＭＯ８
等のレベルで出力する。また、ＰＦＤ２は基準信号入力
と比較信号入力を有し、２つの信号の位相・周波数のず
れを検出する。次のＬＰＦ３はＰＦＤ２の出力を平滑し
て直流成分に変換すると共に、位相ロックループを安定
に動作させる機能を持つ。またＶＣＯ４は、ＬＰＦ３か
ら加えられる直流電圧により発振周波数ｆｖｃｏが制御
される発振器である。きて見掛上、第５図における可変
分周器５を、第１図に示した本発明の実施例ではＰＡＣ
Ｃ６、残余データメモリ７、Ｄ／Ａ変換器８、パルスシ
ンクロナイザ９及びＶＣＰＳｌｏの組み合わせで置換し
た構成となっているが、実質的な機能として帯分数で動
作できることと、帯分数で動作したときの位相ジッタが
相殺される機能を持っている点が一般的な可変分周器と
異なる。ここでＰＡＣＣ６は、具体的には第２図で示す
ように全加算器（２１〜２３）とＤタイプフリップフロ
ップ（２４〜２６）で構成され、周波数設定情報Ｎ（（
Ｎｚ〜Ｍｌｎ）をＶＣＯ４の発振周期毎に累加算し、加
算値が総容量値Ｎ、を越えたときオーバフロー信号を発
生する機能を有する。
また残余データメモリ７は、具体的には複数のＤタイプ
フリップフロップで構成され、ＰＡＣＣ６がオーバフロ
ーしたときに、残余データを抽出して次のオーバフロー
信号が発生するまでの期間、データを保持する機能を有
する。次のＤ／Ａ変換器８は、残余データメモリ７の出
力（ディジタル値）を直流電圧（アナログ値）に変換す
るものである。またパルスシンクロナイザ９は、オーバ
フロー信号をＶＣＯ４の出力で同期をとることにより、
ＰＡＣＣ６が累加算等を行う過程で生ずるゆらぎを吸収
すると共に、後続のＶＣＰＳＩＯの入力として都合の良
い波形に変換するものである。
フリップフロップで構成され、ＰＡＣＣ６がオーバフロ
ーしたときに、残余データを抽出して次のオーバフロー
信号が発生するまでの期間、データを保持する機能を有
する。次のＤ／Ａ変換器８は、残余データメモリ７の出
力（ディジタル値）を直流電圧（アナログ値）に変換す
るものである。またパルスシンクロナイザ９は、オーバ
フロー信号をＶＣＯ４の出力で同期をとることにより、
ＰＡＣＣ６が累加算等を行う過程で生ずるゆらぎを吸収
すると共に、後続のＶＣＰＳＩＯの入力として都合の良
い波形に変換するものである。
最後のＶＣＰＳＩＯは、パルスシンクロナイザ９から加
えられる信号の位相をＤ／Ａ変換器８から与えられる制
御電圧に応じて変化させる機能を有する。ＶＣＰＳＩＯ
の一実施例は、第３図（Ａ）に示すようにパルスシンク
ロナイザ９の出力で動作する電子スイッチ３１．定電流
源３２、積分コンデンサ３３、超高速コンパレータ３４
で具現化することができ、Ｄ／Ａ変換器８から与えられ
る制御電圧が高いとき位相の遅延が大きく、制御電圧が
低いとき位相の遅延が少なくなるように動作するものと
する。したがって、第３図（Ｂ）の（ア）〜（１）に示
す動作波形のうち（つ）においてｔｄ＋ ＞ｔｄ２ ＞
ｔｄ３である。
えられる信号の位相をＤ／Ａ変換器８から与えられる制
御電圧に応じて変化させる機能を有する。ＶＣＰＳＩＯ
の一実施例は、第３図（Ａ）に示すようにパルスシンク
ロナイザ９の出力で動作する電子スイッチ３１．定電流
源３２、積分コンデンサ３３、超高速コンパレータ３４
で具現化することができ、Ｄ／Ａ変換器８から与えられ
る制御電圧が高いとき位相の遅延が大きく、制御電圧が
低いとき位相の遅延が少なくなるように動作するものと
する。したがって、第３図（Ｂ）の（ア）〜（１）に示
す動作波形のうち（つ）においてｔｄ＋ ＞ｔｄ２ ＞
ｔｄ３である。
ざて、以上のような機能を持つ構成要素からなる第１図
の実施例において、基準発振器１が出力する基準周波数
ｆ、を例えば１００ｋＨｚ 、ＰＡＣＣ６の総容量値ト
をｌＯ７、周波数設定値Ｎｉを１０５として出力周波数
ｆｖｃｏ” １０ＭＨｚを得る例につき説明する。今、
ＰＡＣＣ６の初期値がゼロであるとすると、ＰＡＣＣ６
の累加算値は、０→１０５→２Ｘ１０５→３Ｘ１０５と
ＶＣＯ４の出力信号の１周期毎に増加し、１００周期後
にＰＡＣＣ６は満たされオーバフロー信号を発生し、そ
の後再び累加算を繰り返す。したがって、ＰＡＣＣ６を
分局器と見立てた場合、ＶＣ０４からの入力信号とオー
バフロー信号との周波数比、すなわち分周比は１００対
１になる。そこで、オーバフロー信号をそのままＰＦＤ
２の比較入力に加えてＰＬＬを構成した場合、 なる関係が成立し、 となる。このままでは、通常の位相ロックループとほぼ
同等な振舞をしているにすぎない。
の実施例において、基準発振器１が出力する基準周波数
ｆ、を例えば１００ｋＨｚ 、ＰＡＣＣ６の総容量値ト
をｌＯ７、周波数設定値Ｎｉを１０５として出力周波数
ｆｖｃｏ” １０ＭＨｚを得る例につき説明する。今、
ＰＡＣＣ６の初期値がゼロであるとすると、ＰＡＣＣ６
の累加算値は、０→１０５→２Ｘ１０５→３Ｘ１０５と
ＶＣＯ４の出力信号の１周期毎に増加し、１００周期後
にＰＡＣＣ６は満たされオーバフロー信号を発生し、そ
の後再び累加算を繰り返す。したがって、ＰＡＣＣ６を
分局器と見立てた場合、ＶＣ０４からの入力信号とオー
バフロー信号との周波数比、すなわち分周比は１００対
１になる。そこで、オーバフロー信号をそのままＰＦＤ
２の比較入力に加えてＰＬＬを構成した場合、 なる関係が成立し、 となる。このままでは、通常の位相ロックループとほぼ
同等な振舞をしているにすぎない。
しかし、次に周波数設定値Ｎ１を１０５から１０５−１
に変更すると、 すなわち１０ＭＨｚ ＋１００Ｈｚとなる。
に変更すると、 すなわち１０ＭＨｚ ＋１００Ｈｚとなる。
したがって、第１の目的とする基準周波数以下の細かい
周波数ステップで基準周波数よりも高い周波数の出力を
得ることができる。
周波数ステップで基準周波数よりも高い周波数の出力を
得ることができる。
次に第２の目的とする出力信号の純度を高くするための
手段につき説明を進める。前述の如く具体例としてｆｒ
” ｌ Ｏ０ｋＨｚ １Ｎｔ＝ １０７、Ｎｉ ＝１０
５−１とし、ＰＡＣＣ６の初期値をゼロとした場合、時
間の経過に対するＰＡＣＣ６のオーバ１０− フロー信号の発生タイミングと、オーバフロー信号が発
生したときの残余データとの関係は第４図（ａ）と（ｂ
）のように変化する。すなわち、初回オーバフロー信号
が発生するのは１０１クロツク目であり、そのときの残
余データは９９８９９である。次にオーバフロー信号が
発生するのは、更に１００クロツク後になり残余データ
は９９７９９となる。同様にして、以降１００クロツク
毎にオーバフロー信号が発生し残余データも漸減し、動
作開始から１００００１クロツク経過すると残余データ
も無くなり初期値に戻る。この例において、理想的には
入力１００．００１クロツク毎に規則的にオーバフロー
信号が発生すれば良いが、現実としては１００００１ク
ロツクに対し初回のみ１０１クロツクに対して１回、残
りは１００クロツクに対して１回の割合でオーバフロー
信号が発生し不規則となる。このため、オーバフロー信
号をそのままＰＦＤ２の比較入力に加えてＰＬＬを構成
すると、出力の平均周波数は１００ＭＨｚ＋１００）１
ｚとなるが、位相の急激な変化により側帯波雑音を含ん
だ純度の低い信号となってしまう。
手段につき説明を進める。前述の如く具体例としてｆｒ
” ｌ Ｏ０ｋＨｚ １Ｎｔ＝ １０７、Ｎｉ ＝１０
５−１とし、ＰＡＣＣ６の初期値をゼロとした場合、時
間の経過に対するＰＡＣＣ６のオーバ１０− フロー信号の発生タイミングと、オーバフロー信号が発
生したときの残余データとの関係は第４図（ａ）と（ｂ
）のように変化する。すなわち、初回オーバフロー信号
が発生するのは１０１クロツク目であり、そのときの残
余データは９９８９９である。次にオーバフロー信号が
発生するのは、更に１００クロツク後になり残余データ
は９９７９９となる。同様にして、以降１００クロツク
毎にオーバフロー信号が発生し残余データも漸減し、動
作開始から１００００１クロツク経過すると残余データ
も無くなり初期値に戻る。この例において、理想的には
入力１００．００１クロツク毎に規則的にオーバフロー
信号が発生すれば良いが、現実としては１００００１ク
ロツクに対し初回のみ１０１クロツクに対して１回、残
りは１００クロツクに対して１回の割合でオーバフロー
信号が発生し不規則となる。このため、オーバフロー信
号をそのままＰＦＤ２の比較入力に加えてＰＬＬを構成
すると、出力の平均周波数は１００ＭＨｚ＋１００）１
ｚとなるが、位相の急激な変化により側帯波雑音を含ん
だ純度の低い信号となってしまう。
そこでＰＡＣＣ６がオーバフローをしたときの残余デー
タの時間経過に対する変化に着目し、第４図（ｂ）の残
余データを同図（Ｃ）のようにＤ／Ａ変換器８で直流電
圧に変換する。すなわち、残余データが多いとき直流電
圧は低く、残余データが少ないとき高くなるようにする
。この直流電圧をＶＣＰＳＩＯの制御入力に加える一方
、ＰＡＣＣ６のオーバフロー信号はパルスシンクロナイ
ザ９を通してＶＣＰＳＩＯの入力に加えると、入力され
た信号は同図（ｄ）で示すように毎回徐々に遅延を受け
、１００００１クロツク目のオーバフロー信号に与えら
れる遅延量は最大となる。このときの遅延量が１／ｆｖ
ｃｏになるようにＤ／Ａ変換Ｎ８の変換利得Ｋｄ（ｖｏ
ｌｔ／ｂｉｔ）及びＶＣＰＳＩＯの制御感度Ｋｐ （Ｓ
ｅｃｏｎｄ／ｖｏｌｔ）の一方又は両方を調整すれば、
位相の急激な変化が無くなるので、ＶＣＰＳＩＯの出力
をＰＦＤ２の比較入力に加えてフェーズロックループを
構成すると、純度の高い出力信号をＶＣＯ４から得るこ
とができる。
タの時間経過に対する変化に着目し、第４図（ｂ）の残
余データを同図（Ｃ）のようにＤ／Ａ変換器８で直流電
圧に変換する。すなわち、残余データが多いとき直流電
圧は低く、残余データが少ないとき高くなるようにする
。この直流電圧をＶＣＰＳＩＯの制御入力に加える一方
、ＰＡＣＣ６のオーバフロー信号はパルスシンクロナイ
ザ９を通してＶＣＰＳＩＯの入力に加えると、入力され
た信号は同図（ｄ）で示すように毎回徐々に遅延を受け
、１００００１クロツク目のオーバフロー信号に与えら
れる遅延量は最大となる。このときの遅延量が１／ｆｖ
ｃｏになるようにＤ／Ａ変換Ｎ８の変換利得Ｋｄ（ｖｏ
ｌｔ／ｂｉｔ）及びＶＣＰＳＩＯの制御感度Ｋｐ （Ｓ
ｅｃｏｎｄ／ｖｏｌｔ）の一方又は両方を調整すれば、
位相の急激な変化が無くなるので、ＶＣＰＳＩＯの出力
をＰＦＤ２の比較入力に加えてフェーズロックループを
構成すると、純度の高い出力信号をＶＣＯ４から得るこ
とができる。
説明を補足する意味で、いまＶＣＯ４が丁度１０Ｍｔ（
ｚ ＋ １００Ｈｚで発振していると仮定し、上記具体
例による位相ロックループの振舞を捕えると次のように
なる。本来可変分局器としては１７１００．００１分周
すべきところを通常１／１００分周しているために、分
周出力の位相が少しずつ進んでしまう。この位相の進み
具合はＰＡＣＣ６の内容を監視することで把握できる。
ｚ ＋ １００Ｈｚで発振していると仮定し、上記具体
例による位相ロックループの振舞を捕えると次のように
なる。本来可変分局器としては１７１００．００１分周
すべきところを通常１／１００分周しているために、分
周出力の位相が少しずつ進んでしまう。この位相の進み
具合はＰＡＣＣ６の内容を監視することで把握できる。
そこで、位相の進み具合と等量の位相の遅れを分周出力
に与えることで見掛上、位相の進みは相殺される。そし
て前記位相の進みがＶＣＯ４の発振周期を越えるとき、
分周動作は１／１０１分周に一時的に変更され１周期分
位相が遅れるので、今まで累積された位相の進みは解消
され振り出しに戻る。オーバフロー信号に与える遅延量
はＶＣ０４の出力周波数によって異なり、遅延量の最大
値はＶＣＯ４の発振周期１／ｆｖｃｏとなる。このため
、発振周波数を変えた場合、周波数が高いとぎは遅延量
は少なく、周波数が低い場合は遅延量を多くする必要が
あるが、本発明による周波数シンセサイザではよりＰＡ
ＣＣ６に加える周波数設定データＮ１を小きく （大き
く）するとＶＣＯ４の周波数が高く（低く）なる一方、
ＰＡＣＣ６がオーバフローしたときの残余データの最大
値は小きく（大きく）なるため、Ｄ／Ａ変換器８を通し
てＶＣＰＳＩＯに与える制御電圧の変化は少なく （多
く）なり、オーバフロー信号に与える遅延の変化量も少
なく（多く）なる。
に与えることで見掛上、位相の進みは相殺される。そし
て前記位相の進みがＶＣＯ４の発振周期を越えるとき、
分周動作は１／１０１分周に一時的に変更され１周期分
位相が遅れるので、今まで累積された位相の進みは解消
され振り出しに戻る。オーバフロー信号に与える遅延量
はＶＣ０４の出力周波数によって異なり、遅延量の最大
値はＶＣＯ４の発振周期１／ｆｖｃｏとなる。このため
、発振周波数を変えた場合、周波数が高いとぎは遅延量
は少なく、周波数が低い場合は遅延量を多くする必要が
あるが、本発明による周波数シンセサイザではよりＰＡ
ＣＣ６に加える周波数設定データＮ１を小きく （大き
く）するとＶＣＯ４の周波数が高く（低く）なる一方、
ＰＡＣＣ６がオーバフローしたときの残余データの最大
値は小きく（大きく）なるため、Ｄ／Ａ変換器８を通し
てＶＣＰＳＩＯに与える制御電圧の変化は少なく （多
く）なり、オーバフロー信号に与える遅延の変化量も少
なく（多く）なる。
したがって、−度任意の周波数で遅延量の最大値１／ｆ
ｖｃｏがＫｐ Ｘ ＫｄＸ Ｎｉとなるように設定すれ
ば、その後周波数を変更しても自動的に遅延量が補正さ
れることになる。
ｖｃｏがＫｐ Ｘ ＫｄＸ Ｎｉとなるように設定すれ
ば、その後周波数を変更しても自動的に遅延量が補正さ
れることになる。
（発明の効果）
以上説明したように本発明によれば、位相ロックループ
の可変分周器をフェーズアキュムレータと残余データメ
モリとＤ／Ａ変換器とパルスシンクロナイザと電圧制御
位相シフタで構成し、フエ一１４− ズアキュムレータのオーバフロー信号に与える遅延を残
余データに応じて変化させ、該信号を分周出力とするこ
とで、分数分周時の分周出力の急激な変化を除去するよ
うにしたので、（１）基準周波数以下の細かい周波数ス
テップで基準周波数よりも高い周波数の出力が得られ、
（２）出力信号の純度が高い周波数シンセサイザを提供
できる利点がある。
の可変分周器をフェーズアキュムレータと残余データメ
モリとＤ／Ａ変換器とパルスシンクロナイザと電圧制御
位相シフタで構成し、フエ一１４− ズアキュムレータのオーバフロー信号に与える遅延を残
余データに応じて変化させ、該信号を分周出力とするこ
とで、分数分周時の分周出力の急激な変化を除去するよ
うにしたので、（１）基準周波数以下の細かい周波数ス
テップで基準周波数よりも高い周波数の出力が得られ、
（２）出力信号の純度が高い周波数シンセサイザを提供
できる利点がある。
第１図は本発明による実施例の構成図、第２図はフェー
ズアキュムレータの具体例、第３図は電圧制御位相シフ
タの具体例、第４図は第１図に示す実施例の説明図、第
５図は従来のＰＬＬ方式周波数シンセサイザの構成図で
ある。 １・・・基準発振器、２・・・位相・周波数検波器、３
・・・ローパスフィルタ、４・・・電圧制御発振器、６
・・・フェーズアキュムレータ、７・・・残余データメ
モリ、８・・・Ｄ／Ａ変換器、９・・・パルスシンクロ
ナイザ、１ｏ・・・電圧制御位相シフタ。 １５− Ｙ
ズアキュムレータの具体例、第３図は電圧制御位相シフ
タの具体例、第４図は第１図に示す実施例の説明図、第
５図は従来のＰＬＬ方式周波数シンセサイザの構成図で
ある。 １・・・基準発振器、２・・・位相・周波数検波器、３
・・・ローパスフィルタ、４・・・電圧制御発振器、６
・・・フェーズアキュムレータ、７・・・残余データメ
モリ、８・・・Ｄ／Ａ変換器、９・・・パルスシンクロ
ナイザ、１ｏ・・・電圧制御位相シフタ。 １５− Ｙ
Claims (2)
- （１）基準発振器と位相・周波数検波器とローパスフィ
ルタと電圧制御発振器と可変分周器から成る周波数シン
セサイザにおいて、該可変分周器を前記電圧制御発振器
の出力の１周期毎に位相情報を累加算するフェーズアキ
ュムレータと、該フェーズアキュムレータがオーバフロ
ーしたときの残余データを抽出して格納する残余データ
メモリと、該残余データメモリの出力を受けて電圧に変
換するＤ／Ａ変換器と、前記オーバフロー信号を前記電
圧制御発振器の出力に同期させて一定のパルス幅を出力
するパルスシンクロナイザと、該パルスシンクロナイザ
の出力を入力とし前記Ｄ／Ａ変換器の出力を制御入力と
する電圧制御位相シフタで構成し、前記フェーズアキュ
ムレータのオーバフロー信号に残余データに応じた遅延
を与え、この遅延を受けた信号を可変分周手段の分周出
力とすることを特徴とするＰＬＬ方式の周波数シンセサ
イザ。 - （２）基準発振器の出力周波数をｆ＿ｒ、フェーズアキ
ュムレータの総容量値をＮ＿ｔ（ｎ）、フェーズアキュ
ムレータに与える周波数設定情報をＮ＿ｉ（ｎ）、Ｄ／
Ａ変換器の変換利得をＫ＿ｄ、電圧制御位相シフタの制
御感度をＫ＿ｐ、電圧制御発振器の周波数をｆ＿ｖ＿ｃ
＿ｏとしたとき、前記の構成においてｆ＿ｖ＿ｃ＿ｏ＝
ｆ＿ｒ×（Ｎ＿ｔ／Ｎ＿ｉ）及び１／ｆ＿ｖ＿ｃ＿ｏ＝
Ｋ＿ｐＫ＿ｄＮ＿ｉが成り立つようにした特許請求の範
囲第１項記載のＰＬＬ方式の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290436A JPH03151718A (ja) | 1989-11-08 | 1989-11-08 | Ｐｌｌ方式の周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290436A JPH03151718A (ja) | 1989-11-08 | 1989-11-08 | Ｐｌｌ方式の周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03151718A true JPH03151718A (ja) | 1991-06-27 |
Family
ID=17756009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290436A Pending JPH03151718A (ja) | 1989-11-08 | 1989-11-08 | Ｐｌｌ方式の周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03151718A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806117B1 (ko) * | 2006-06-23 | 2008-02-21 | 삼성전자주식회사 | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 |
| JP2012195826A (ja) * | 2011-03-17 | 2012-10-11 | Ricoh Co Ltd | スペクトラム拡散クロック発生回路 |
-
1989
- 1989-11-08 JP JP1290436A patent/JPH03151718A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806117B1 (ko) * | 2006-06-23 | 2008-02-21 | 삼성전자주식회사 | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 |
| JP2012195826A (ja) * | 2011-03-17 | 2012-10-11 | Ricoh Co Ltd | スペクトラム拡散クロック発生回路 |
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