DE19729477A1 - Digitaler Phase Locked Loop - Google Patents

Description

Die Erfindung betrifft einen digitalen Phase Locked Loop zur Synchronisation eines Ausgangstaktsignals (output clock) mit einem Referenztaktsignal (reference clock) bestehend aus einem numerisch gesteuerten Oszillator, der die Frequenz eines ihm zugeordneten lokalen Oszillators teilt und als Ergebnis das Ausgangstaktsignal liefert, wobei der numerisch gesteuerte Oszillator hinsichtlich seines gewünschten, insbesondere einer Bruchzahl entsprechenden Teilerwertes (Divisor) derart programmierbar ist, daß er zwischen mindestens zwei numerischen Teilerwerten umschaltbar ist und aus einem Phasendetektor, dem das Referenztaktsignal (reference clock) und das rückgekoppelte Ausgangstaktsignal (output clock) zum Detektieren von deren Phasendifferenz gemeinsam zugeführt werden und an dessen Ausgang ein der Phasendifferenz entsprechendes digitales Signal erzeugbar ist, wobei die Frequenz des Ausgangstaktsignals zusätzlich entsprechend der ermittelten Phasendifferenz durch weitere Variation des Teilerwertes veränderbar ist.

Üblicherweise entspricht der Aufbau einer digitalen Phase Locked Loop Schaltung (DPLL) derjenigen, die in Fig. 1 dargestellt ist. Dabei ist es Aufgabe des DPLL, der Phase des Eingangsreferenztaktes zu folgen, indem ein numerisch gesteuerter Oszillator verwendet wird, der die Frequenz seines lokalen Oszillators dahingehend herunterteilt, daß sich das Ausgangstaktsignal mit der gewünschten Frequenz ergibt. Wenn die Phasenlage des Ausgangstaktsignales hinter derjenigen des Referenztaktsignales herläuft, hat der Schaltkreis die Aufgabe, den numerisch gesteuerten Oszillator zu "beschleunigen". Dies wird üblicherweise dadurch erreicht, daß durch einen kleineren Zählerwert (Divisor) geteilt wird als durch denjenigen, der der Zentralfrequenz entspricht. Wenn umgekehrt die Phasenlage des Ausgangstaktsignals gegenüber dem Referenztakt voreilt, hat der Schaltkreis die Aufgabe, den numerisch gesteuerten Oszillator zu "verlangsamen", indem durch eine größere Zahl anstelle des Mittenfrequenzwertes geteilt wird.

Die Phasendifferenz zwischen dem Referenztakt und dem Ausgangstakt wird üblicherweise durch einen Phasendetektor ermittelt und hieraus das der Phasendifferenz entsprechende digitale Eingangssignal für den numerisch gesteuerten Oszillator gewonnen. In einer praktischen Realisation erfolgt dies durch einen Phasenabtaster, welcher ein digitales Wort entsprechend der jeweiligen gemessenen Phasendifferenz erzeugt. Verschiedene Phasenabtastwerte werden durch ein digitales Tiefpaßfilter gefiltert, um die gewünschte Übertragungsfunktionseigenschaften des DPLL zu erreichen.

Eine Digitale Phase Locked Loop (DPLL) Schaltung der eingangs genannten Art ist aus der EP 0 471 506 A2 bekannt. Hierbei handelt es sich um eine Synchronisationsschaltung, bei der die Frequenz des lokalen Oszillators um ein nicht-ganzzahliges Vielfaches heruntergeteilt wird und wobei das Ausgangssignal mit dieser Frequenz ausgegeben wird. Hierzu wird ein programmierbarer Teiler verwendet. Dieser enthält eine Teilersteuerung (divide control), die einen Teilerwert zur Verfügung stellt, den der numerisch gesteuerte Oszillator zum Teilen der Frequenz des lokalen Oszillators verwendet. Die Teilersteuerung generiert zwei verschiedene Teilerwerte, um so eine Bruchzahlteilung der Oszillatorfrequenz durchführen zu können. Die gewünschte Zentralfrequenz des DPLL Ausgangstaktsignals wird durch Umschalten zwischen den beiden Teilerwerten eingestellt. Um dabei die Amplitude des Phasensynchronisationsfehlers ("Jitter") möglichst gering zu halten, erfolgt das Zuschalten der Teilerwerte einerseits möglichst häufig und andererseits so gleichmäßig wie möglich. Zusätzlich zum Umschalten zwischen den Teilerwerten in dem durch die gewünschte Ausgangsfrequenz vorgegebenen Muster erfolgt eine Steuerung des Teilers abhängig von der erfaßten Phasendifferenz, derart daß eine additive oder substraktive Größe zu dem von der Teilersteuerung vorgegebenen Teilerwert addiert wird. D.h. zusätzlich wird der aktuelle Teilerwert je nach Phasendifferenz zwischen dem erzeugten Signal und dem Referenztaktsignal eventuell in der Divisoreinheit erhöht bzw. erniedrigt.

Die Erzeugung des hierzu erforderlichen Software-Algo­ rithmus und die zur Bildung der Zählerwerte erforderliche Hardware stellen einen vergleichsweise hohen Aufwand dar.

Der Erfindung liegt die Aufgabe zugrunde, bei einem digitalen Phase Locked Loop der eingangs genannten Art die Genauigkeit der Synchronisation entsprechend dem jeweiligen Anwendungsfall in hardwaremäßig einfacher und kostengünstiger Weise vornehmen zu können.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der numerisch gesteuerte Oszillator mindestens zwei separat hinsichtlich ihrer Teilerwerte programmierbare und derart zueinander in Kaskadenschaltung angeordnete Teilerstufen aufweist, daß ein Eingangssignal einer vorgeordneten Teilerstufe durch ein Ausgangstaktsignal einer nachgeordneten Teilerstufe gebildet wird, und daß das Ausgangstaktsignal einer vorgeordneten Teilerstufe das Taktsignal einer nachgeordneten Teilerstufe bildet.

Die Erfindung zeichnet sich dadurch aus, daß durch die kaskadenartige Anordnung der Teilerstufen im Teiler im numerisch gesteuerten Oszillator eine entsprechend einfache Anpassung an die gewünschte Synchronisiergenauigkeit gegeben ist. Beispielsweise kann für ein 2 kHz-Signal im Rahmen eines 64 kHz Basis-Tele­ kommunikationsnetzwerkes eine Kaskadenschaltung von 7 Teilerstufen ausreichen, um die für diesen Anwendungsfall erforderlichen Frequenzen zu erzeugen.

Der besondere Vorteil der Erfindung ist darin zu sehen, daß sich ein modulartiger Aufbau ermöglichen läßt, so daß bei Erweiterung des Systems zu einem System höherer Genauigkeit nur die zu ergänzenden Baugruppen nachzurüsten sind, die vorhandenen jedoch bereits übernommen werden können.

Weitere bevorzugte Ausführungsformen gehen aus den nachfolgenden Unteransprüchen hervor.

Die Erfindung wird im folgenden anhand einer Zeichnung näher erläutert.

Dabei zeigen

Fig. 1 ein Ausführungsbeispiel für eine Digitale Phase Locked Loop Schaltung (DPLL), wie sie aus dem Stand der Technik bekannt ist;

Fig. 2 ein erstes Ausführungsbeispiel einer Digitalen Phase Locked Loop Schaltung gemäß Erfindung;

Fig. 3 ein zweites Ausführungsbeispiel, dargestellt anhand des Aufbaus eines numerisch gesteuerten Oszillators für eine Digitale Phase Locked Loop Schaltung gemäß Erfindung.

Wie in Fig. 1 dargestellt ist, besteht der Grundaufbau einer an sich bekannten DPLL-(Digital Phase Locked Loop) Schaltung aus der Kettenschaltung eines Phasendetektors 1, eines digitalen Phasenabtasters 6, eines digitalen Tiefpaßfilters 7 und eines numerisch gesteuerten Oszillators 2. Der numerisch gesteuerte Oszillator 2 wird von einem lokalen Oszillator 3 mit einer vorgegebenen Frequenz angesteuert. Das Ausgangssignal am numerisch gesteuerten Oszillator 2 wird einerseits der Anwendung zugeführt und andererseits über einen Rückkopplungszähler 8 an den einen Eingang des Phasendetektors 1 rückgekoppelt. Der andere Eingang des Phasendetektors 1 wird über einen Eingangszähler 9 mit dem Referenztaktsignal versorgt.

Am Ausgang des Phasendetektors 1 wird ein der Phasendifferenz zwischen dem Referenzsignal und dem rückgekoppelten Ausgangstaktsignal entsprechendes Signal gebildet, indem digitale Abtastwerte erzeugt werden. Eine Folge digitaler Phasenabtastwerte wird über das digitale Tiefpaßfilter 7 gefiltert, so daß am Ausgang des digitalen Tiefpaßfilters 7 ein der Phasendifferenz entsprechendes digitales Wort (z. B. 8 Bitwort) vorliegt, welches an den Eingang des numerisch gesteuerten Oszillators 2 gegeben wird. Im numerisch gesteuerten Oszillator 2 wird mittels eines (nicht dargestellten) Teilers die Frequenz des lokalen Oszillators 3 auf die Zentralfrequenz des gewünschten Ausgangstaktsignals heruntergeteilt. Im Falle einer vom Phasendetektor 1 ermittelten Phasendifferenz zwischen Referenztakt und rückgekoppelten Ausgangstaktsignal wird im Teller des numerisch gesteuerten Oszillators nicht um den der Zentralfrequenz entsprechenden Teilerwert geteilt, der dem Verhältnis aus Oszillatorfrequenz und Ausgangstaktsignalfrequenz entspricht, sondern je nach Phasenlage um einen davon abweichenden Wert.

Der digitale Phase Locked Loop nach dem Ausführungsbeispielen der Erfindung (Fig. 2, 3) besteht aus der Kettenschaltung eines Phasendetektors 1, eines digitalen Phasenabtasters 6, eines digitalen Tiefpaßfilters und eines numerisch gesteuerten Oszillators 2. Der numerisch gesteuerte Oszillator 2 wird von seinem lokalen Oszillator angesteuert. Am Ausgang des numerisch gesteuerten Oszillators wird ein Ausgangstaktsignal gebildet, welches über einen Rückkopplungszähler 8 (feedback counter) an den Eingang des Phasendetektors 1 gelegt wird. Der andere Eingang des Phasendetektors 1 ist über einen Eingangszähler 9 mit dem Referenztaktsignal verbunden.

Das Ausgangssignal des Abtasters/Filters 6 gelangt auf einen Schwellenwertschaltkreis 5 (threshold circuit), welcher feststellt, ob das der Phasendifferenz entsprechende digitale Wort oberhalb oder unterhalb einer vorgebbaren Schwelle liegt. Wenn dieses Wort oberhalb einer vorgebbaren Schwelle liegt, wird am Ausgang des Schwellenwertschaltkreises 5 das Signal LEAD erzeugt. Umgekehrt ist dann, wenn das digitale Wort unterhalb eines vorgegebenen Schwellenwertes liegt, das Ausgangssignal LAG.

Beide Signale LEAD, LAG sind mit dem Eingang einer ersten Teilerstufe 4a innerhalb des numerisch gesteuerten Oszillators verbunden. Diese Teilerstufe weist zwei unterschiedliche Teilerwerte M/N auf, welche vorgebbar sind. Das Ausgangssignal der ersten Teilerstufe (DIV M/N) gelangt einerseits zur Anwendung (Ausgangstakt). Andererseits ist der Takteingang eines weiteren Teilers (DIV O/P) hiermit verbunden. Auch der zweite Teiler ist zwischen zwei Teilerwerten O, P umschaltbar. Dessen Ausgangssignal gelangt einerseits als rückgekoppeltes Signal an den Eingang des ersten Teilers (DIV M/N) und andererseits an den Takteingang eines dritten Teilers (DIV Q), dessen Teilerwert (Q) fest ist. Der Ausgang der dritten Teilerstufe DIV Q ist wiederum mit dem Eingang der zweiten Teilerstufe gekoppelt.

Die beschriebene Schaltung (drei in Kaskade geschaltete Teilerstufen 4a, 4b, 4c) arbeitet wie folgt:
Die erste Teilerstufe 4a DIV M/N liefert das gewünschte Ausgangstaktsignal, indem sie die Frequenz des lokalen Oszillators durch M oder N teilt. Normalerweise teilt diese Teilerstufe die Frequenz des lokalen Oszillators durch M und liefert diese heruntergeteilte Frequenz für die Anwendungen und zusätzlich als Eingangstaktsignal für die zweite Teilerstufe 4b DIV O/P. Die Teilerstufe 4b DIV O/P gibt normalerweise mit einer Frequenz, die gleich der durch O geteilten Frequenz ihres Eingangstaktsignals ist, ein Signal an die Teilerstufe 4a DIV M/N ab, woraufhin die erste Teilerstufe die Frequenz des lokalen Oszillators einmal durch N statt durch M teilt.

Das Ausgangssignal der Teilerstufe 4b DIV O/P dient außerdem als Eingangstaktsignal für die dritte Teilerstufe 4c DIV Q, die die Frequenz dieses Eingangstaktsignals durch Q teilt und mit der hierdurch festgelegten geteilten Frequenz ein Signal an die Teilerstufe 4b DIV O/P abgibt. Auf dieses Signal hin teilt die Teilerstufe 4b DIV O/P die Frequenz seines Eingangstaktsignals einmal durch P statt durch O und gibt dementsprechend zu einem anderen Zeitpunkt ein Signal an die erste Teilerstufe 4a DIV M/N ab.

Auf diese Weise ist es möglich, mit einer entsprechenden Anzahl von Teilerstufen ein beliebiges Teilerverhältnis zu erreichen, da mit einer Programmierung der Teilerwerte der verschiedenen Teilerstufen der Wechsel zwischen den beiden Teilerwerten der ersten Teilerstufe frei einstellbar ist.

Die Signale LEAD und LAG liefern zusätzliche Signale an die erste Teilerstufe 4a DIV M/N, durch die bei einer zu großen Phasendifferenz zwischen Referenztaktsignal und Ausgangstaktsignal der aktuelle durch die Programmierung der Teilerstufen in der Kaskade festgelegten Teilerwert erhöht bzw. erniedrigt wird.

Fig. 3 zeigt ein weiteres Ausführungsbeispiel der Erfindung mit sechs in Kaskade geschalteten Teilerstufen, an dem die Berechnung der zu programmierenden Teilerwerte deutlich wird. Die Frequenz eines lokalen Oszillators von 19440 kHz soll entsprechend der Frequenz des Referenztaktsignals auf 6784 kHz heruntergeteilt werden, was einer Division durch 2.865566038 entspricht. Für eine exakte Teilung ist für dieses Beispiel eine sechsstufige Kaskadenschaltung notwendig.

Als Teilerwerte einer jeweiligen Teilerstufe werden jeweils die numerischen Zahlen, zwischen denen der benötigte Divisor liegt, vorgegeben, wobei als Hauptteilerwert diejenige Zahl verwendet wird, die der Bruchzahl näher kommt. Für die erste Teilerstufe in dem Beispiel ist 3 die numerische Zahl, die dem Wert 2.865566038 am nächsten kommt, es werden also die Teilerwerte 3 und 2 programmiert. Aus 19440/6784 erhält man somit 3-912/6784. Der verbleibende Rest wird zur Berechnung der zweiten Teilerstufe verwendet, indem der Kehrwert der Bruchzahl in den Nenner geschrieben wird (1/6784/912) und für die Bruchzahl im Nenner wieder die nächste numerische Zahl, in diesem Fall die 7, bestimmt wird. Aus dem Nenner 6784/912 erhält man also 7+400/912 und somit die Teilerwerte 7 und 8 für die zweite Teilerstufe. Der Bruch wird wiederum so umgewandelt, daß der Kehrwert im Nenner steht, und dieser Nenner wird wieder in eine numerische Zahl und einen verbleibenden Rest aufgespalten. Auf diese Weise wird weiterverfahren, bis ein verbleibender Rest von 1/x (in diesem Fall 1/3) erhalten wird, wobei x eine numerische Zahl ist, womit ein exaktes Nachbilden des Bruches erreicht wird, oder aber bis eine gewünschte Genauigkeit gegeben ist. Der Nenner des letzten Bruchs liefert den einzigen Teilerwert für die letzte Teilerstufe, die ihre Eingangstaktsignalfrequenz immer durch den gleichen Teilerwert teilt. Vor den Teilerstufen eins und vier ist in Fig. 3 im Gegensatz zu den anderen Teilerstufen jeweils ein Inverter eingezeichnet, da die Hauptteilerzahl auf ein Signal der nächsten Stufe hin um 1 erniedrigt statt erhöht werden muß.

Claims (3)

1. Digitaler Phase Locked Loop zur Synchronisation eines Ausgangstaktsignals (output clock) mit einem Referenztaktsignal (reference clock) bestehend aus einem numerisch gesteuerten Oszillator (2), der die Frequenz eines ihm zugeordneten lokalen Oszillators (3) teilt und als Ergebnis das Ausgangstaktsignal liefert, wobei der numerisch gesteuerte Oszillator (2) hinsichtlich seines gewünschten, insbesondere einer Bruchzahl entsprechenden Teilerwertes (Divisor) derart programmierbar ist, daß er zwischen mindestens zwei numerischen Teilerwerten umschaltbar ist und aus einem Phasendetektor (1), dem das Referenztaktsignal (reference clock) und das rückgekoppelte Ausgangstaktsignal (output clock) zum Detektieren von deren Phasendifferenz gemeinsam zugeführt werden und an dessen Ausgang ein der Phasendifferenz entsprechendes digitales Signal erzeugbar ist, wobei die Frequenz des Ausgangstaktsignals zusätzlich entsprechend der ermittelten Phasendifferenz durch weitere Variation des Teilerwertes veränderbar ist, dadurch gekennzeichnet, daß der numerisch gesteuerte Oszillator mindestens zwei separat hinsichtlich ihrer Teilerwerte programmierbare und derart zueinander in Kaskadenschaltung angeordnete Teilerstufen (4a, 4b, 4c) (DIV M/N; DIV O/P; DIV Q) aufweist, daß ein Eingangssignal einer vorgeordneten Teilerstufe durch ein Ausgangstaktsignal einer nachgeordneten Teilerstufe gebildet wird, und daß das Ausgangstaktsignal einer vorgeordneten Teilerstufe das Taktsignal einer nachgeordneten Teilerstufe bildet.

2. Digitaler Phase Locked Loop nach Anspruch 1, dadurch gekennzeichnet, daß der numerisch gesteuerte Oszillator einen Schwellenwertschaltkreis (5) (threshold circuit) aufweist, welcher aus dem der Phasendifferenz entsprechenden Signal (filtered phase sample) ein Voreil-(LEAD) bzw. ein Nacheil-(LAG) Steuersignal zur Ansteuerung des Teilers generiert.

3. Digitaler Phase Locked Loop nach Anspruch 1, dadurch gekennzeichnet, daß die Teilerstufen (4a, 4b, 4c) eine Kette von N in Kaskade angeordneten Teilern bilden, wobei die Zahl N entsprechend der erforderlichen Genauigkeit des einzustellenden Bruchzahlenteilerwertes der Telekommunikationsanwendung gewählt wird.