JPH02231831A - デジタルａｆｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル通信システムの伝送装置間でクロック
網同期を確立するための自動周波数制御（ＡＦＣ）ルー
プ回路に関する。

〔従来の技術〕

第４図は従来のＡＦＣ回路を示すブロック図である。

第４図において、ＡＦＣ回路は、入力クロックと出力ク
ロックとにより周波数誤差を検出し、周波数の高低ステ
ータス２０５ａ及びビート信号２０５ｂを出力する周波
数誤差検出器２０１、該周波数誤差検出器２０１の出力
により動作するアップ・ダウン（ＵＰ／ＤＯＷＮ）計数
器２０２、該ＵＰ／ＤＯＷＮ計数器２０２より出力され
るデジタル信号（周波数誤差蓄積値２０６）をアナログ
信号に変換するＤ／Ａ変換器２０３、及びＤ／Ａ変換器
２０３の出力電圧（ＶＣＯ制御電圧信号２０７）に応じ
た周波数を発振する電圧制御発振器（ＶＣ○）２０４よ
り構成されている。

以上の構成において、入力リファレンスクロックと■Ｃ
○２０４の出力のループクロックとの位相比較により周
波数誤差検出器２０１が両クロック間周波数誤差情報パ
ルスを出力し、このパルスをＵＰ／ＤＯＷＮ計数器２０
２で計数することにより、周波数制御量を量子化値とし
て作成する。

この量子化値をＤ／Ａ変換器２０３がアナログ電圧信号
に変換して出力し、この電圧信号により■ＣＯ２０４を
制御することにより、ＡＦＣ出力クロックを発生させる
。

これにより、伝送信号が頻繁に途切れることのあるバー
スト通信分野においても、人力リファレンスクロックが
存在するときのＶＣＯ制御電圧をＤ／Ａ変換器２０３の
前段で保持することにより、安定なクロック同期を維持
することができる。

なお、周波数誤差検出に関するものとして、特開昭６０
−５６２９号公報がある。

〔発明が解決しようとする課題〕

しかし、上記従来技術は、Ｄ／Ａ変換器と安定に動作す
る■ＣＯを必要とするため、ＬＳＩ化が図りにくく、コ
ストダウンや小型化に支障がある。

また、■ＣＯが不可欠であるために、汎用型を実現しに
くかった。

本発明の目的は、このような従来技術の問題を解決でき
、ＬＳＩ化が図れるようにしたデジタルＡＦＣ回路を提
供することにある。

〔課題を解決するための手段］ ３． ４． 上記目的を達成するために本発明は、入力クロックとＡ
ＦＣ出力クロックとの位相比較に基づいて両クロックの
周波数高低ステータス及び周波数誤差によるビートパル
スを周波数誤差検出器によ入力信号に対じ分周比正規値
Ｎで分周してＡＦＣ出力クロックをプログラマブル分周
器で得て、前記アップ・ダウン計数器よりの周波数誤差
蓄積量に基づいて前記プログラマブル分周器の分周比増
減方向の指定及びその増減内容による動作時間を周波数
制御量設定器によって指定するようにしたものである。

そして、周波数制御量設定器は、周波数誤差蓄積量に基
づいてプログラマブル分周器に対する分周可変値を出力
する分周比変更値設定器、ＡＦＣのループゲインを決定
するループゲイン設定器、該設定器の出力及び周波数誤
差蓄積量に基づいて指定の分周比増減値による動作時間
を設定する分周比変更時間設定器、該分周比変更時間設
定器の設定内容に基づいて分周比変更値設定器による分
周比増減値または分周比正規値Ｎをプログラマブル分周
器に指定する分周選択器の各々を備えて構成することが
できる。

〔作　用〕

上記手段によれば、入出力クロック間のサイクルスリッ
プの計数に基づく周波数誤差蓄積量により、周波数制御
量設定器はＡＦＣ出力クロックを発生するプログラマブ
ル分周器に対し、分周比の可変が有効であるときにはプ
ログラマブル分周器の分周比をＮ±Ｐに指定し、分周比
の可変が無効であるときには正規値Ｎに指定する。この
結果、ＡＦＣループクロック周波数をデジタル的に制御
することが可能になり、回路構成を論理回路を用いて行
うことができる。

〔実施例〕

以下、第１図〜第３図を参照して本発明を具体的に説明
する。

第１図は本発明によるデジタルＡＦＣ回路の一実施例を
示すブロック図である。

本発明によるデジタルＡＦＣ回路は、第４図の周波数誤
差検出器２０１及びＵＰ／ＤＯＷＮ計数器２０２と同一
の機能を有する周波数誤差検出器１０１及びＵＰ／ＤＯ
ＷＮ計数器１０２、該ＵＰ／ＤＯＷＮ計数器１０２の出
力に基づいて次段のプログラマブル分周器１０４の分周
比を設定するための分周比設定値２０８を出力する周波
数制御量設定器１０３、該周波数制御量設定器１０３に
よって分周比が設定されるプログラマブル分周器１０４
、周波数制御量設定器１０３及びプログラマブル分周器
１０４にＡＦＣ基本動作クロック２０９を供給する内部
動作基本クロック発振器１０５、入力クロックに基づい
てＵＰ／ＤＯＷＮ計数器１０２へＵＰ／ＤＯＷＮ計数動
作停止命令２１０を供給する入力クロック断検出器１０
６より構成されている。

次に、以上の構成による実施例の動作を説明する。

入力クロックＦ，とＡＦＣ出力クロックＦｏとが印加さ
れる周波数誤差検出器１０１は、２つのクロックを位相
比較すると同時に、サイクルスリップ検出を行い、人カ
クロックＦ，に対するＡＦＣクロック周波数の高低ステ
ータス２０５ａを出力し、且つサイクルスリップ発生時
にはビート信号２０５ｂを出力する。これらの信号はＵ
　Ｐ／ＤＯＷＮ計数器１０２で計数され、人力クロック
Ｆ１とＡＦＣクロック間の周波数誤差蓄積値をバイナリ
ー表示形式で作成し、周波数制御量設定器１０３へ出力
する。

周波数制御量設定器１０３は、プログラマブル分周器１
０４の分周比を可変設定し、かつ該設定値の保持時間を
可変制御することによりデジタル的に周波数制御量を設
定する。この分周比設定値に従ってプログラマブル分周
器１０４は、内部動作基本クロック発振器１０５より出
力されるＡＦＣ基本動作クロック２０９を分周し、ＡＦ
Ｃ出力クロックＦ。を発生する。

一方、入力クロック断検出器１０６は、入力クロックＦ
，が間歇的な入力信号の場合であっても、ＡＦＣが安定
な同期を維持することを保証するた７． ８・ め、入力クロックの断時にＵＰ／ＤＯＷＮ計数器１０２
に対し、ＵＰ／ＤＯＷＮ計数動作停止命令２１０を出力
する。これにより、ＡＦＣは入力クロックの断直前の同
期状態を維持することができる。

次に、第１図の周波数制御量設定器１０３の詳細につい
て説明する。

周波数制御量設定器１０３は、周波数誤差蓄積値２０６
を入力信号とする分周比設定値変更器１０７並びに分周
比設定値変更器１０８、分周比設定値変更器１０７より
の分周比Ｎ±Ｐ、分周比設定値変更器１０８よりの■Ｃ
Ｏ制御電圧信号２０７及び分周比Ｎの各々を入力とする
分周比選択器１１０，ＡＦＣ基本動作クロック２０９に
基づいてループゲイン設定パルス２１１を分周比設定値
変更器１０８へ送出するループゲイン設定器１０９より
構成されている。

次に、このような構成の周波数制御量設定器１ｏ３及び
次段のプログラマブル分周器１０４の動作の詳細を説明
する。なお、以下の説明では、プログラマブル分周器１
０４の分周比をＮ、内部動作基本クロック発振器１０５
の出力をＦｃ，　ＡＦＣ出力クロックをＦ０、リファレ
ンス入力クロックをＦ，と定義する。また、Ｆｃ／Ｆｒ
＝Ｎ＋Ｐ、Ｆ。一ＦＩ＝ΔＦ（周波数誤差）の関係があ
るものとする。

第１図のＡＦＣループが第２図に示すような一次ループ
であるとすると、入力クロックＦ，にステップ状周波数
変化△Ｆｅ与えた場合のｔ秒後の周波数誤差Ｅｆ　（ｔ
）は、次式で表される。

Ｅｆ　（ｔ）＝ΔＦ−ｅｘｐ　（−ＫＦ−ｔ）（１）式
でＫＦはループゲインであり、一般に、ΔＦにより発生
するビート毎に、ΔＦ→０となる方向八ＫＦ　（Ｈｚ）
づつ制御すればＦ，とＦ。の周波数同期を確立すること
ができる。このＫＦを決定するのが周波数制御量設定器
１０３である。

ループゲイン設定器１０９は、内部動作基本クロック発
振器１０５より出力されるクロックＦｃを１／Ｍに分周
して周期Ｔ（秒）のループゲイン設定パルス２１１を発
生する。ここで、Ｕ　Ｐ／Ｄｌ ＯＷＮ計数器１０２は、ビートの発生毎に士紮カウント
を更新するので、ＵＰ／ＤＯＷＮ計数器１０２から出力
される周波数誤差蓄積の最小単位値に対して行う周波数
制御量をＫＦとみなすと、次式で表される。

Ｐ　／　Ｆ　ｃ ＫＦ＝Ｔ＋Ｐ／Ｆ　ｃ　’　Ｆ’。（Ｆ’。＝Ｆｃ／Ｎ
）・・・　（２） これは、Ｔ（秒）間に１回、プログラマブル分周器１０
４の分周比を±Ｐだけ変化させることで、Ｆ０の周波数
を変えることを意味する。したがって、ＵＰ／ＤＯＷＮ
計数器１０２の出力である周波数誤差蓄積値が±Ｘであ
れば前式で与えた制御をＸ回行うことになる。周波数制
御は、分周比設定値変更器１０７においてＮ＋Ｐを決定
し、分周比設定値変更器１０８でループゲイン設定パル
ス２１１を基に分周比セレクトパルスを作成し、このパ
ルス幅の有効時間内で分周比選択器１１０がプログラマ
ブル分周器１０４に対し、分周比をＮまたはＮ＋Ｐに指
定することにより達成される。

第３図は分周比制御を説明するタイミングチャートであ
る。

分周比セレクトパルスが“′Ｌ″レベルの時、プログラ
マブル分周器１０４は分周比Ｎで動作するので、第３図
の区間Ｘにおいて、Ｔ（秒）に１回のみ分周比（Ｎ−１
）として動作する。従って、ＡＦＣ出力クロックＦ０の
周波数は、ＫＦ分だけ高くなる。以上の制御をΔＦの変
化に従って継続することにより、ＡＦＣとしての自動制
御ループを形成することができる。

なお、ループゲインＫＦについては、ＡＦＣｕ使用する
システムによって最適値を選択する必要がある。したが
って、システムパラメータよりＡＦＣのループ特性を決
定し、これに適合したＫＦをＭ値とＰ値選択により決定
すればよい。

以上より明らかなように、本発明によれば、内部動作基
本クロック発振器１０５以外の回路をすべて論理回路で
構成した自動周波数制御ループを構成することが可能に
なる。

そして、内部動作基本クロック発振器１０５とプログラ
マブル分周器１０４の分周比Ｎを許容範囲内（素子のス
ピード、発振器の安定度などを考慮する必要有り）で出
来るだけ大きく設定することにより、汎用のＡＦＣ回路
を実現できる。

以上、本発明によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のでは無く、その要旨を逸脱しない範囲で種々変更可能
であることは言うまでもない。

〔発明の効果〕

本発明は上記の通り構成されているので、次に記載する
効果を奏する。

請求項１のデジタルＡＦＣ回路においては、入力クロッ
クとＡＦＣ出力クロックとの位相比較に基づいて両クロ
ックの周波数高低ステータス及び周波数誤差によるビー
トパルスを周波数誤差検出器によって得、この検出器の
各出力に基づいて周波数誤差蓄積量をアップ・ダウン計
数器求めると共に、入力信号に対し分周比正規値Ｎで分
周してＡＦＣ出力クロックをプログラマブル分周器で得
て、前記アップ・ダウン計数器よりの周波数誤差蓄積量
に基づいて前記プログラマブル分周器の分周比増減方向
の指定及びその増減内容による動作時間を周波数制御量
設定器によって指定するようにしたので、内部動作基本
クロック発振器を除いて他の回路を論理回路で構成でき
るので、容易にＬＳＩ化を図ることができ、低価格化及
び小型化が可能になる。

請求項２のデジタルＡＦＣ回路においては、周波数誤差
蓄積量に基づいてプログラマブル分周器に対する分周可
変値を出力する分周比変更値設定器、ＡＦＣのループゲ
インを決定するループゲイン設定器、該設定器の出力及
び周波数誤差蓄積量に基づいて指定の分周比増減値によ
る動作時間を設定する分周比変更時間設定器、該分周比
変更時間設定器の設定内容に基づいて分周比変更値設定
器による分周比増減値または分周比正規値Ｎをプログラ
マブル分周器に指定する分周選択器の各々を備えて周波
数制御量設定器殻構成したので、従来のようにＤ／Ａ変
換器を用いること無く、論理回路により構成でき、ＡＦ
Ｃループクロック周波数をデジタル的に制御することが
可能になる。

【図面の簡単な説明】

第１図は本発明によるデジタルＡＦＣ回路の一実施例を
示すブロック図、第２図は第１図の実施例が持つものと
したＡＦＣループの概念図、第３図は分周比制御を説明
するタイミングチャート、第４図は従来のＡＦＣ回路を
示すブロック図である。 １０１・・・周波数誤差検出器、１０２・・・ＵＰ／Ｄ
ＯＷＮ計数器、１０３・・・周波数制御量設定器、１０
４・・・プログラマブル分周器、１０５・・・内部動作
基本クロック発振器、１０７・・・分周比設定値変更器
、１０８・・・分周比設定値変更器、１０９・・・ルー
プゲイン設定器、１１０・・・分周比選択器、Ｆ，・・
・入力クロック、Ｆ０・・・ＡＦＧ出力クロック。 １５，

Claims (1)

1. 【特許請求の範囲】 １、入力クロックを基準にして自動周波数制御ループを
   形成することにより前記入力クロックに周波数同期した
   クロックを発生するＡＦＣ回路において、前記入力クロ
   ックとＡＦＣ出力クロックとの位相比較に基づいて両ク
   ロックの周波数高低ステータス及び周波数誤差によるビ
   ートパルスを出力する周波数誤差検出器と、該検出器の
   各出力に基づいて周波数誤差蓄積量を求めるアップ・ダ
   ウン計数器と、基準クロックを分周比正規値Ｎで分周し
   てＡＦＣ出力クロックを得るプログラマブル分周器と、
   前記計数器よりの周波数誤差蓄積量に基づいて前記プロ
   グラマブル分周器の分周比増減方向の指定及びその増減
   内容による動作時間を指定する周波数制御量設定器とを
   具備することを特徴とするデジタルＡＦＣ回路。 ２、前記周波数制御量設定器は、前記周波数誤差蓄積量
   に基づいて前記プログラマブル分周器に対する分周可変
   値を出力する分周比変更値設定器と、ＡＦＣのループゲ
   インを決定するループゲイン設定器と、該設定器の出力
   及び前記周波数誤差蓄積量に基づいて前記指定の分周比
   増減値による動作時間を設定する分周比変更時間設定器
   と、該分周比変更時間設定器の設定内容に基づいて前記
   分周比変更値設定器による分周比増減値または前記分周
   比正規値Ｎを前記プログラマブル分周器に指定する分周
   選択器とより構成されることを特徴とする請求項１記載
   のデジタルＡＦＣ回路。