KR0131196B1 - DP-PLL(Digital Processing-PLL) 위상오차정보처리방법 - Google Patents

Abstract

본 발명은 DP-PLL 위상오차정보처리방법에 관한 것으로, DP-PLL의 모드에서 2개의 클럭, 즉 기준 클럭과 비교클럭사이의 주파수차를 검출하여 주파수차에 의해 생기는 슬립(slip) 등에 의한 반복적인 위상오차값의 변화라든지 2개 클럭의 상대적인 주파수차로 인한 위상오차값의 누적평균값 등과 같은 초기상태의 고속모드에서 정상모드로 진입하는 경우의 장애요소를 제거할 수 있고, 또한 PLL은 단지 위상동기기능만을 가지므로 상대적인 주파수차의 변화에 의해 로킹(locking)이 이루어지지 않는 경우가 있는데 이러한 점으로부터 초기고속모드에서는 VCXO의 제어인자를 주파수로 하여 정상모드로 진입한 후에는 위상을 VCXO의 제어인자로 설정하면 안정상태로 진입하는 시간을 단축시킬 수 있는 동시에 시스템의 안정화도 도모할 수 있다.

Description

DP-PLL(Digital Processing-PLL) 위상오차정보처리방법

제 1 도는 종래 및 본 발명의 위상오차정보처리방법을 설명하기 위한 DP-PLL 시스템구성도.

제 2 도는 제 1 도에 도시된 시스템에서의 신호처리도.

제 3 도는 시간변화에 따른 위상오차값의 변화를 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

31 : 분주기,32 : 위상오차검출기,

33 : CPU,34 : ROM,

35 : RAM,36 : 디지탈-아날로그 변환기,

37 : VCXO

본 발명은 망동기용 DP-PLL(Digital Processing-PLL) 위상오차정보처리방법에 관한 것으로, 보다 상세하게는 위상오차검출기로부터 검출된 위상오차를 적절하게 처리하여 로킹타임(locking time)을 최소화하기 위한 위상오차정보처리방법에 관한 것이다.

제1도에는 망동기용 DP-PLL구성이 도시되어 있는 바, 이 DP-PLL은 입력기준 클럭신호를 분주하는 분주기(31)와, 이 분주기(31)의 분주클럭과 위상비교클럭을 비교하여 위상오차를 검출하는 위상오차검출기(32), 연산 및 제어기능을 담당하는 CPU(33), 운용프로그램을 저장하는 ROM(34), 처리결과 데이터를 기억하는 RAM(35), 상기 CPU(33)의 처리결과를 아날로그변환하는 디지탈-아날로그변환기(36), 제어대상으로서의 VCXO(Voltage Controlled Crystal Oscillator)(37) 및 VCXO(37)에서 출력되는 클럭을 분주하여 위상비교클럭을 출력하는 분주기(38)로 구성된다.

이러한 구성에 따르면, 제2도의 (a)에 도시된 기준클럭(8KHz)이 위상오차검출기(32)에 인가되어 제2도의 (b)에 도시된 비교클럭(8KHz)과 비교되어 제2도의 (c)에서와 같이 위상차가 측정된다. 따라서 상기 위상오차검출기(32)는 CPU(33)에 대해 인터럽트 요구신호를 전송하고나서 측정된 위상오차를 CPU(33)에 전송하게 된다. 여기서, 위상오차검출기(32)에서 검출된 위상오차정보는 측정주기와 같은 주기로 CPU(33)에 인가되고, CPU(33)는 그 입력위상오차정보를 VCXO(37)의 제어주기(제2도의 (g))동안 합산하여 평균화처리하여 평균치를 구한 다음 고속모드 또는 정상모드에 따른 가중치를 적용하여 그 결과치를 디지탈-아날로그변환기(36)로 송출하게 된다.

제3도에는 고속모드에서 입력기준클럭이 VCXO(37)로부터의 비교클럭 보다 주파수가 높은 경우에 야기되는 위상오차값의 시간에 따른 변화가 점선으로 표시되어 있고, 입력기준클럭이 VCXO(37)로부터의 비교클럭보다 주파수가 낮은 경우에 발생되는 위상오차값의 시간에 따른 변화가 실선으로 표시되어 있다. 여기서, 양 경우에 일정주기동안(즉, VCXO 제어주기 동안)의 위상오차값의 평균치는 동일하게 될 수 있지만, 이들 양 경우의 주파수차에 의해 발생되는 위상오차의 시간에 따른 변화율은 다른 값을 갖게 된다. 따라서, 종래 방법에서처럼 단지 위상오차값의 평균치만으로 VCXO(37)를 제어하게 되면 양 경우에 동일한 제어값이 산출되고 주파수차를 검출하지 못하는 문제가 있다.

본 발명은 상술한 종래 기술상의 문제점을 해결하기 위해 이루어진 것으로, 위상오차검출기로부터의 위상오차값을 일정한 기준값과 비교하여 차이점을 구하고 고속모드에서 기준클럭과 비교클럭사이에서 발생하는 주파수차를 검출하여 단시간내에 정상모드로 진입할 수 있도록 한 DP-PLL 위상오차정보처리방법을 제공함에 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 특징은, 분주기(31)를 통해 분주된 입력기준클럭과, VCXO(37)의 출력을 분주기(38)에 의해 분주하여 생성된 비교클럭 사이의 위상오차를 위상오차검출기(32)에 의해 검출하고, 상기 VCXO(37)의 출력을 제어하기 위하여 상기 위상오차 정보를 CPU(33)에 의해 처리하는 DP-PLL 위상오차정보처리방법에 있어서, 상기 위상오차검출기(32)로부터 인가되는 위상오차값 중에서 소정 타이밍의 위상오차값을 기준값으로 설정하는 제 1 단계와, 상기 위상오차검출기(32)로부터의 입력 위상오차값과 상기 기준값을 비교하여 상기 입력기준클럭과 비교클럭 사이의 주파수차를 검출하는 제 2 단계와, 상기 주파수차를 이용하여 상기 VCXO(37)의 주파수제어를 수행하는 제 3 단계를 포함하는데 있다.

이하, 본 발명에 대해 첨부도면을 참조하여 상세히 설명한다.

본 발명은 제1도에 도시된 DP-PLL에 있어서, 입력기준클럭이 분주기(31)에서 분주된 다음 위상오차검출기(32)에 인가됨과 더불어, VCXO(37)의 출력측에서 얻어져서 분주기(38)를 통해 입력되는 비교클럭이 위상오차검출기(32)에 인가되어 위상오차값이 검출된 다음 그 위상오차값이 CPU(33)에 인가되는 경우 CPU(33)는 초기의 고속모드에서 기준클럭과 비교클럭 사이에 존재하는 주파수차를 검출하게 된다. 이때, CPU(33)는 제3도에서의 t₀와 t₁에서의 위상차값을 비교한 다음 t₀과 t₂에서의 그 값을 비교하고, t₀과 t₃에서의 그 값을 비교하게 되는데, 이는 t₀와 t₁을 비교한 다음 t₁과 t₂를 비교하고, t₂과 t₃를 비교하는 경우에는 양자화 오차가 계속 누적되므로 각 비교단계에서 양자화레벨보다 작은 경우에는 그 위상오차의 변화율을 계산할 수 없게 될 뿐만 아니라 2개의 클럭사이에서의 주파수차에 의해 발생되는 위상오차 변화가 아닌 단순히 유동에 의해 생기는 위상오차값의 변화를 주파수차의 변화로 간주될 우려가 있기 때문이다. 따라서, 본 발명의 위상오차정보처리방법에서는 위상오차값중에서 소정 타이밍의 위상오차값을 기준값으로 서정하고 입력 위상차와 비교하여 입력기준클럭과 비교클럭 사이의 주파수차를 계산하게 된다.

상세한 주파수차의 계산이 일정주기동안 수행된 다음 CPU(33)는 그 주파수차를 디지탈-아날로그변환기(36)에서 아날로그값으로 변환한 다음 초기 주파수 제어값으로서 VCXO(37)에 인가하여 초기의 고속모드에서 VCXO(37)가 주파수 제어되도록 한다.

상술한 바와 같이 본 발명에 따르면, DP-PLL의 모드에서 2개의 클럭, 즉 기준클럭과 비교클럭사이의 주파수차를 검출하여 주파수차에 의해 생기는 슬립(slip) 등에 의한 반복적인 위상오차값이 변화라든지 2개 클럭의 상대적인 주파수차로 인한 위상오차값의 누적평균값 등과 같은 초기상태의 고속모드에서 정상모드로 진입하는 경우의 장애요소를 제거할 수 있다.

또, PLL은 단지 위상동기기능만을 가지므로 상대적인 주파수차의 변화에 의해 로킹(locking)이 이루어지지 않는 경우가 있는데, 이러한 점으로부터 초기고속모드에서는 VCXO의 제거인자를 주파수로 하고 정상모드로 진입한 후에는 위상을 VCXO의 제어인자로 설정하면 안정상태로 진입하는 시간을 단축시킬 수 있는 동시에 시스템의 안정화도 도모할 수 있다.

Claims (1)

1. (정정)분주기(31)를 통해 분주된 입력기준클럭과, VCXO(37)의 출력을 분주기(38)에 의해 분주하여 생성된 비교클럭 사이의 위상오차를 위상오차검출기(32)에 의해 검출하고, 상기 VCXO(37)의 출력을 제어하기 위하여 상기 위상오차 정보를 CPU(33)에 의해 처리하는 DP-PLL 위상오차정보처리방법에 있어서, 상기 위상오차검출기(32)로부터 인가되는 위상오차값 중에서 소정 타이밍의 위상오차값을 기준값으로 설정하는 제1단계와, 상기 위상오차검출기(32)로부터의 입력 위상오차값과 상기 기준값을 비교하여 상기 입력기준클럭과 비교클럭 사이의 주파수차를 검출하는 제 2 단계와, 상기 주파수차를 이용하여 상기 VCXO(37)의 주파수제어를 수행하는 제 3 단계를 포함하는 것을 특징으로 하는 DP-PLL 위상오차정보처리방법.