JPH04165818A - 位相同期発振器の異常検出回路 - Google Patents
位相同期発振器の異常検出回路Info
- Publication number
- JPH04165818A JPH04165818A JP2292837A JP29283790A JPH04165818A JP H04165818 A JPH04165818 A JP H04165818A JP 2292837 A JP2292837 A JP 2292837A JP 29283790 A JP29283790 A JP 29283790A JP H04165818 A JPH04165818 A JP H04165818A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- abnormality
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 title claims abstract description 40
- 238000001514 detection method Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期発振器の異常検出回路に関する。
従来の位相同期発振器の異常検出回路を用いた位相同期
発振器の構成例を第３図に示す、同図において、位相比
較回路１、電圧制御発振器２、分周回路３から成る位相
同期発振器には、異常検出回路４を接続して、出力端子
Ｔ２へ送られる発振出力に異常が生じるのを検出する。
発振器の構成例を第３図に示す、同図において、位相比
較回路１、電圧制御発振器２、分周回路３から成る位相
同期発振器には、異常検出回路４を接続して、出力端子
Ｔ２へ送られる発振出力に異常が生じるのを検出する。
従来の位相同期発振器の異常検出回路４の構成例を第４
図に示す、同図において、入力端子Ｔ３は入力端子Ｔ１
と、入力端子Ｔ４は出力端子Ｔ２と、それぞれ接続され
ており、時限回路５は入力端子Ｔ３から入力される信号
ａ（第５図参照）の立ち上がりエツジで一定時間長レベ
ル「１」の信号Ｃを出力し、時限回路６は入力端子Ｔ４
から入力する信号すの立ち上がりエツジで一定時間長の
レベル「１」の信号ｄを出力する。リタイミング回路７
は入力信号すの立ち上がりエツジで信号Ｃをリタイミン
グしてリタイミング信号ｅを出力し、リタイミング回路
８は入力信号ａの立い上がりエツジで信号ｄをリタイミ
ングしてリタイミング信号ｆを出力する。ナントゲート
９はリタイミング信号Ｃおよびｆのナンド信号ｇをアラ
ーム信号として出力する。
図に示す、同図において、入力端子Ｔ３は入力端子Ｔ１
と、入力端子Ｔ４は出力端子Ｔ２と、それぞれ接続され
ており、時限回路５は入力端子Ｔ３から入力される信号
ａ（第５図参照）の立ち上がりエツジで一定時間長レベ
ル「１」の信号Ｃを出力し、時限回路６は入力端子Ｔ４
から入力する信号すの立ち上がりエツジで一定時間長の
レベル「１」の信号ｄを出力する。リタイミング回路７
は入力信号すの立ち上がりエツジで信号Ｃをリタイミン
グしてリタイミング信号ｅを出力し、リタイミング回路
８は入力信号ａの立い上がりエツジで信号ｄをリタイミ
ングしてリタイミング信号ｆを出力する。ナントゲート
９はリタイミング信号Ｃおよびｆのナンド信号ｇをアラ
ーム信号として出力する。
アラーム信号ｇは、レベル「１」で位相制御異常のラア
ームを示す、正常状態では信号すのｎ番目の立ち上がり
エツジの位置は、信号ａのｎ番目の立ち上がりエツジの
位置と（ｎ＋１）番目の位ｌどの閏で、信号ａの立ち上
がりエツジとの相対位相関係が一定になるように変化し
ている０位相制御異常とは、信号ａおよびｂの相対位相
関係が一定になる方向に制御がかからず、一方向的ある
いは無秩序に変化することを言う、この従来の回路では
位相制御異常が起こった時に、信号ａの立ち上がりエツ
ジを基準として信号すの立ち上がりエツジの相対位置が
予め定めた正常領域から離脱する（あるいは信号すの立
ち上がりエツジを基準として信号ａの立ち上がりエツジ
の相対位置が予め定めた正常領域から離脱する）のを監
視することにより異常を検出している。第５図に例示し
たような場合、信号すの制御に異常が起こり、信号ａと
の相対位相が一方向的に遅れていき、予め定めた正常領
域（信号Ｃのレベル「１」の領域）を越えて異常領域（
信号Ｃのレベル「ＯＪの領域〉に入ると、アラーム信号
ｇにレベル「１」が出力されることになる。この従来の
回路では明らかに、入力クロック信号自体に異常が起こ
った場合にも、位相制御異常を検出してアラームを出力
してしまう。
ームを示す、正常状態では信号すのｎ番目の立ち上がり
エツジの位置は、信号ａのｎ番目の立ち上がりエツジの
位置と（ｎ＋１）番目の位ｌどの閏で、信号ａの立ち上
がりエツジとの相対位相関係が一定になるように変化し
ている０位相制御異常とは、信号ａおよびｂの相対位相
関係が一定になる方向に制御がかからず、一方向的ある
いは無秩序に変化することを言う、この従来の回路では
位相制御異常が起こった時に、信号ａの立ち上がりエツ
ジを基準として信号すの立ち上がりエツジの相対位置が
予め定めた正常領域から離脱する（あるいは信号すの立
ち上がりエツジを基準として信号ａの立ち上がりエツジ
の相対位置が予め定めた正常領域から離脱する）のを監
視することにより異常を検出している。第５図に例示し
たような場合、信号すの制御に異常が起こり、信号ａと
の相対位相が一方向的に遅れていき、予め定めた正常領
域（信号Ｃのレベル「１」の領域）を越えて異常領域（
信号Ｃのレベル「ＯＪの領域〉に入ると、アラーム信号
ｇにレベル「１」が出力されることになる。この従来の
回路では明らかに、入力クロック信号自体に異常が起こ
った場合にも、位相制御異常を検出してアラームを出力
してしまう。
位相同期発振器の位相制御異常のアラームは、位相制御
回路または電圧制御発振器に異常が起こった場合に発出
するのが本来の目的であるが、上述した従来回路では、
各時点での入力クロック信号と分周回路の出力クロック
信号との立ち上がりエツジの位相関係のみに着目して異
常を検出しているので、入力クロック信号自体に異常が
起二つた場合にも位相制御異常が検出されてしまい、本
来の目的に反するという問題点がある。
回路または電圧制御発振器に異常が起こった場合に発出
するのが本来の目的であるが、上述した従来回路では、
各時点での入力クロック信号と分周回路の出力クロック
信号との立ち上がりエツジの位相関係のみに着目して異
常を検出しているので、入力クロック信号自体に異常が
起二つた場合にも位相制御異常が検出されてしまい、本
来の目的に反するという問題点がある。
本発明の異常検出回路は、電圧制御発振器の出力信号あ
るいはその分周信号と与えられた入力クロック信号との
位相を比較し両者の位相差に応答して発信周波数制御用
の制御電圧を前記電圧制御発振器に送出する位相比較回
路から前記制御電圧を受信してディジタル信号に変換す
るアナログ・ディジタル変換回路と、該アナログ・ディ
ジタル変換回路の出力信号を一時保持する保持回路と、
前記アナログ・ディジタル変換回路と前記保持回路との
出力信号の変化量が予め定めた許容値以上か否かを判定
し前記許容値以上のときに警報信号を出力する異常判定
回路とを有する。
るいはその分周信号と与えられた入力クロック信号との
位相を比較し両者の位相差に応答して発信周波数制御用
の制御電圧を前記電圧制御発振器に送出する位相比較回
路から前記制御電圧を受信してディジタル信号に変換す
るアナログ・ディジタル変換回路と、該アナログ・ディ
ジタル変換回路の出力信号を一時保持する保持回路と、
前記アナログ・ディジタル変換回路と前記保持回路との
出力信号の変化量が予め定めた許容値以上か否かを判定
し前記許容値以上のときに警報信号を出力する異常判定
回路とを有する。
次に本発明について図面を用いて説明する。
第１図に本発明の一実施例のブロック図であり、第２図
は本実施例を使用した場合の位相同期発振器の構成を示
すブロック図である。第１図において、位相比較回路１
（第２図参照）が入力信号と電圧制御発振器２の発振出
力を分周回路３で分周した信号との立ち上がりエツジの
位相を比較し、その位相差に応じて発生させた直流の制
御電圧を、アナログ・ディジタル変換器（ＡＤＣ＞１１
でディジタル信号のデータに変換する。保持回路１２は
、そのデータを最近の複数時点の分だけ順次記憶する０
位相同期発振器では、入力クロック信号と出力クロック
信号との位相関係が一定になる方向に制御されるので、
位相制御が正常に行われている場合、制御電圧はある一
定値に定常化するはずである。異常判定回路１３では、
保持回路１２から与えられる最近の複数時点までの制御
電圧と現時点の制御電圧とを監視し、時系列的に定常化
しない場合、すなわち各時点間の制御電圧の変化幅がす
べて予め設定した許容値を超えている場合に、位相制御
異常とみなして端子Ｔ８に警報信号を発出する。
は本実施例を使用した場合の位相同期発振器の構成を示
すブロック図である。第１図において、位相比較回路１
（第２図参照）が入力信号と電圧制御発振器２の発振出
力を分周回路３で分周した信号との立ち上がりエツジの
位相を比較し、その位相差に応じて発生させた直流の制
御電圧を、アナログ・ディジタル変換器（ＡＤＣ＞１１
でディジタル信号のデータに変換する。保持回路１２は
、そのデータを最近の複数時点の分だけ順次記憶する０
位相同期発振器では、入力クロック信号と出力クロック
信号との位相関係が一定になる方向に制御されるので、
位相制御が正常に行われている場合、制御電圧はある一
定値に定常化するはずである。異常判定回路１３では、
保持回路１２から与えられる最近の複数時点までの制御
電圧と現時点の制御電圧とを監視し、時系列的に定常化
しない場合、すなわち各時点間の制御電圧の変化幅がす
べて予め設定した許容値を超えている場合に、位相制御
異常とみなして端子Ｔ８に警報信号を発出する。
入力クロック信号に異常が起こり、電圧制御発振器２の
制御可能範囲を超過するような高い周波数になった場合
には、位相比較回路１の制御電圧出力は電圧制御発振器
２の出力周波数を最大限度まで上げるような値に定常化
するので、本実施例においては位相制御異常と誤検出さ
れることが無い、入力クロック信号の周波数が低下し、
電圧制御発振器２の制御可能範囲を超過した場合でも同
様である。
制御可能範囲を超過するような高い周波数になった場合
には、位相比較回路１の制御電圧出力は電圧制御発振器
２の出力周波数を最大限度まで上げるような値に定常化
するので、本実施例においては位相制御異常と誤検出さ
れることが無い、入力クロック信号の周波数が低下し、
電圧制御発振器２の制御可能範囲を超過した場合でも同
様である。
以上説明したように本発明では、位相制御回路または電
圧制御発振器に異常が起こった場合にのみ位相制御異常
を発出し、入力クロック信号に異常が起こった場合には
位相制御異常を発出せず、保守者が入力クロック信号の
異常を位相同期発振器の異常と誤認するのを防止できる
という効果がある。
圧制御発振器に異常が起こった場合にのみ位相制御異常
を発出し、入力クロック信号に異常が起こった場合には
位相制御異常を発出せず、保守者が入力クロック信号の
異常を位相同期発振器の異常と誤認するのを防止できる
という効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
の回路を用いた場合の位相同期発振器の構成例を示すブ
ロック図、第３図は従来の位相同期発振器の異常検出回
路のブロック図、第４図は第３図の回路を用いた場合の
位相同期発振器の構成例を示すブロック図、第５図は第
３図の各部の信号を例示する信号タイミング図である。 １・・・位相比較器、２・・・電圧制御発振器、３・・
・分周回路、４．１０・・・異常検出回路、１１・・・
アナログ・ディジタル変換器（ＡＤＣ）、１２・・・保
持回路、１３・・・異常判定回路。
の回路を用いた場合の位相同期発振器の構成例を示すブ
ロック図、第３図は従来の位相同期発振器の異常検出回
路のブロック図、第４図は第３図の回路を用いた場合の
位相同期発振器の構成例を示すブロック図、第５図は第
３図の各部の信号を例示する信号タイミング図である。 １・・・位相比較器、２・・・電圧制御発振器、３・・
・分周回路、４．１０・・・異常検出回路、１１・・・
アナログ・ディジタル変換器（ＡＤＣ）、１２・・・保
持回路、１３・・・異常判定回路。
Claims (1)
- 電圧制御発振器の出力信号あるいはその分周信号と与え
られた入力クロック信号との位相を比較し両者の位相差
に応答して発信周波数制御用の制御電圧を前記電圧制御
発振器に送出する位相比較回路から前記制御電圧を受信
してディジタル信号に変換するアナログ・ディジタル変
換回路と、該アナログ・ディジタル変換回路の出力信号
を一時保持する保持回路と、前記アナログ・ディジタル
変換回路と前記保持回路との出力信号の変化量が予め定
めた許容値以上か否かを判定し前記許容値以上のときに
警報信号を出力する異常判定回路とを有することを特徴
とする位相同期発振器の異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292837A JPH04165818A (ja) | 1990-10-30 | 1990-10-30 | 位相同期発振器の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292837A JPH04165818A (ja) | 1990-10-30 | 1990-10-30 | 位相同期発振器の異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165818A true JPH04165818A (ja) | 1992-06-11 |
Family
ID=17787003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292837A Pending JPH04165818A (ja) | 1990-10-30 | 1990-10-30 | 位相同期発振器の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP2007235577A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 位相同期ループ回路及びこの位相同期ループ回路の制御方法 |
-
1990
- 1990-10-30 JP JP2292837A patent/JPH04165818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP4654919B2 (ja) * | 2006-01-16 | 2011-03-23 | 日本電気株式会社 | 位相同期回路 |
| JP2007235577A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 位相同期ループ回路及びこの位相同期ループ回路の制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177731B1 (ko) | 망동기용 디지탈 위상동기루프 제어방법 | |
| US5832048A (en) | Digital phase-lock loop control system | |
| US5325093A (en) | Analog-to-digital converter for composite video signals | |
| JPH04165818A (ja) | 位相同期発振器の異常検出回路 | |
| KR19990030150U (ko) | 디피피엘엘에서 주파수와 위상 동시 보상 장치 | |
| US5289166A (en) | Voltage detector | |
| JPH06164381A (ja) | Ｐｌｌの同期はずれ検出回路 | |
| JP3356715B2 (ja) | Ｐｌｌ回路 | |
| JPH0349319A (ja) | 同期検出方式 | |
| JP2005204091A (ja) | Ｐｌｌ回路 | |
| JP2651688B2 (ja) | ディジタルｐｌｌ回路 | |
| JPS6239919A (ja) | 位相同期発振回路 | |
| JP3950710B2 (ja) | Ｐｌｌ回路及びその制御方法 | |
| KR0131196B1 (ko) | DP-PLL(Digital Processing-PLL) 위상오차정보처리방법 | |
| JPH0422376B2 (ja) | ||
| JPS6239917A (ja) | 位相同期発振回路 | |
| JPS6177428A (ja) | サンプルクロツク信号発生器 | |
| JPH04351120A (ja) | 位相同期検出装置 | |
| JPH0365893A (ja) | 色信号周波数変換装置 | |
| JPH01173919A (ja) | 位相ロックループ回路 | |
| KR0170310B1 (ko) | 주파수 자동 조정 전압제어발진 장치 | |
| KR970008806B1 (ko) | 주파수 동기 및 클럭 선택 장치 | |
| JPS63116521A (ja) | 周波数−電圧変換器 | |
| JP2002344313A (ja) | 擬似ロック検出装置 | |
| JPH04233349A (ja) | クロック装置の外部マスタークロック異常検出回路 |