JP2007235577A - 位相同期ループ回路及びこの位相同期ループ回路の制御方法 - Google Patents
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Abstract
【解決手段】カウンタ111にて外部クロック信号から内部クロック信号に同期した矩形波信号を生成するとともに、カウンタ112−2にて内部クロック信号から外部クロック信号の異常を検出するために必要なウインドウ信号W1を生成し、カウンタ115にて内部クロック信号から電圧制御水晶発振器12の異常を検出するために必要なウインドウ信号W2を生成し、異常判定制御部114−2にて矩形波信号の立ち上がりがウインドウ信号W1,W2のハイレベル期間内に入っているか否かを判定し、ウインドウ信号W1のハイレベル期間に入っていて、ウインドウ信号W2のハイレベル期間内に入っていない場合に、電圧制御水晶発振器12の異常と判定するようにしている。
【選択図】 図4
Description
(1)入力される外部クロック信号から生成され第1信号レベル及び第2信号レベルを有する基準クロック信号と発振器から生成され第1信号レベル及び第2信号レベルを有する内部クロック信号とを位相比較器にて位相比較し、この位相比較結果に基づいて当該発振器の発振周波数を制御して基準クロック信号と内部クロック信号とを位相同期させる位相同期ループ回路において、基準クロック信号を1/m(mは自然数)に分周し第1の分周信号を生成して位相比較器に供給する第1の分周手段と、内部クロック信号を1/n(nは自然数)に分周し第2の分周信号を生成して位相比較器に供給する第2の分周手段と、発振器に対し入力する制御信号を一時保持する保持手段と、第1及び第2の分周手段の出力を比較し、この比較結果に基づいて保持手段から制御信号を発振器に入力し、発振器の制御後に第1の分周信号と第2の分周信号との位相差が所定値以上の場合に、発振器の異常を決定する制御手段とを備えるようにしたものである。
(3)の構成によれば、発振器に対する制御信号の供給停止が解除された後、基準クロック信号に異常が発生した場合に、予備用基準クロック信号に切り替えることで、基準クロック信号の異常に対応することができる。
(4)の構成によれば、一時的な動作異常以外の発振器の異常を高確率で検出することができる。
(第1の実施形態)
図1は、この発明の第1の実施形態としての位相同期ループ回路の構成を示すブロック図である。この位相同期ループ回路は、例えばデジタル放送の番組情報信号を処理する放送機器等に使用されるものとする。
図3は、この発明の第2の実施形態としての位相同期ループ回路の構成を示すブロック図である。
PLD回路11Bは、カウンタ111,112−2と、位相比較部113と、異常判定制御部114−2と、カウンタ115とを備えている。
以前の位相同期ループ回路では、電圧制御水晶発振器12の経年変化などによる異常動作を監視するために、その制御電圧をモニタする専用のアナログ回路が別途必要である。また、アナログ回路自体の経年変化による誤検知を防止するため、図5に示す如く、異常検知と判断するしきい値にマージンを設けており、このことは、電圧制御水晶発振器12が性能を維持する限界に到達する以前に交換が必要である。
図7は、この発明の第3の実施形態としての位相同期ループ回路の構成を示すブロック図である。
すなわち、PLD回路11Cには、2つの外部クロック信号S1,S2が入力されることになる。
カウンタ111,112−2の各出力は、位相比較部113に供給されるとともに、異常判定部118に供給される。また、カウンタ115の出力も、異常判定部118に供給される。
図9及び図10は、異常判定部118、スイッチ制御部119及び切替制御部120の一連の処理動作を示すフローチャートである。
従って、電圧制御水晶発振器12の異常を確実に検出することができる。また、電圧制御水晶発振器12がその性能を維持する限界まで使用することができる。
なお、この発明は上記各実施形態に限定されるものではない。例えば、上記第2の実施形態において、スイッチ13をオン状態にした状態で、矩形波信号の立ち上がりがウインドウ信号のハイレベル期間に入らない回数がN回以上である場合に、スイッチ13をオフ状態に設定するようにしてもよい。
Claims (7)
- 入力される外部クロック信号から生成され第1信号レベル及び第2信号レベルを有する基準クロック信号と発振器から生成され第1信号レベル及び第2信号レベルを有する内部クロック信号とを位相比較器にて位相比較し、この位相比較結果に基づいて当該発振器の発振周波数を制御して前記基準クロック信号と前記内部クロック信号とを位相同期させる位相同期ループ回路において、
前記基準クロック信号を1/m(mは自然数)に分周し第1の分周信号を生成して前記位相比較器に供給する第1の分周手段と、
前記内部クロック信号を1/n(nは自然数)に分周し第2の分周信号を生成して前記位相比較器に供給する第2の分周手段と、
前記発振器に対し入力する制御信号を一時保持する保持手段と、
前記第1及び第2の分周手段の出力を比較し、この比較結果に基づいて前記保持手段から制御信号を前記発振器に入力し、前記発振器の制御後に前記第1の分周信号と前記第2の分周信号との位相差が所定値以上の場合に、前記発振器の異常を決定する制御手段とを具備したことを特徴とする位相同期ループ回路。 - さらに、前記第2の分周信号から、前記第2信号レベルの期間が略2nクロック長以上及びn/2以下のいずれか1つに相当する期間となる第1のウインドウ信号を生成して前記位相比較器に供給する第1のウインドウ生成手段と、前記第1のウインドウ信号に比して第2信号レベル期間が短い第2のウインドウ信号を生成する第2のウインドウ生成手段とを備え、
前記制御手段は、前記第1の分周信号の第1信号レベルから第2信号レベルへの変化点または第2信号レベルから第1信号レベルへの変化点が前記第1のウインドウ信号の前記第2信号レベル期間内に入っているか否かを判定し、所定回数以上入らないと判定された場合に、前記第1の分周手段をリセットして変化点が前記第1のウインドウ信号の前記第2信号レベル期間内に入るように制御し、前記第1の分周信号の変化点が前記第1のウインドウ信号の前記第2信号レベル期間内に入りかつ前記第2のウインドウ信号の第2信号レベル期間に入らないと判定された場合に、前記発振器の異常を決定することを特徴とする請求項1記載の位相同期ループ回路。 - 前記基準クロック信号と当該基準クロック信号に対する予備用基準クロック信号とを選択的に前記第1の分周手段に入力する入力切替手段をさらに備え、
前記制御手段は、前記第1の分周信号の変化点が前記第1のウインドウ信号の第2信号レベル期間に入らないと判定された場合に、所定の条件に応じて、前記予備用基準クロック信号を前記第1の分周手段に入力するように前記入力切替手段を切替制御することを特徴とする請求項1記載の位相同期ループ回路。 - 前記制御手段は、所定の条件の判断に、前記第1の分周信号の変化点が前記第1のウインドウ信号の前記第2信号レベル期間内に連続して入らなかった回数を用いることを特徴とする請求項3記載の位相同期ループ回路。
- 前記制御手段は、前記第1の分周信号の変化点が前記第1のウインドウ信号の前記第2信号レベル期間内に入り、前記第2のウインドウ信号の前記第2信号レベル期間内に入らない回数を検出し、この検出結果に基づいて、前記発振器の異常を判定することを特徴とする請求項1記載の位相同期ループ回路。
- デジタル放送の番組情報信号を処理するデジタル放送番組処理装置に用いられ、このデジタル放送番組処理装置の処理に供されることを特徴とする請求項1記載の位相同期ループ回路。
- 入力される外部クロック信号から生成され第1信号レベル及び第2信号レベルを有する基準クロック信号と発振器から生成され第1信号レベル及び第2信号レベルを有する内部クロック信号とを位相比較器にて位相比較し、この位相比較結果に基づいて当該発振器の発振周波数を制御して前記基準クロック信号と前記内部クロック信号とを位相同期させる位相同期ループ回路で使用される制御方法において、
前記基準クロック信号を1/m(mは自然数)に分周し第1の分周信号を生成して前記位相比較器に供給し、
前記内部クロック信号を1/n(nは自然数)に分周し第2の分周信号を生成して前記位相比較器に供給し、
前記発振器に対し入力する制御信号を保持部に一時保持し、
前記第1及び第2の分周信号を比較し、この比較結果に基づいて前記保持部から制御信号を前記発振器に入力し、前記発振器の制御後に前記第1の分周信号と前記第2の分周信号との位相差が所定値以上の場合に、前記発振器の異常を決定することを特徴とする位相同期ループ回路の制御方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104410409A (zh) * | 2014-10-20 | 2015-03-11 | 中国电子科技集团公司第四十一研究所 | 一种自适应的多时钟产生装置及方法 |
CN107395141A (zh) * | 2017-06-27 | 2017-11-24 | 珠海市杰理科技股份有限公司 | 功率放大装置 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Pll電圧制御発振器のドリフト検出回路 |
JPS6413813A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Phase locked loop circuit with drift detection function |
JPH01109969A (ja) * | 1987-10-23 | 1989-04-26 | Nec Corp | 位相同期クロツクパルス発生装置 |
JPH04165818A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 位相同期発振器の異常検出回路 |
JPH05206846A (ja) * | 1991-05-28 | 1993-08-13 | Codex Corp | 位相ロックループのための冗長クロック間の切換え回路および方法 |
JPH06350444A (ja) * | 1993-06-02 | 1994-12-22 | Nec Corp | Pll回路のドリフト警報装置 |
JPH0818447A (ja) * | 1994-06-28 | 1996-01-19 | Mitsubishi Electric Corp | Pll回路装置 |
JPH10308665A (ja) * | 1997-05-09 | 1998-11-17 | Hitachi Ltd | 位相同期監視警報方法とクロック監視警報機能付位相同期発振器、並びにディジタルデータ伝送システムにおけるクロック同期化方法およびデータ伝送装置 |
JPH11177843A (ja) * | 1997-12-15 | 1999-07-02 | Oki Electric Ind Co Ltd | 位相同期回路 |
JP2003507953A (ja) * | 1999-08-24 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チャージポンプフェイズロックループ回路 |
JP2003198874A (ja) * | 2001-12-26 | 2003-07-11 | Nec Corp | システムクロック生成回路 |
-
2006
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Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Pll電圧制御発振器のドリフト検出回路 |
JPS6413813A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Phase locked loop circuit with drift detection function |
JPH01109969A (ja) * | 1987-10-23 | 1989-04-26 | Nec Corp | 位相同期クロツクパルス発生装置 |
JPH04165818A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 位相同期発振器の異常検出回路 |
JPH05206846A (ja) * | 1991-05-28 | 1993-08-13 | Codex Corp | 位相ロックループのための冗長クロック間の切換え回路および方法 |
JPH06350444A (ja) * | 1993-06-02 | 1994-12-22 | Nec Corp | Pll回路のドリフト警報装置 |
JPH0818447A (ja) * | 1994-06-28 | 1996-01-19 | Mitsubishi Electric Corp | Pll回路装置 |
JPH10308665A (ja) * | 1997-05-09 | 1998-11-17 | Hitachi Ltd | 位相同期監視警報方法とクロック監視警報機能付位相同期発振器、並びにディジタルデータ伝送システムにおけるクロック同期化方法およびデータ伝送装置 |
JPH11177843A (ja) * | 1997-12-15 | 1999-07-02 | Oki Electric Ind Co Ltd | 位相同期回路 |
JP2003507953A (ja) * | 1999-08-24 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チャージポンプフェイズロックループ回路 |
JP2003198874A (ja) * | 2001-12-26 | 2003-07-11 | Nec Corp | システムクロック生成回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104410409A (zh) * | 2014-10-20 | 2015-03-11 | 中国电子科技集团公司第四十一研究所 | 一种自适应的多时钟产生装置及方法 |
CN104410409B (zh) * | 2014-10-20 | 2017-12-01 | 中国电子科技集团公司第四十一研究所 | 一种自适应的多时钟产生装置及方法 |
CN107395141A (zh) * | 2017-06-27 | 2017-11-24 | 珠海市杰理科技股份有限公司 | 功率放大装置 |
CN107395141B (zh) * | 2017-06-27 | 2023-06-02 | 珠海市杰理科技股份有限公司 | 功率放大装置 |
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