JPH05206846A - 位相ロックループのための冗長クロック間の切換え回路および方法 - Google Patents
位相ロックループのための冗長クロック間の切換え回路および方法Info
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- JPH05206846A JPH05206846A JP4146463A JP14646392A JPH05206846A JP H05206846 A JPH05206846 A JP H05206846A JP 4146463 A JP4146463 A JP 4146463A JP 14646392 A JP14646392 A JP 14646392A JP H05206846 A JPH05206846 A JP H05206846A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
-
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- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
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- H03—ELECTRONIC CIRCUITRY
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路で、入力クロック信号を監視し、
主たる入力クロック信号が無効になれば冗長クロック信
号に切換え動作を継続する。 【構成】 位相ロックループは冗長入力クロック信号の
周波数を監視して一方もしくは他方が無効となったとき
これらの間をスイッチする。したがって、１つの入力ク
ロック信号が障害となってもＰＬＬは正常な動作を続行
することができる。２つの入力クロック信号が障害とな
ったときには、１つの入力クロック信号が回復するまで
内部基準信号がＰＬＬを公称上の動作周波数に維持し、
ループは急速に位相ロックを再確立する。有効性を判定
するために、入力クロック信号は所定方法で基準信号に
よってサンプルされ記憶される。サンプル期間後各入力
クロック信号のサンプル値が同一の論理状態を有せばそ
の入力クロック信号は有効であり、サンプル期間後入力
クロック信号のサンプルが少なくとも１つの異なる論理
状態を有せば、その入力クロック信号は無効である。
主たる入力クロック信号が無効になれば冗長クロック信
号に切換え動作を継続する。 【構成】 位相ロックループは冗長入力クロック信号の
周波数を監視して一方もしくは他方が無効となったとき
これらの間をスイッチする。したがって、１つの入力ク
ロック信号が障害となってもＰＬＬは正常な動作を続行
することができる。２つの入力クロック信号が障害とな
ったときには、１つの入力クロック信号が回復するまで
内部基準信号がＰＬＬを公称上の動作周波数に維持し、
ループは急速に位相ロックを再確立する。有効性を判定
するために、入力クロック信号は所定方法で基準信号に
よってサンプルされ記憶される。サンプル期間後各入力
クロック信号のサンプル値が同一の論理状態を有せばそ
の入力クロック信号は有効であり、サンプル期間後入力
クロック信号のサンプルが少なくとも１つの異なる論理
状態を有せば、その入力クロック信号は無効である。
Description
【０００１】
【産業上の利用分野】本発明は一般的に位相ロックルー
プに関し、特に、冗長入力クロック信号間で切換えを行
なうことが可能な位相ロックループに関する。
プに関し、特に、冗長入力クロック信号間で切換えを行
なうことが可能な位相ロックループに関する。
【０００２】この出願は、１９９１年５月２８日にラニ
ー・パーカ他により出願され、この出願と同じ譲受人、
コーデックス・コーポレイション、に譲渡された、「位
相ロックループのためのロック検出」と題する、代理人
整理番号ＣＸ０７２３５、の同時継続の米国特許出願第
０７／ 号に関連する。この出願はさらに、１９９
１年５月２８日にラニー・パーカ他により出願され、こ
の出願と同じ譲受人、コーデックスコーポレイション、
に譲渡された、「無効クロック信号の検出回路および方
法」と題する、代理人整理番号ＣＸ０７２３６、の同時
継続の米国特許出願第０７／７０５，８６２号に関連す
る。
ー・パーカ他により出願され、この出願と同じ譲受人、
コーデックス・コーポレイション、に譲渡された、「位
相ロックループのためのロック検出」と題する、代理人
整理番号ＣＸ０７２３５、の同時継続の米国特許出願第
０７／ 号に関連する。この出願はさらに、１９９
１年５月２８日にラニー・パーカ他により出願され、こ
の出願と同じ譲受人、コーデックスコーポレイション、
に譲渡された、「無効クロック信号の検出回路および方
法」と題する、代理人整理番号ＣＸ０７２３６、の同時
継続の米国特許出願第０７／７０５，８６２号に関連す
る。
【０００３】
【従来の技術】位相ロックループ（ＰＬＬ）は、多数の
電子応用、例えば、通信受信機及びコンピュータシステ
ムにおけるクロック同期回路において、入力データ及び
出力データをクロックするために既知の位相を有する基
準信号を提供するのに用いられる。通常のＰＬＬは、入
力クロック信号と電圧制御発振器（ＶＣＯ）の出力信号
との位相差を監視する位相検出器を備え、この位相検出
器はチャージポンプ回路にアップ（ＵＰ）制御信号及び
ダウン（ＤＯＷＮ）制御信号を発生し、このチャージポ
ンプ回路はＶＣＯの入力におけるループフィルタを充電
及び放電する。よく理解されているように、アップ制御
信号及びダウン制御信号はＶＣＯを駆動して位相検出器
に印加される信号間の所定の位相関係を維持する。
電子応用、例えば、通信受信機及びコンピュータシステ
ムにおけるクロック同期回路において、入力データ及び
出力データをクロックするために既知の位相を有する基
準信号を提供するのに用いられる。通常のＰＬＬは、入
力クロック信号と電圧制御発振器（ＶＣＯ）の出力信号
との位相差を監視する位相検出器を備え、この位相検出
器はチャージポンプ回路にアップ（ＵＰ）制御信号及び
ダウン（ＤＯＷＮ）制御信号を発生し、このチャージポ
ンプ回路はＶＣＯの入力におけるループフィルタを充電
及び放電する。よく理解されているように、アップ制御
信号及びダウン制御信号はＶＣＯを駆動して位相検出器
に印加される信号間の所定の位相関係を維持する。
【０００４】ＰＬＬの出力信号は入力データ及び出力デ
ータをクロックする基準として役立つように所定の動作
周波数を維持しなければならない。入力クロック信号の
周波数がドリフトし、もしくは根本的に異なる速度に変
化した場合、ＶＣＯの出力信号は追随して位相ロックを
再び達成しようとする。このような、動作はＰＬＬの動
作において固有のものである。多くの従来技術のシステ
ムは位相ロックの瞬時的な喪失を検出して通知する方法
を有している。
ータをクロックする基準として役立つように所定の動作
周波数を維持しなければならない。入力クロック信号の
周波数がドリフトし、もしくは根本的に異なる速度に変
化した場合、ＶＣＯの出力信号は追随して位相ロックを
再び達成しようとする。このような、動作はＰＬＬの動
作において固有のものである。多くの従来技術のシステ
ムは位相ロックの瞬時的な喪失を検出して通知する方法
を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、必ずし
も通常の位相ロック指示器はすべてが入力周波数を識別
できるものではない。従って、ＶＣＯの出力信号は入力
クロック信号の新規、しかし正しくない周波数にロック
し、ロック指示器は再び有効な位相ロック状態を通知す
る。このように、基準信号は入力データ及び出力データ
を正しくない点においてクロックし、誤った通信を生ず
る結果となる。
も通常の位相ロック指示器はすべてが入力周波数を識別
できるものではない。従って、ＶＣＯの出力信号は入力
クロック信号の新規、しかし正しくない周波数にロック
し、ロック指示器は再び有効な位相ロック状態を通知す
る。このように、基準信号は入力データ及び出力データ
を正しくない点においてクロックし、誤った通信を生ず
る結果となる。
【０００６】また、入力クロック信号は１に固着（ｓｔ
ｕｃｋ−ａｔ−ｏｎｅ）もしくは０に固着（ｓｔｕｃｋ
−ａｔ−ｚｅｒｏ）となり、ＰＬＬは永久に位相ロック
を喪失する。ＰＬＬは直流信号にはロックできないの
で、ロック指示器はシステム動作を中止する。位相ロッ
クの永久的な損失を知ることが有益であるが、位相ロッ
ク指示器はシステムの回復動作に対しては何もせず、入
力クロック信号が修復するまでシステムはダウンする。
多くの応用においては、たとえ元々の入力クロック信号
が基準として無効となっていても、ＰＬＬが動作状態に
あることが望ましくかつ必須でもある。
ｕｃｋ−ａｔ−ｏｎｅ）もしくは０に固着（ｓｔｕｃｋ
−ａｔ−ｚｅｒｏ）となり、ＰＬＬは永久に位相ロック
を喪失する。ＰＬＬは直流信号にはロックできないの
で、ロック指示器はシステム動作を中止する。位相ロッ
クの永久的な損失を知ることが有益であるが、位相ロッ
ク指示器はシステムの回復動作に対しては何もせず、入
力クロック信号が修復するまでシステムはダウンする。
多くの応用においては、たとえ元々の入力クロック信号
が基準として無効となっていても、ＰＬＬが動作状態に
あることが望ましくかつ必須でもある。
【０００７】従って、必要なことは主たる入力クロック
信号が無効になった場合に動作を再確立する改良された
位相ロックループである。
信号が無効になった場合に動作を再確立する改良された
位相ロックループである。
【０００８】
【課題を解決するための手段】簡単に説明すると、本発
明は、位相ロックループ（ＰＬＬ）に印加される冗長入
力クロック信号の間で選択を行なう方法であり、該方法
は第１の入力クロック信号の有効性をチェックしかつも
し有効であればＰＬＬをそれにロックする段階、もし前
記第１のクロック信号が無効になれば第２の入力クロッ
ク信号に切換える段階、および第２のクロック信号の有
効性をチェックしかつもし有効であればＰＬＬを該第２
のクロック信号にロックする段階を含む。
明は、位相ロックループ（ＰＬＬ）に印加される冗長入
力クロック信号の間で選択を行なう方法であり、該方法
は第１の入力クロック信号の有効性をチェックしかつも
し有効であればＰＬＬをそれにロックする段階、もし前
記第１のクロック信号が無効になれば第２の入力クロッ
ク信号に切換える段階、および第２のクロック信号の有
効性をチェックしかつもし有効であればＰＬＬを該第２
のクロック信号にロックする段階を含む。
【０００９】他の態様においては、本発明は位相ロック
ループ（ＰＬＬ）であって、該位相ロックループは第１
のデジタル信号に応答して該第１のデジタル信号と実質
的に同じ周波数および同相で動作する第２のデジタル信
号を発生する。第１の回路は第１および第２の制御信号
に応答してそれぞれその第１および第２の入力に印加さ
れる第１および第２の入力クロック信号の間で選択を行
ない出力にＰＬＬの前記第１のデジタル信号を提供し、
一方第２の回路が前記第１および第２の入力クロック信
号の有効性を監視しかつ前記第１の入力クロック信号が
有効な場合には前記第１の制御信号をアクティベイトし
かつ前記第１の入力クロック信号が無効である場合には
前記第２の制御信号をアクティベイトする。
ループ（ＰＬＬ）であって、該位相ロックループは第１
のデジタル信号に応答して該第１のデジタル信号と実質
的に同じ周波数および同相で動作する第２のデジタル信
号を発生する。第１の回路は第１および第２の制御信号
に応答してそれぞれその第１および第２の入力に印加さ
れる第１および第２の入力クロック信号の間で選択を行
ない出力にＰＬＬの前記第１のデジタル信号を提供し、
一方第２の回路が前記第１および第２の入力クロック信
号の有効性を監視しかつ前記第１の入力クロック信号が
有効な場合には前記第１の制御信号をアクティベイトし
かつ前記第１の入力クロック信号が無効である場合には
前記第２の制御信号をアクティベイトする。
【００１０】
【作用】従って本発明の１つの利点は入力クロック信号
を監視しかつ主たる入力クロック信号が無効になればそ
れを冗長クロック信号により置換える技術である。もし
主たる入力クロック信号および冗長入力クロック信号の
双方が障害または無効になれば、該入力クロック信号の
１つが回復しループが迅速に位相ロックを再確立できる
まで内部発振器がＰＬＬを公称の動作周波数に維持す
る。
を監視しかつ主たる入力クロック信号が無効になればそ
れを冗長クロック信号により置換える技術である。もし
主たる入力クロック信号および冗長入力クロック信号の
双方が障害または無効になれば、該入力クロック信号の
１つが回復しループが迅速に位相ロックを再確立できる
まで内部発振器がＰＬＬを公称の動作周波数に維持す
る。
【００１１】
【実施例】本発明に係わる位相ロックループ（ＰＬＬ）
１０は図１に示され、通常の集積回路製造方法を用いた
集積回路として製造するのに適する。ＰＬＬ１０の一利
用は電気通信網マネージャのような通信システムにおい
てである。１次ＲＥＦＣＬＫ１入力クロック信号及び冗
長ＲＥＦＣＬＫ２入力クロック信号がマルチプレクサ１
２の第１、第２の入力及び冗長クロックセレクタ１４の
第１、第２の入力に印加され、冗長クロックセレクタ１
４はＲＣ−ＣＬＫ基準クロック信号をマルチプレクサ１
２の第３の入力に提供し、また、マルチプレクサ１２を
制御するために制御信号ＲＥＦＣＬＫ１−ＡＣＴＩＶ
Ｅ、ＲＥＦＣＬＫ２−ＡＣＴＩＶＥ、ＲＣ−ＣＬＫ−Ａ
ＣＴＩＶＥを提供する。ＲＥＦＣＬＫ１のクロック信号
及びＲＥＦＣＬＫ２クロック信号は同一周波数たとえば
約４ＭＨｚで動作するが、これらの信号は必ずしも同相
である必要はない。ＲＣ−ＣＬＫクロック信号は冗長ク
ロックセレクタ１４において発生し、約５００ｋＨｚ±
２０％で繰返される。
１０は図１に示され、通常の集積回路製造方法を用いた
集積回路として製造するのに適する。ＰＬＬ１０の一利
用は電気通信網マネージャのような通信システムにおい
てである。１次ＲＥＦＣＬＫ１入力クロック信号及び冗
長ＲＥＦＣＬＫ２入力クロック信号がマルチプレクサ１
２の第１、第２の入力及び冗長クロックセレクタ１４の
第１、第２の入力に印加され、冗長クロックセレクタ１
４はＲＣ−ＣＬＫ基準クロック信号をマルチプレクサ１
２の第３の入力に提供し、また、マルチプレクサ１２を
制御するために制御信号ＲＥＦＣＬＫ１−ＡＣＴＩＶ
Ｅ、ＲＥＦＣＬＫ２−ＡＣＴＩＶＥ、ＲＣ−ＣＬＫ−Ａ
ＣＴＩＶＥを提供する。ＲＥＦＣＬＫ１のクロック信号
及びＲＥＦＣＬＫ２クロック信号は同一周波数たとえば
約４ＭＨｚで動作するが、これらの信号は必ずしも同相
である必要はない。ＲＣ−ＣＬＫクロック信号は冗長ク
ロックセレクタ１４において発生し、約５００ｋＨｚ±
２０％で繰返される。
【００１２】ＲＥＦＣＬＫ１−ＡＣＴＩＶＥクロック信
号、ＲＥＦＣＬＫ２−ＡＣＴＩＶＥクロック信号、及び
ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ制御信号は互いに排他的で
あり、従って、ある時刻にはこれらの制御信号のうち唯
一つが肯定（ａｓｓｅｒｔ）され、入力クロック信号Ｒ
ＥＦＣＬＫ１、ＲＥＦＣＬＫ２、ＲＣ−ＣＬＫの１つを
マルチプレクサ１２を介して位相検出器１６の第１の入
力に供給する。ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号が肯
定されたときに、ＲＥＦＣＬＫ１クロック信号がマルチ
プレクサ１２を介して導かれ位相検出器１６へのＲＥＦ
ＣＬＫクロック信号となる。ＲＥＦＣＬＫ２−ＡＣＴＩ
ＶＥ信号がアクティブであるときに、ＲＥＦＣＬＫ２ク
ロック信号がマルチプレクサ１２を介して位相検出器１
６へのＲＥＦＣＬＫクロック信号となり、またＲＣ−Ｃ
ＬＫ−ＡＣＴＩＶＥクロック信号はＲＣ−ＣＬＫのクロ
ック信号をＲＥＦＣＬＫクロック信号にする。
号、ＲＥＦＣＬＫ２−ＡＣＴＩＶＥクロック信号、及び
ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ制御信号は互いに排他的で
あり、従って、ある時刻にはこれらの制御信号のうち唯
一つが肯定（ａｓｓｅｒｔ）され、入力クロック信号Ｒ
ＥＦＣＬＫ１、ＲＥＦＣＬＫ２、ＲＣ−ＣＬＫの１つを
マルチプレクサ１２を介して位相検出器１６の第１の入
力に供給する。ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号が肯
定されたときに、ＲＥＦＣＬＫ１クロック信号がマルチ
プレクサ１２を介して導かれ位相検出器１６へのＲＥＦ
ＣＬＫクロック信号となる。ＲＥＦＣＬＫ２−ＡＣＴＩ
ＶＥ信号がアクティブであるときに、ＲＥＦＣＬＫ２ク
ロック信号がマルチプレクサ１２を介して位相検出器１
６へのＲＥＦＣＬＫクロック信号となり、またＲＣ−Ｃ
ＬＫ−ＡＣＴＩＶＥクロック信号はＲＣ−ＣＬＫのクロ
ック信号をＲＥＦＣＬＫクロック信号にする。
【００１３】位相検出器１６の第１の入力に印加された
ＲＥＦＣＬＫクロック信号はループノード２０を充放電
するチャージポンプ１８へのアップ制御信号及びダウン
制御信号を発生させる。ループフィルタ２２はループノ
ード２０と接地電位との間に接続されたキャパシタ（図
示せず）を備えることができる。ループノード２０の電
圧はＶＣＯ２４を制御し、たとえば２４ＭＨｚで動作す
る発振信号を出力２６に発生する。ＶＣＯ発振信号は１
つのパスにおいて、１／Ｎ分周（ｄｉｖｉｄｅ−ｂｙ−
Ｎ）回路３０によって分周され、また、他のパスにおい
て１／Ｍ分周回路３２によって分周され、マルチプレク
サ３４の出力にＯＳＣＯＵＴ信号を提供する。ＲＣ−Ｃ
ＬＫ−ＡＣＴＩＶＥ信号はマルチプレクサ３４を制御し
て位相検出器１６の第２の入力におけるＶＣＯ発振信号
の正しい除算を選択し、４ＭＨｚのＲＥＦＣＬＫ１／Ｒ
ＥＦＣＬＫ２のクロック信号もしくは５００ｋＨｚのＲ
Ｃ−ＣＬＫクロック信号にロックする。Ｎの代表的な値
は６であって４ＭＨｚのＲＥＦＣＬＫ１クロック信号及
びＲＥＦＣＬＫ２クロックに整合し、Ｍは４８にセット
されて５００ｋＨｚのＲＣ−ＣＬＫクロック信号に整列
している。
ＲＥＦＣＬＫクロック信号はループノード２０を充放電
するチャージポンプ１８へのアップ制御信号及びダウン
制御信号を発生させる。ループフィルタ２２はループノ
ード２０と接地電位との間に接続されたキャパシタ（図
示せず）を備えることができる。ループノード２０の電
圧はＶＣＯ２４を制御し、たとえば２４ＭＨｚで動作す
る発振信号を出力２６に発生する。ＶＣＯ発振信号は１
つのパスにおいて、１／Ｎ分周（ｄｉｖｉｄｅ−ｂｙ−
Ｎ）回路３０によって分周され、また、他のパスにおい
て１／Ｍ分周回路３２によって分周され、マルチプレク
サ３４の出力にＯＳＣＯＵＴ信号を提供する。ＲＣ−Ｃ
ＬＫ−ＡＣＴＩＶＥ信号はマルチプレクサ３４を制御し
て位相検出器１６の第２の入力におけるＶＣＯ発振信号
の正しい除算を選択し、４ＭＨｚのＲＥＦＣＬＫ１／Ｒ
ＥＦＣＬＫ２のクロック信号もしくは５００ｋＨｚのＲ
Ｃ−ＣＬＫクロック信号にロックする。Ｎの代表的な値
は６であって４ＭＨｚのＲＥＦＣＬＫ１クロック信号及
びＲＥＦＣＬＫ２クロックに整合し、Ｍは４８にセット
されて５００ｋＨｚのＲＣ−ＣＬＫクロック信号に整列
している。
【００１４】ＰＬＬ１０の動作を以下に説明する。位相
検出器１６の第１の入力に印加されたＲＥＦＣＬＫクロ
ック信号はその第２の入力に印加されたＯＳＣＯＵＴ信
号と組合わされてこれらの間の位相関係に従ってアップ
制御信号もしくはダウン制御信号を発生する。ＯＳＣＯ
ＵＴ信号の位相がＲＥＦＣＬＫクロック信号の位相より
遅れると、つまり、ＯＳＣＯＵＴ信号の周波数がＲＥＦ
ＣＬＫクロック信号に比較して低すぎると、アップ制御
信号が発生（ｐｕｌｓｅ）する。他方、ＯＳＣＯＵＴ信
号の位相がＲＥＦＣＬＫクロック信号の位相より進む
と、ダウン制御信号が発生（ｐｕｌｓｅ）して発振信号
の周波数を減少させる。チャージポンプ１８はアップ制
御信号及びダウン制御信号に応答してループフィルタ２
２の影響下でループノード２０を充電及び放電させる。
ループノード２０にて発生した電圧はＶＣＯ２４を駆動
して２４ＭＨｚの発振信号を発生させ、この発振信号は
１／Ｎ分周回路３０もしくは１／Ｍ分周回路３２によっ
て分周され、位相検出器１６の第２の入力にＯＳＣＯＵ
Ｔ信号を提供する。このように、位相検出器１６はＲＥ
ＦＣＬＫクロック信号とＯＳＣＯＵＴ信号との位相差を
監視し、必要に応じてアップ制御信号及びダウン制御信
号をチャージポンプ１８のために発生してループノード
２０及びＶＣＯ２４を駆動し、ＲＥＦＣＬＫ信号とＯＳ
ＣＯＵＴ信号との間に所定の位相関係を維持する。
検出器１６の第１の入力に印加されたＲＥＦＣＬＫクロ
ック信号はその第２の入力に印加されたＯＳＣＯＵＴ信
号と組合わされてこれらの間の位相関係に従ってアップ
制御信号もしくはダウン制御信号を発生する。ＯＳＣＯ
ＵＴ信号の位相がＲＥＦＣＬＫクロック信号の位相より
遅れると、つまり、ＯＳＣＯＵＴ信号の周波数がＲＥＦ
ＣＬＫクロック信号に比較して低すぎると、アップ制御
信号が発生（ｐｕｌｓｅ）する。他方、ＯＳＣＯＵＴ信
号の位相がＲＥＦＣＬＫクロック信号の位相より進む
と、ダウン制御信号が発生（ｐｕｌｓｅ）して発振信号
の周波数を減少させる。チャージポンプ１８はアップ制
御信号及びダウン制御信号に応答してループフィルタ２
２の影響下でループノード２０を充電及び放電させる。
ループノード２０にて発生した電圧はＶＣＯ２４を駆動
して２４ＭＨｚの発振信号を発生させ、この発振信号は
１／Ｎ分周回路３０もしくは１／Ｍ分周回路３２によっ
て分周され、位相検出器１６の第２の入力にＯＳＣＯＵ
Ｔ信号を提供する。このように、位相検出器１６はＲＥ
ＦＣＬＫクロック信号とＯＳＣＯＵＴ信号との位相差を
監視し、必要に応じてアップ制御信号及びダウン制御信
号をチャージポンプ１８のために発生してループノード
２０及びＶＣＯ２４を駆動し、ＲＥＦＣＬＫ信号とＯＳ
ＣＯＵＴ信号との間に所定の位相関係を維持する。
【００１５】また、ＰＬＬ１０は位相監視器３６を備え
ており、位相監視器３６はＲＥＦＣＬＫクロック信号及
びＯＳＣＯＵＴ信号に応答して位相差を比較し、この結
果、位相差が１／Ｎ分周回路３０によって設定された所
定のＴＩＭＥＳＬＯＴウィンドウ内にあるときに真（ｔ
ｒｕｅ）のＤＥＴＥＣＴ信号を発生する。ＲＥＦＣＬＫ
信号とＯＳＣＯＵＴ信号との位相差がＴＩＭＥＳＬＯＴ
ウィンドウを超えたときには、ＤＥＴＥＣＴ信号は偽
（ｆａｌｓｅ）となる。位相監視器３６及び１／Ｎ分周
回路３０の動作は“位相ロックループのためのロック検
出”と題する前記関連出願に記載されている。ＴＩＭＥ
ＳＬＯＴ信号はＯＳＣＯＵＴ信号の２倍の周波数で動作
し、その低状態（ｌｏｗ ｓｔａｔｅ）はＯＳＣＯＵＴ
信号の遷移を中心とする。ＴＩＭＥＳＬＯＴ信号の低状
態は２５０ｎｓのＲＥＦＣＬＫクロック信号の全体周期
に比較してたとえば２０ｎｓの期間を有するＴＩＭＥＳ
ＬＯＴウィンドウを規定する。ＳＡＭＰＬＥ−ＣＬＯＣ
Ｋ信号はＴＩＭＥＳＬＯＴ信号と同一周波数で動作する
ものであって、ＴＩＭＥＳＬＯＴ信号の立下がりエッジ
の少し前に正のパルスを有する。
ており、位相監視器３６はＲＥＦＣＬＫクロック信号及
びＯＳＣＯＵＴ信号に応答して位相差を比較し、この結
果、位相差が１／Ｎ分周回路３０によって設定された所
定のＴＩＭＥＳＬＯＴウィンドウ内にあるときに真（ｔ
ｒｕｅ）のＤＥＴＥＣＴ信号を発生する。ＲＥＦＣＬＫ
信号とＯＳＣＯＵＴ信号との位相差がＴＩＭＥＳＬＯＴ
ウィンドウを超えたときには、ＤＥＴＥＣＴ信号は偽
（ｆａｌｓｅ）となる。位相監視器３６及び１／Ｎ分周
回路３０の動作は“位相ロックループのためのロック検
出”と題する前記関連出願に記載されている。ＴＩＭＥ
ＳＬＯＴ信号はＯＳＣＯＵＴ信号の２倍の周波数で動作
し、その低状態（ｌｏｗ ｓｔａｔｅ）はＯＳＣＯＵＴ
信号の遷移を中心とする。ＴＩＭＥＳＬＯＴ信号の低状
態は２５０ｎｓのＲＥＦＣＬＫクロック信号の全体周期
に比較してたとえば２０ｎｓの期間を有するＴＩＭＥＳ
ＬＯＴウィンドウを規定する。ＳＡＭＰＬＥ−ＣＬＯＣ
Ｋ信号はＴＩＭＥＳＬＯＴ信号と同一周波数で動作する
ものであって、ＴＩＭＥＳＬＯＴ信号の立下がりエッジ
の少し前に正のパルスを有する。
【００１６】ロック検出器およびフロート回路３８は繰
返される真のＤＥＴＥＣＴ信号を所定個計数してＰＬＬ
１０が位相ロックされていることを示すＬＯＣＫ信号を
発生する。ロック検出器およびフロート回路３８からの
ＦＬＯＡＴ信号は入力クロック信号が喪失した後にただ
ちにチャージポンプ１８をディスエーブルにし、冗長入
力クロックが引継ぐまでループノード２０を定常状態に
維持する。
返される真のＤＥＴＥＣＴ信号を所定個計数してＰＬＬ
１０が位相ロックされていることを示すＬＯＣＫ信号を
発生する。ロック検出器およびフロート回路３８からの
ＦＬＯＡＴ信号は入力クロック信号が喪失した後にただ
ちにチャージポンプ１８をディスエーブルにし、冗長入
力クロックが引継ぐまでループノード２０を定常状態に
維持する。
【００１７】重要な特徴はＲＥＦＣＬＫ１クロック信号
及びＲＥＦＣＬＫ２クロック信号の有効性を検出し、い
ずれか１つを位相検出器１６に導きＰＬＬ１０の動作を
維持することが可能なことである。このように、ＲＥＦ
ＣＬＫ１クロック信号が無効となると、これは冗長クロ
ックセレクタ１４によって検出されてＲＥＦＣＬＫ２ク
ロック信号が迅速にこれに代りＰＬＬ１０の動作を継続
せしめる。ＲＥＦＣＬＫ１クロック信号を発生する外部
回路（図示せず）はＲＥＦＣＬＫ２クロック信号を発生
する外部回路とは別個に分離されているので、ＲＥＦＣ
ＬＫ１クロック信号及びＲＥＦＣＬＫ２クロック信号が
同時に無効となる確率は比較的低い。しかしながら、こ
のような状態が万一発生したときには、ＲＣ−ＣＬＫク
ロック信号がマルチプレクサ１２を介して位相検出器１
６に供給され、ループノード２０における公称電圧をＶ
ＣＯ２４からの２４ＭＨｚの発振信号に必要な電圧の近
傍に維持し、この結果、ＲＥＦＣＬＫ１クロック信号及
び／またはＲＥＦＣＬＫ２クロック信号が回復したとき
に、ＰＬＬ１０は可能な限り早く位相ロックを再達成で
きる。ＲＣ−ＣＬＫ信号はチップ上に局所的に発生する
ので、良好、安定、かつ高い信頼性があることが分る。
３つの入力クロック信号の内の少なくとも１つがＰＬＬ
１０を駆動するように動作する高い確率が存在する。
及びＲＥＦＣＬＫ２クロック信号の有効性を検出し、い
ずれか１つを位相検出器１６に導きＰＬＬ１０の動作を
維持することが可能なことである。このように、ＲＥＦ
ＣＬＫ１クロック信号が無効となると、これは冗長クロ
ックセレクタ１４によって検出されてＲＥＦＣＬＫ２ク
ロック信号が迅速にこれに代りＰＬＬ１０の動作を継続
せしめる。ＲＥＦＣＬＫ１クロック信号を発生する外部
回路（図示せず）はＲＥＦＣＬＫ２クロック信号を発生
する外部回路とは別個に分離されているので、ＲＥＦＣ
ＬＫ１クロック信号及びＲＥＦＣＬＫ２クロック信号が
同時に無効となる確率は比較的低い。しかしながら、こ
のような状態が万一発生したときには、ＲＣ−ＣＬＫク
ロック信号がマルチプレクサ１２を介して位相検出器１
６に供給され、ループノード２０における公称電圧をＶ
ＣＯ２４からの２４ＭＨｚの発振信号に必要な電圧の近
傍に維持し、この結果、ＲＥＦＣＬＫ１クロック信号及
び／またはＲＥＦＣＬＫ２クロック信号が回復したとき
に、ＰＬＬ１０は可能な限り早く位相ロックを再達成で
きる。ＲＣ−ＣＬＫ信号はチップ上に局所的に発生する
ので、良好、安定、かつ高い信頼性があることが分る。
３つの入力クロック信号の内の少なくとも１つがＰＬＬ
１０を駆動するように動作する高い確率が存在する。
【００１８】ＰＬＬ１０の回路構成を詳細に説明する前
に、ＰＬＬ１０の動作中のＲＥＦＣＬＫ１クロック信
号、ＲＥＦＣＬＫ２クロック信号、及びＲＣ−ＣＬＫク
ロック信号間の選択の論理ステップを理解することが役
立つ。図２を参照すると、選択方法はパワーオンステッ
プ５０でスタートし、ここで、システム電源が初めにＰ
ＬＬ１０に印加され、もしくはシステムリセットが活性
化される。システムリセットにおいては、ＲＣ−ＣＬＫ
をＰＬＬに印加するステップ５２がＲＣ−ＣＬＫクロッ
ク信号をマルチプレクサ１２を介して供給し、ＰＬＬ１
０をこのクロック信号に向けさせる。すなわち、ループ
ノード２０の電圧はＲＥＦＣＬＫ１クロック信号及びＲ
ＥＦＣＬＫ２クロック信号に必要な値に近い公称値まで
移動する。ＲＥＦＣＬＫ１チェックステップ５４はＲＥ
ＦＣＬＫ１クロック信号の有効性を判別し、有効なＲＥ
ＦＣＬＫ１クロック信号のためのＲＥＦＣＬＫ１選択お
よび位相ロック達成ステップ５６に進む。ＲＥＦＣＬＫ
１クロック信号はマルチプレクサ１２を介して供給さ
れ、ＰＬＬ１０をこのクロック信号にロックさせて正常
な動作を開始する。
に、ＰＬＬ１０の動作中のＲＥＦＣＬＫ１クロック信
号、ＲＥＦＣＬＫ２クロック信号、及びＲＣ−ＣＬＫク
ロック信号間の選択の論理ステップを理解することが役
立つ。図２を参照すると、選択方法はパワーオンステッ
プ５０でスタートし、ここで、システム電源が初めにＰ
ＬＬ１０に印加され、もしくはシステムリセットが活性
化される。システムリセットにおいては、ＲＣ−ＣＬＫ
をＰＬＬに印加するステップ５２がＲＣ−ＣＬＫクロッ
ク信号をマルチプレクサ１２を介して供給し、ＰＬＬ１
０をこのクロック信号に向けさせる。すなわち、ループ
ノード２０の電圧はＲＥＦＣＬＫ１クロック信号及びＲ
ＥＦＣＬＫ２クロック信号に必要な値に近い公称値まで
移動する。ＲＥＦＣＬＫ１チェックステップ５４はＲＥ
ＦＣＬＫ１クロック信号の有効性を判別し、有効なＲＥ
ＦＣＬＫ１クロック信号のためのＲＥＦＣＬＫ１選択お
よび位相ロック達成ステップ５６に進む。ＲＥＦＣＬＫ
１クロック信号はマルチプレクサ１２を介して供給さ
れ、ＰＬＬ１０をこのクロック信号にロックさせて正常
な動作を開始する。
【００１９】ＲＥＦＣＬＫ１チェックステップ６０は無
効状態が検出されるまでＲＥＦＣＬＫ１クロック信号を
連続的に監視し、この無効状態が検出されたときには、
ＶＣＯフロートステップ６２はチャージポンプ１８をデ
ィスエーブルにしてループノード２０をフローティング
状態に維持する。ＲＥＦＣＬＫ１クロック信号が急速に
回復したときには、たとえばＲＣ−ＣＬＫ信号の７サイ
クル末端で回復したときには、ＲＥＦＣＬＫ１急速回復
ステップ６４はＲＥＦＣＬＫ１クロック信号の回復を確
認してＲＥＦＣＬＫ１位相ロックステップ６６に進み、
ここで、ＰＬＬ１０がＲＥＦＣＬＫ１クロック信号と未
だ位相ロックされていればループをＲＥＦＣＬＫ１チェ
ックステップ５４に戻す。この論理では、ループノード
２０をフローティングにすることによってＶＣＯ２４は
ＲＣ−ＣＬＫクロック信号の少なくとも７周期の間実質
的に同一の周波数で動作し続けるものと想定している。
このように、ＲＥＦＣＬＫ１クロック信号が急速に回復
すると、ＰＬＬ１０はステップ６０を介して動作を継続
できそこで終了する。これに以外の場合にあってＰＬＬ
１０がＲＥＦＣＬＫ１クロック信号に位相ロックしてい
ないときには、ＲＥＦＣＬＫ１位相ロックステップ６６
はステップ５６に戻り、位相ロックを再達成する。ＲＥ
ＦＣＬＫ１クロック信号が急速に回復しないときには、
論理はステップ５４に戻り、ＲＥＦＣＬＫ１クロック信
号が真に欠陥状態であることを確認する。
効状態が検出されるまでＲＥＦＣＬＫ１クロック信号を
連続的に監視し、この無効状態が検出されたときには、
ＶＣＯフロートステップ６２はチャージポンプ１８をデ
ィスエーブルにしてループノード２０をフローティング
状態に維持する。ＲＥＦＣＬＫ１クロック信号が急速に
回復したときには、たとえばＲＣ−ＣＬＫ信号の７サイ
クル末端で回復したときには、ＲＥＦＣＬＫ１急速回復
ステップ６４はＲＥＦＣＬＫ１クロック信号の回復を確
認してＲＥＦＣＬＫ１位相ロックステップ６６に進み、
ここで、ＰＬＬ１０がＲＥＦＣＬＫ１クロック信号と未
だ位相ロックされていればループをＲＥＦＣＬＫ１チェ
ックステップ５４に戻す。この論理では、ループノード
２０をフローティングにすることによってＶＣＯ２４は
ＲＣ−ＣＬＫクロック信号の少なくとも７周期の間実質
的に同一の周波数で動作し続けるものと想定している。
このように、ＲＥＦＣＬＫ１クロック信号が急速に回復
すると、ＰＬＬ１０はステップ６０を介して動作を継続
できそこで終了する。これに以外の場合にあってＰＬＬ
１０がＲＥＦＣＬＫ１クロック信号に位相ロックしてい
ないときには、ＲＥＦＣＬＫ１位相ロックステップ６６
はステップ５６に戻り、位相ロックを再達成する。ＲＥ
ＦＣＬＫ１クロック信号が急速に回復しないときには、
論理はステップ５４に戻り、ＲＥＦＣＬＫ１クロック信
号が真に欠陥状態であることを確認する。
【００２０】続けて図３を参照すると、ＲＥＦＣＬＫ１
クロック信号がステップ５４において初期チェックがで
きないときには、もしくはステップ６４において割当て
られた時間に回復しなかったときには、ＲＥＦＣＬＫ２
チェックステップ７０においてＲＥＦＣＬＫ２クロック
信号の有効性をチェックする。無効なＲＥＦＣＬＫ２ク
ロック信号はＰＬＬ１０をステップ５２に戻し、１つも
しくは双方の入力クロック信号ＲＥＦＣＬＫ１／ＲＥＦ
ＣＬＫ２が回復する時間までループをＲＣ−ＣＬＫクロ
ック信号による公称上の動作を維持する。有効なＲＥＦ
ＣＬＫ２クロック信号はマルチプレクサ１２を介して導
かれ、ＰＬＬ１０を、ＲＥＦＣＬＫ２選択および位相ロ
ック達成ステップ２において示されるように、該クロッ
ク信号にロックする。ＲＥＦＣＬＫ２チェックステップ
７６は無効状態が検出されるまでＲＥＦＣＬＫ２クロッ
ク信号を連続的に監視し、この無効状態が検出されたと
きには、ＶＣＯフロートステップ７８はチャージポンプ
１８をディスエーブルにしてループノード２０をフロー
ティング状態に維持する。ＲＥＦＣＬＫ２クロック信号
が急速に回復したときには、たとえばＲＣ−ＣＬＫ信号
の７サイクル未満で回復したときには、ＲＥＦＣＬＫ２
急速回復ステップ８０はＲＥＦＣＬＫ２クロック信号の
回復を認識してＲＥＦＣＬＫ２位相ロックステップ８２
に進み、ここでＰＬＬ１０がＲＥＦＣＬＫ２クロック信
号と未だ位相ロックされていればループをＲＥＦＣＬＫ
２チェックステップ７６に戻す。再び、ＰＬＬ１０がＲ
ＥＦＣＬＫ２クロック信号に位相ロックしていないとき
には、ＲＥＦＣＬＫ２位相ロックステップ８２はステッ
プ７２に戻り、位相ロックを再達成する。ＲＥＦＣＬＫ
２クロック信号が急速に回復しないときには、論理はス
テップ７０に戻り、ＲＥＦＣＬＫ２クロック信号が真に
欠陥状態であると認定し、ＲＥＦＣＬＫ１チェックステ
ップ５４に強制的に切替え、ここでＲＥＦＣＬＫ１が少
なくとも７つのＲＣ−ＣＬＫ周期の間動作したか否かを
判別し、もしそうであれば、ステップ５６−６０に戻
る。無効なＲＥＦＣＬＫ１クロック信号は論理をステッ
プ７０を介してステップ５２に戻し、このステップ５２
において、ＲＣ−ＣＬＫクロック信号で動作するが、修
理を待つ。
クロック信号がステップ５４において初期チェックがで
きないときには、もしくはステップ６４において割当て
られた時間に回復しなかったときには、ＲＥＦＣＬＫ２
チェックステップ７０においてＲＥＦＣＬＫ２クロック
信号の有効性をチェックする。無効なＲＥＦＣＬＫ２ク
ロック信号はＰＬＬ１０をステップ５２に戻し、１つも
しくは双方の入力クロック信号ＲＥＦＣＬＫ１／ＲＥＦ
ＣＬＫ２が回復する時間までループをＲＣ−ＣＬＫクロ
ック信号による公称上の動作を維持する。有効なＲＥＦ
ＣＬＫ２クロック信号はマルチプレクサ１２を介して導
かれ、ＰＬＬ１０を、ＲＥＦＣＬＫ２選択および位相ロ
ック達成ステップ２において示されるように、該クロッ
ク信号にロックする。ＲＥＦＣＬＫ２チェックステップ
７６は無効状態が検出されるまでＲＥＦＣＬＫ２クロッ
ク信号を連続的に監視し、この無効状態が検出されたと
きには、ＶＣＯフロートステップ７８はチャージポンプ
１８をディスエーブルにしてループノード２０をフロー
ティング状態に維持する。ＲＥＦＣＬＫ２クロック信号
が急速に回復したときには、たとえばＲＣ−ＣＬＫ信号
の７サイクル未満で回復したときには、ＲＥＦＣＬＫ２
急速回復ステップ８０はＲＥＦＣＬＫ２クロック信号の
回復を認識してＲＥＦＣＬＫ２位相ロックステップ８２
に進み、ここでＰＬＬ１０がＲＥＦＣＬＫ２クロック信
号と未だ位相ロックされていればループをＲＥＦＣＬＫ
２チェックステップ７６に戻す。再び、ＰＬＬ１０がＲ
ＥＦＣＬＫ２クロック信号に位相ロックしていないとき
には、ＲＥＦＣＬＫ２位相ロックステップ８２はステッ
プ７２に戻り、位相ロックを再達成する。ＲＥＦＣＬＫ
２クロック信号が急速に回復しないときには、論理はス
テップ７０に戻り、ＲＥＦＣＬＫ２クロック信号が真に
欠陥状態であると認定し、ＲＥＦＣＬＫ１チェックステ
ップ５４に強制的に切替え、ここでＲＥＦＣＬＫ１が少
なくとも７つのＲＣ−ＣＬＫ周期の間動作したか否かを
判別し、もしそうであれば、ステップ５６−６０に戻
る。無効なＲＥＦＣＬＫ１クロック信号は論理をステッ
プ７０を介してステップ５２に戻し、このステップ５２
において、ＲＣ−ＣＬＫクロック信号で動作するが、修
理を待つ。
【００２１】図４を参照すると、冗長クロックセレクタ
１４の詳細が示されており、このセレクタは、ＲＥＦＣ
ＬＫ１クロック信号を受信するために結合された非重複
クロック発生器９０及びＲＥＦＣＬＫ２クロック信号を
受信するために結合された非重複クロック発生器９２を
含む。各非重複クロック発生器９０，９２は、相補的な
２つの出力信号、つまり、対応入力クロック信号と同相
で動作する出力信号及び対応入力クロック信号と位相が
ずれた状態で動作する出力信号を発生する。非重複クロ
ック発生器９０，９２の出力クロック信号たとえばＲＥ
ＦＣＬＫ１、＊ＲＥＦＣＬＫ１が同時に論理１となるこ
とはない。これはＲＥＦＣＬＫ２、＊ＲＥＦＣＬＫ２に
ついても同様である。１／６４分周器９４は非重複クロ
ック発生器９０の出力クロック信号を分周してほぼ６４
ｋＨｚで動作するＲＥＦＣＬＫ１−ＤＩＶクロック信号
を有効ＲＥＦＣＬＫ１検出器９８に提供する。同様に、
１／６４分周器１００は非重複クロック発生器９２の出
力クロック信号を受信し、この結果として得られた６４
ＫＨｚのＲＥＦＣＬＫ２−ＤＩＶクロック信号を有効Ｒ
ＥＦＣＬＫ２検出器１０２に提供する。
１４の詳細が示されており、このセレクタは、ＲＥＦＣ
ＬＫ１クロック信号を受信するために結合された非重複
クロック発生器９０及びＲＥＦＣＬＫ２クロック信号を
受信するために結合された非重複クロック発生器９２を
含む。各非重複クロック発生器９０，９２は、相補的な
２つの出力信号、つまり、対応入力クロック信号と同相
で動作する出力信号及び対応入力クロック信号と位相が
ずれた状態で動作する出力信号を発生する。非重複クロ
ック発生器９０，９２の出力クロック信号たとえばＲＥ
ＦＣＬＫ１、＊ＲＥＦＣＬＫ１が同時に論理１となるこ
とはない。これはＲＥＦＣＬＫ２、＊ＲＥＦＣＬＫ２に
ついても同様である。１／６４分周器９４は非重複クロ
ック発生器９０の出力クロック信号を分周してほぼ６４
ｋＨｚで動作するＲＥＦＣＬＫ１−ＤＩＶクロック信号
を有効ＲＥＦＣＬＫ１検出器９８に提供する。同様に、
１／６４分周器１００は非重複クロック発生器９２の出
力クロック信号を受信し、この結果として得られた６４
ＫＨｚのＲＥＦＣＬＫ２−ＤＩＶクロック信号を有効Ｒ
ＥＦＣＬＫ２検出器１０２に提供する。
【００２２】また、冗長クロックセレクタ１４はＣＬＫ
−Ａ信号及びＣＬＫ−Ｂ信号を有効ＲＥＦＣＬＫ１検出
器９８及び有効ＲＥＦＣＬＫ２検出器１０２に提供する
ためのＲＣ発振器１０４を含む。また、ＣＬＫ−Ａ信号
及びＣＬＫ−Ｂ信号はＲＥＦＣＬＫ１タイマ１０８及び
ＲＥＦＣＬＫ２タイマ１１０に印加される。クロックセ
レクタ１１２はＲＥＦＣＬＫ１タイマ１０８の出力及び
ＲＥＦＣＬＫ２タイマ１１０の出力からの複数の入力信
号、システムリセット信号、ＣＬＫ−Ａ信号、ＣＬＫ−
Ｂ信号、有効ＲＥＦＣＬＫ１検出器９８からのＲＥＦＣ
ＬＫ１−ＦＡＩＬ信号、有効ＲＥＦＣＬＫ２検出器１０
２からのＲＥＦＣＬＫ２−ＦＡＩＬ信号を受信してＲＥ
ＦＣＬＫ１−ＡＣＴＩＶＥ信号、ＲＥＦＣＬＫ２−ＡＣ
ＴＩＶＥ信号、及びＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号を
図１のマルチプレクサ１２のために発生する。さらに、
クロックセレクタ１１２は有効ＲＥＦＣＬＫ１検出器９
８のためのＲＥＦＣＬＫ１−ＳＥＬＥＣＴ信号及び有効
ＲＥＦＣＬＫ２検出器１０２のためのＲＥＦＣＬＫ２−
ＳＥＬＥＣＴ信号を提供する。
−Ａ信号及びＣＬＫ−Ｂ信号を有効ＲＥＦＣＬＫ１検出
器９８及び有効ＲＥＦＣＬＫ２検出器１０２に提供する
ためのＲＣ発振器１０４を含む。また、ＣＬＫ−Ａ信号
及びＣＬＫ−Ｂ信号はＲＥＦＣＬＫ１タイマ１０８及び
ＲＥＦＣＬＫ２タイマ１１０に印加される。クロックセ
レクタ１１２はＲＥＦＣＬＫ１タイマ１０８の出力及び
ＲＥＦＣＬＫ２タイマ１１０の出力からの複数の入力信
号、システムリセット信号、ＣＬＫ−Ａ信号、ＣＬＫ−
Ｂ信号、有効ＲＥＦＣＬＫ１検出器９８からのＲＥＦＣ
ＬＫ１−ＦＡＩＬ信号、有効ＲＥＦＣＬＫ２検出器１０
２からのＲＥＦＣＬＫ２−ＦＡＩＬ信号を受信してＲＥ
ＦＣＬＫ１−ＡＣＴＩＶＥ信号、ＲＥＦＣＬＫ２−ＡＣ
ＴＩＶＥ信号、及びＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号を
図１のマルチプレクサ１２のために発生する。さらに、
クロックセレクタ１１２は有効ＲＥＦＣＬＫ１検出器９
８のためのＲＥＦＣＬＫ１−ＳＥＬＥＣＴ信号及び有効
ＲＥＦＣＬＫ２検出器１０２のためのＲＥＦＣＬＫ２−
ＳＥＬＥＣＴ信号を提供する。
【００２３】非重複クロック発生器９０からのクロック
信号ＲＥＦＣＬＫ１、＊ＲＥＦＣＬＫ１は図５に示さ
れ、非重複クロック発生器９０は、ＲＥＦＣＬＫ１入力
クロック信号を受信するように結合された第１の入力、
インバータ１２２を介して接続され同相ＲＥＦＣＬＫ１
クロック信号を提供する出力を有するナンドゲート１２
０を含んでいる。また、インバータ１２２の出力はイン
バータ１２４を介してナンド（ＮＡＮＤ）ゲート１２６
の第１の入力に接続され、その第２の入力はインバータ
１３０によって反転されたＲＥＦＣＬＫ１入力クロック
信号を受信する。ナンドゲート１２６の出力信号はイン
バータ１３２を駆動して相補＊ＲＥＦＣＬＫ１クロック
信号を提供し、このクロック信号はインバータ１３４を
介してナンドゲート１２０の第２の入力に印加される。
なお、記号＊は相補または反転を表わすものとする。
信号ＲＥＦＣＬＫ１、＊ＲＥＦＣＬＫ１は図５に示さ
れ、非重複クロック発生器９０は、ＲＥＦＣＬＫ１入力
クロック信号を受信するように結合された第１の入力、
インバータ１２２を介して接続され同相ＲＥＦＣＬＫ１
クロック信号を提供する出力を有するナンドゲート１２
０を含んでいる。また、インバータ１２２の出力はイン
バータ１２４を介してナンド（ＮＡＮＤ）ゲート１２６
の第１の入力に接続され、その第２の入力はインバータ
１３０によって反転されたＲＥＦＣＬＫ１入力クロック
信号を受信する。ナンドゲート１２６の出力信号はイン
バータ１３２を駆動して相補＊ＲＥＦＣＬＫ１クロック
信号を提供し、このクロック信号はインバータ１３４を
介してナンドゲート１２０の第２の入力に印加される。
なお、記号＊は相補または反転を表わすものとする。
【００２４】ＲＥＦＣＬＫ１入力クロック信号が論理１
のときは、同相ＲＥＦＣＬＫ１クロック信号も論理１で
あり、これはナンドゲート１２６の第１、第２の入力に
論理０を発生する。ナンドゲート１２６の出力は論理１
であり、＊ＲＥＦＣＬＫ１クロック信号は論理１であ
る。このように、ナンドゲート１２０の第１、第２の入
力は論理１であり、その出力は論理０であり、これは同
相ＲＥＦＣＬＫ１クロック信号を初期条件どおり論理１
とする。
のときは、同相ＲＥＦＣＬＫ１クロック信号も論理１で
あり、これはナンドゲート１２６の第１、第２の入力に
論理０を発生する。ナンドゲート１２６の出力は論理１
であり、＊ＲＥＦＣＬＫ１クロック信号は論理１であ
る。このように、ナンドゲート１２０の第１、第２の入
力は論理１であり、その出力は論理０であり、これは同
相ＲＥＦＣＬＫ１クロック信号を初期条件どおり論理１
とする。
【００２５】ＲＥＦＣＬＫ１入力クロック信号が論理０
にならないから、ナンドゲート１２０の出力は論理１と
なり、同相ＲＥＦＣＬＫ１クロック信号を強制的に論理
０に遷移させる。論理０のＲＥＦＣＬＫ１入力クロック
信号はナンドゲート１２６の第２の入力に論理１を発生
させる。しかしながら、同相ＲＥＦＣＬＫ１クロック信
号が論理０に変化するまでナンドゲート１２６の出力は
論理０に変化できない。従って、同相ＲＥＦＣＬＫ１ク
ロック信号が論理０となるまでは、＊ＲＥＦＣＬＫ１ク
ロック信号は論理０に維持される。これは同相ＲＥＦＣ
ＬＫ１クロック信号が＊ＲＥＦＣＬＫ１クロック信号を
論理１に変化させるのに必要なナンドゲート１２６の第
１の入力における第２の論理１を提供するからである。
にならないから、ナンドゲート１２０の出力は論理１と
なり、同相ＲＥＦＣＬＫ１クロック信号を強制的に論理
０に遷移させる。論理０のＲＥＦＣＬＫ１入力クロック
信号はナンドゲート１２６の第２の入力に論理１を発生
させる。しかしながら、同相ＲＥＦＣＬＫ１クロック信
号が論理０に変化するまでナンドゲート１２６の出力は
論理０に変化できない。従って、同相ＲＥＦＣＬＫ１ク
ロック信号が論理０となるまでは、＊ＲＥＦＣＬＫ１ク
ロック信号は論理０に維持される。これは同相ＲＥＦＣ
ＬＫ１クロック信号が＊ＲＥＦＣＬＫ１クロック信号を
論理１に変化させるのに必要なナンドゲート１２６の第
１の入力における第２の論理１を提供するからである。
【００２６】非重複期間はインバータ１２４，１３４に
よる遅延によって決定され、これらのトランジスタのサ
イズによって調整できる。同様の論理動作は反対側のエ
ッジにおいても行われ、ここでは、＊ＲＥＦＣＬＫ１ク
ロック信号が論理０に変化するまで、同相ＲＥＦＣＬＫ
１クロック信号は論理１に変化できない。このように、
ＲＥＦＣＬＫ１クロック信号、＊ＲＥＦＣＬＫ１クロッ
ク信号は相補的でありかつ重複してなく、この結果、論
理１は同時に発生しない。非重複クロック発生器９２は
非重複クロック発生器９０と同様に構成される。
よる遅延によって決定され、これらのトランジスタのサ
イズによって調整できる。同様の論理動作は反対側のエ
ッジにおいても行われ、ここでは、＊ＲＥＦＣＬＫ１ク
ロック信号が論理０に変化するまで、同相ＲＥＦＣＬＫ
１クロック信号は論理１に変化できない。このように、
ＲＥＦＣＬＫ１クロック信号、＊ＲＥＦＣＬＫ１クロッ
ク信号は相補的でありかつ重複してなく、この結果、論
理１は同時に発生しない。非重複クロック発生器９２は
非重複クロック発生器９０と同様に構成される。
【００２７】ＲＣ発振器１０４は図６に示され、直列に
接続されたインバータ１３６，１３８，１４０を含んで
いる。抵抗１４２はインバータ１３６の入力とノード１
４４との間に接続され、抵抗１４６はインバータ１３８
の入力とノード１４４との間に接続され、キャパシタ１
４８はインバータ１４０の入力とノード１４４との間に
接続されている。インバータ１３６−１４０は抵抗１４
２，１４６、キャパシタ１４８と共に単安定マルチバイ
ブレータを構成し、ＲＣ−ＣＬＫクロック信号をインバ
ータ１４０の出力に発生し、この信号の周波数は５００
ｋＨｚ±２０％であって抵抗１４２，１４６、キャパシ
タ１４８の許容差及び温度係数に依存する。ＲＣ−ＣＬ
Ｋ信号は非重複クロック発生器１５０の入力に印加さ
れ、図５の非重複クロック発生器９０と同様にＣＬＫ−
Ａ信号及びＣＬＫ−Ｂ信号を提供する。
接続されたインバータ１３６，１３８，１４０を含んで
いる。抵抗１４２はインバータ１３６の入力とノード１
４４との間に接続され、抵抗１４６はインバータ１３８
の入力とノード１４４との間に接続され、キャパシタ１
４８はインバータ１４０の入力とノード１４４との間に
接続されている。インバータ１３６−１４０は抵抗１４
２，１４６、キャパシタ１４８と共に単安定マルチバイ
ブレータを構成し、ＲＣ−ＣＬＫクロック信号をインバ
ータ１４０の出力に発生し、この信号の周波数は５００
ｋＨｚ±２０％であって抵抗１４２，１４６、キャパシ
タ１４８の許容差及び温度係数に依存する。ＲＣ−ＣＬ
Ｋ信号は非重複クロック発生器１５０の入力に印加さ
れ、図５の非重複クロック発生器９０と同様にＣＬＫ−
Ａ信号及びＣＬＫ−Ｂ信号を提供する。
【００２８】図７を参照すると、クロックセレクタ１１
２はナンドゲート１５４を含み、ナンドゲート１５４は
ＲＥＦＣＬＫ２−ＦＡＩＬ信号及びＲＥＦＣＬＫ１−Ｔ
ＩＭＥＲ信号を受信するように接続された第１、第２の
入力を有する。ナンドゲート１５４の出力はインバータ
１５６を介してノア（ＮＯＲ）ゲート１５８の第１の入
力に接続されている。また、ＲＥＦＣＬＫ１−ＴＩＭＥ
Ｒ信号はノアゲート１６０の第１の入力に印加され、そ
の第２の入力はＲＥＦＣＬＫ２−ＴＩＭＥＲ信号を受信
するように接続されている。ナンドゲート１６４はＲＥ
ＦＣＬＫ１−ＦＡＩＬ信号及びＲＥＦＣＬＫ２−ＴＩＭ
ＥＲ信号を受信し、インバータ１６６を介して出力信号
をノアゲート１６８の第１の入力に提供する。ノアゲー
ト１５８の第２、第３の入力はノアゲート１６８の出力
信号及びシステムリセット（ＳＹＳＴＥＭ ＲＥＳＥ
Ｔ）信号を受信する。ノアゲート１５８の出力はノアゲ
ート１６８の第２の入力及びノアゲート１７０の第１の
入力に接続されている。ノアゲート１６８の出力はノア
ゲート１７４の第１の入力に接続され、ノアゲート１６
０の出力はノアゲート１７０，１７４の第２の入力に接
続されている。ノアゲート１７０，１７４の各第３の入
力はＳＹＳＴＥＭ−ＲＥＳＥＴ信号を受信する。ノアゲ
ート１７０の出力はＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号
を提供し、ノアゲート１７４の出力はＲＥＦＣＬＫ２−
ＡＣＴＩＶＥ信号を提供する。ＲＥＦＣＬＫ１−ＡＣＴ
ＩＶＥ信号及びＲＥＦＣＬＫ２−ＡＣＴＩＶＥ信号はノ
アゲート１７６の第１、第２の入力に印加され、その出
力にＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号を提供する。
２はナンドゲート１５４を含み、ナンドゲート１５４は
ＲＥＦＣＬＫ２−ＦＡＩＬ信号及びＲＥＦＣＬＫ１−Ｔ
ＩＭＥＲ信号を受信するように接続された第１、第２の
入力を有する。ナンドゲート１５４の出力はインバータ
１５６を介してノア（ＮＯＲ）ゲート１５８の第１の入
力に接続されている。また、ＲＥＦＣＬＫ１−ＴＩＭＥ
Ｒ信号はノアゲート１６０の第１の入力に印加され、そ
の第２の入力はＲＥＦＣＬＫ２−ＴＩＭＥＲ信号を受信
するように接続されている。ナンドゲート１６４はＲＥ
ＦＣＬＫ１−ＦＡＩＬ信号及びＲＥＦＣＬＫ２−ＴＩＭ
ＥＲ信号を受信し、インバータ１６６を介して出力信号
をノアゲート１６８の第１の入力に提供する。ノアゲー
ト１５８の第２、第３の入力はノアゲート１６８の出力
信号及びシステムリセット（ＳＹＳＴＥＭ ＲＥＳＥ
Ｔ）信号を受信する。ノアゲート１５８の出力はノアゲ
ート１６８の第２の入力及びノアゲート１７０の第１の
入力に接続されている。ノアゲート１６８の出力はノア
ゲート１７４の第１の入力に接続され、ノアゲート１６
０の出力はノアゲート１７０，１７４の第２の入力に接
続されている。ノアゲート１７０，１７４の各第３の入
力はＳＹＳＴＥＭ−ＲＥＳＥＴ信号を受信する。ノアゲ
ート１７０の出力はＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号
を提供し、ノアゲート１７４の出力はＲＥＦＣＬＫ２−
ＡＣＴＩＶＥ信号を提供する。ＲＥＦＣＬＫ１−ＡＣＴ
ＩＶＥ信号及びＲＥＦＣＬＫ２−ＡＣＴＩＶＥ信号はノ
アゲート１７６の第１、第２の入力に印加され、その出
力にＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号を提供する。
【００２９】また、ノアゲート１５８の出力はトランジ
スタ１７８のドレインに接続され、また、トランジスタ
１７８はＣＬＫ−Ｂ信号を受信するように接続されたゲ
ート及びインバータ１８０，１８２を介してトランジス
タ１８４のドレインに接続されるソースを含む。トラン
ジスタ１８４のゲートはＣＬＫ−Ａ信号を受信するよう
に接続され、ソースはインバータ１８６を介してＲＥＦ
ＣＬＫ１−ＳＥＬＥＣＴ信号を提供し、また、インバー
タ１８８を介してＲＥＦＣＬＫ２−ＳＥＬＥＣＴ信号を
提供するように接続されている。
スタ１７８のドレインに接続され、また、トランジスタ
１７８はＣＬＫ−Ｂ信号を受信するように接続されたゲ
ート及びインバータ１８０，１８２を介してトランジス
タ１８４のドレインに接続されるソースを含む。トラン
ジスタ１８４のゲートはＣＬＫ−Ａ信号を受信するよう
に接続され、ソースはインバータ１８６を介してＲＥＦ
ＣＬＫ１−ＳＥＬＥＣＴ信号を提供し、また、インバー
タ１８８を介してＲＥＦＣＬＫ２−ＳＥＬＥＣＴ信号を
提供するように接続されている。
【００３０】また、クロックセレクタ１１２はクロック
ステータス回路１９０を含み、ＲＥＳＥＴ−ＦＤＥＴ信
号を発生してＲＥＦＣＬＫ１クロック信号、ＲＥＦＣＬ
Ｋ２クロック信号、及びＲＣ−ＣＬＫクロック信号間の
切替を検出したことに応じてロック検出器およびフロー
ト回路３８からの真のロックステータスを除去する。ナ
ンドゲート１９２は、インバータ１５６の出力及びノア
ゲート１６８の出力からの信号、及びＲＥＦＣＬＫ２−
ＳＥＬＥＣＴ信号を受信する。ナンドゲート１９２の出
力はナンドゲート１９４の第１の入力に印加される。ナ
ンドゲート１９６は、インバータ１６６の出力及びノア
ゲート１５８の出力からの信号、及びＲＥＦＣＬＫ１−
ＳＥＬＥＣＴ信号を受信して出力信号をナンドゲート１
９４の第２の入力に提供する。ナンドゲート１９４の第
３の入力はロック検出器およびフロート回路３８からイ
ンバータ１９８によって反転されたＲＥＳＥＴ−ＦＬＯ
ＡＴ信号を受信し、ナンドゲート１９４の第４の入力は
ナンドゲート２００の出力信号を受信する。インバータ
２０２はノアゲート１６０の出力に接続された入力及び
ナンドゲート２００の第１の入力及びトランジスタ２０
４のドレインに接続された出力を有する。トランジスタ
２０４のゲートはＣＬＫ−Ｂ信号を受信するために接続
され、そのソースはインバータ２０６，２０８を介して
トランジスタ２１０のドレインに接続されている。トラ
ンジスタ２１０のゲートはＣＬＫ−Ａ信号を受信するた
めに接続され、そのソースはインバータ２１２を介して
ナンドゲート２００の第２の入力に接続されいる。ナン
ドゲート１９４の出力信号はＲＥＳＥＴ−ＦＤＥＴ信号
である。
ステータス回路１９０を含み、ＲＥＳＥＴ−ＦＤＥＴ信
号を発生してＲＥＦＣＬＫ１クロック信号、ＲＥＦＣＬ
Ｋ２クロック信号、及びＲＣ−ＣＬＫクロック信号間の
切替を検出したことに応じてロック検出器およびフロー
ト回路３８からの真のロックステータスを除去する。ナ
ンドゲート１９２は、インバータ１５６の出力及びノア
ゲート１６８の出力からの信号、及びＲＥＦＣＬＫ２−
ＳＥＬＥＣＴ信号を受信する。ナンドゲート１９２の出
力はナンドゲート１９４の第１の入力に印加される。ナ
ンドゲート１９６は、インバータ１６６の出力及びノア
ゲート１５８の出力からの信号、及びＲＥＦＣＬＫ１−
ＳＥＬＥＣＴ信号を受信して出力信号をナンドゲート１
９４の第２の入力に提供する。ナンドゲート１９４の第
３の入力はロック検出器およびフロート回路３８からイ
ンバータ１９８によって反転されたＲＥＳＥＴ−ＦＬＯ
ＡＴ信号を受信し、ナンドゲート１９４の第４の入力は
ナンドゲート２００の出力信号を受信する。インバータ
２０２はノアゲート１６０の出力に接続された入力及び
ナンドゲート２００の第１の入力及びトランジスタ２０
４のドレインに接続された出力を有する。トランジスタ
２０４のゲートはＣＬＫ−Ｂ信号を受信するために接続
され、そのソースはインバータ２０６，２０８を介して
トランジスタ２１０のドレインに接続されている。トラ
ンジスタ２１０のゲートはＣＬＫ−Ａ信号を受信するた
めに接続され、そのソースはインバータ２１２を介して
ナンドゲート２００の第２の入力に接続されいる。ナン
ドゲート１９４の出力信号はＲＥＳＥＴ−ＦＤＥＴ信号
である。
【００３１】図８を参照すると、有効ＲＥＦＣＬＫ１検
出器９８の詳細が示され、ＣＬＫ−Ａ信号及びＣＬＫ−
Ｂ信号を受信するために接続された７ビットシフトレジ
スタ２１４を含んでいる。シフトレジスタ２１４の最上
位ビットが説明のために図示してあり、ＲＥＦＣＬＫ１
−ＤＩＶ信号を受信するために接続されたドレインを有
するトランジスタ２１６を含む。トランジスタ２１６の
ゲートはＣＬＫ−Ａ信号を受信し、ソースはインバータ
２１８を介してトランジスタ２２０のドレインに接続さ
れ、また、トランジスタ２２０のゲートはＣＬＫ−Ｂ信
号を受信するように接続され、ソースはトランジスタ２
２２のゲートに接続され、また、インバータ２２４を介
してトランジスタ２２６のゲートに接続されている。ト
ランジスタ２２２，２２６のドレインは、それぞれ抵抗
２３０，２３２を介してＶＤＤのような正電位で動作す
る電源線２３６に接続されている。トランジスタ２２
２，２２６のソースは接地電位で動作する電源線２３８
に接続されている。
出器９８の詳細が示され、ＣＬＫ−Ａ信号及びＣＬＫ−
Ｂ信号を受信するために接続された７ビットシフトレジ
スタ２１４を含んでいる。シフトレジスタ２１４の最上
位ビットが説明のために図示してあり、ＲＥＦＣＬＫ１
−ＤＩＶ信号を受信するために接続されたドレインを有
するトランジスタ２１６を含む。トランジスタ２１６の
ゲートはＣＬＫ−Ａ信号を受信し、ソースはインバータ
２１８を介してトランジスタ２２０のドレインに接続さ
れ、また、トランジスタ２２０のゲートはＣＬＫ−Ｂ信
号を受信するように接続され、ソースはトランジスタ２
２２のゲートに接続され、また、インバータ２２４を介
してトランジスタ２２６のゲートに接続されている。ト
ランジスタ２２２，２２６のドレインは、それぞれ抵抗
２３０，２３２を介してＶＤＤのような正電位で動作す
る電源線２３６に接続されている。トランジスタ２２
２，２２６のソースは接地電位で動作する電源線２３８
に接続されている。
【００３２】シフトレジスタ２１４の最上位ビットはイ
ンバータ２２４の出力に提供される。シフトレジスタ２
１４のビット０、ビット１、ビット２、ビット３、ビッ
ト４、ビット５はビット６と同様な構成をなしている。
シフトレジスタ２１４のビット６、ビット５、ビット４
の出力はナンドゲート２４０の入力及びノアゲート２４
２の入力に接続されている。ナンドゲート２４０の出力
はインバータ２４４を介してトランジスタ２４６のドレ
インに接続され、トランジスタ２４６はＲＥＦＣＬＫ１
−ＤＩＶ信号を受信するために接続されたゲート及びイ
ンバータ２４８を介してアンドゲート２５０の第１の入
力に接続されたソースを有する。また、インバータ２４
８の出力はインバータ２５４及びトランジスタ２５６の
ドレイン−ソース導電パスを介してインバータ２４８の
入力に戻るように接続されている。トランジスタ２４６
のゲートはアンドゲート２５８の第１の入力に接続さ
れ、また、インバータ２６０を介してアンドゲート２５
０の第２の入力及びトランジスタ２６２のゲートに接続
されている。ノアゲート２４２の出力はトランジスタ２
６２のドレインに接続され、また、そのソースはインバ
ータ２６４を介してアンドゲート２５８の第２の入力に
接続されている。インバータ２６４の出力はインバータ
２６６及びトランジスタ２６８のドレイン−ソース導電
パスを介してインバータ２６４の入力に戻るよう接続さ
れている。トランジスタ２５６，２６８のゲートは電源
線２３６から高（ｈｉｇｈ）信号を受信するように接続
されている。アンドゲート２５０，２５８の出力はノア
ゲート２７０の第１、第２の入力に接続され、ノアゲー
ト２７０の出力はナンドゲート２７２の第１の入力に印
加される。
ンバータ２２４の出力に提供される。シフトレジスタ２
１４のビット０、ビット１、ビット２、ビット３、ビッ
ト４、ビット５はビット６と同様な構成をなしている。
シフトレジスタ２１４のビット６、ビット５、ビット４
の出力はナンドゲート２４０の入力及びノアゲート２４
２の入力に接続されている。ナンドゲート２４０の出力
はインバータ２４４を介してトランジスタ２４６のドレ
インに接続され、トランジスタ２４６はＲＥＦＣＬＫ１
−ＤＩＶ信号を受信するために接続されたゲート及びイ
ンバータ２４８を介してアンドゲート２５０の第１の入
力に接続されたソースを有する。また、インバータ２４
８の出力はインバータ２５４及びトランジスタ２５６の
ドレイン−ソース導電パスを介してインバータ２４８の
入力に戻るように接続されている。トランジスタ２４６
のゲートはアンドゲート２５８の第１の入力に接続さ
れ、また、インバータ２６０を介してアンドゲート２５
０の第２の入力及びトランジスタ２６２のゲートに接続
されている。ノアゲート２４２の出力はトランジスタ２
６２のドレインに接続され、また、そのソースはインバ
ータ２６４を介してアンドゲート２５８の第２の入力に
接続されている。インバータ２６４の出力はインバータ
２６６及びトランジスタ２６８のドレイン−ソース導電
パスを介してインバータ２６４の入力に戻るよう接続さ
れている。トランジスタ２５６，２６８のゲートは電源
線２３６から高（ｈｉｇｈ）信号を受信するように接続
されている。アンドゲート２５０，２５８の出力はノア
ゲート２７０の第１、第２の入力に接続され、ノアゲー
ト２７０の出力はナンドゲート２７２の第１の入力に印
加される。
【００３３】ノアゲート２７４の第１、第２の入力は、
それぞれ、シフトレジスタ２１４の各ビット０−６の２
２２，２２６のようなトランジスタのドレインに接続さ
れている。シフトレジスタ２１４のビット０−６が、Ｒ
ＥＦＣＬＫ１−ＤＩＶ信号に対し０にスタックした状態
（ｓｔｕｃｋ−ａｔ−ｚｅｒｏ）もしくは１にスタック
した状態（ｓｔｕｃｋ−ａｔ−ｏｎｅ）を示すオール論
理０もしくはオール論理１で満たされたときには、ノア
ゲート２７４は論理０を発生する。ノアゲート２７４の
出力はナンドゲート２７２の第２の入力に接続され、ナ
ンドゲート２７２の出力はナンドゲート２７８の入力及
びトランジスタ２８０のドレインに接続され、トランジ
スタ２８０は、ＣＬＫ−Ａ信号を受信するよう接続され
たゲート及びインバータ２８２，２８４を介してＲＥＦ
ＣＬＫ１−ＥＲＲＯＲ信号を提供するよう接続されたソ
ースを含む。ナンドゲート２７８の第２の入力はクロッ
クセレクタ１１２からＲＥＦＣＬＫ１−ＳＥＬＥＣＴ信
号を受信してトランジスタ２８６及びインバータ２８８
を介してＲＥＦＣＬＫ１−ＦＡＩＬ信号を提供する。ま
た、トランジスタ２８６のゲートはＣＬＫ−Ａ信号を受
信する。有効ＲＥＦＣＬＫ２検出器１０２は有効ＲＥＦ
ＣＬＫ１検出器９８と同様な部品を含み、ＲＥＦＣＬＫ
２クロック信号を監視する。
それぞれ、シフトレジスタ２１４の各ビット０−６の２
２２，２２６のようなトランジスタのドレインに接続さ
れている。シフトレジスタ２１４のビット０−６が、Ｒ
ＥＦＣＬＫ１−ＤＩＶ信号に対し０にスタックした状態
（ｓｔｕｃｋ−ａｔ−ｚｅｒｏ）もしくは１にスタック
した状態（ｓｔｕｃｋ−ａｔ−ｏｎｅ）を示すオール論
理０もしくはオール論理１で満たされたときには、ノア
ゲート２７４は論理０を発生する。ノアゲート２７４の
出力はナンドゲート２７２の第２の入力に接続され、ナ
ンドゲート２７２の出力はナンドゲート２７８の入力及
びトランジスタ２８０のドレインに接続され、トランジ
スタ２８０は、ＣＬＫ−Ａ信号を受信するよう接続され
たゲート及びインバータ２８２，２８４を介してＲＥＦ
ＣＬＫ１−ＥＲＲＯＲ信号を提供するよう接続されたソ
ースを含む。ナンドゲート２７８の第２の入力はクロッ
クセレクタ１１２からＲＥＦＣＬＫ１−ＳＥＬＥＣＴ信
号を受信してトランジスタ２８６及びインバータ２８８
を介してＲＥＦＣＬＫ１−ＦＡＩＬ信号を提供する。ま
た、トランジスタ２８６のゲートはＣＬＫ−Ａ信号を受
信する。有効ＲＥＦＣＬＫ２検出器１０２は有効ＲＥＦ
ＣＬＫ１検出器９８と同様な部品を含み、ＲＥＦＣＬＫ
２クロック信号を監視する。
【００３４】図１、図４−図１０の回路およびブロック
図に図２、図３のフローチャートを関係づけるときに、
まずＳＹＳＴＥＭ ＲＥＳＥＴ信号を肯定することによ
って開始されるパワーオンリセット動作を考える。図７
に戻ると、ＲＥＦＣＬＫ１−ＴＩＭＥＲ信号及びＲＥＦ
ＣＬＫ２−ＴＩＭＥＲ信号は最初は論理１であり、ＲＥ
ＦＣＬＫ１−ＦＡＩＬ信号及びＲＥＦＣＬＫ２−ＦＡＩ
Ｌ信号が論理０であって、ノアゲート１６０の出力では
論理１となる。ナンドゲート１５４，１６４の出力は論
理１であり、ノアゲート１６８の出力に論理１を発生す
る。論理１のＳＹＳＴＥＭ ＲＥＳＥＴ信号によりノア
ゲート１５８，１７０，１７４の出力は論理０となる。
ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号及びＲＥＦＣＬＫ２
−ＡＣＴＩＶＥ信号は共に偽論理０であり、ノアゲート
１７６の出力に真のＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号を
発生する。ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号が肯定され
ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号及びＲＥＦＣＬＫ２
−ＡＣＴＩＶＥ信号がローであれば、図１のマルチプレ
クサ１２は５００ｋＨｚのＲＣ−ＣＬＫ入力クロック信
号をＲＥＦＣＬＫ信号として位相検出器１６に通過さ
せ、ＰＬＬ１０それに追従させる。ループノード２０の
電圧はＲＥＦＣＬＫ１クロック信号及びＲＥＦＣＬＫ２
クロック信号に必要な値に近い公称上の値に移動する。
また、ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号はマルチプレク
サ３２を制御してＭ＝４８で分周されたＶＣＯ発振信号
を選択し、この結果、ＯＳＣＯＵＴはＲＣ−ＣＬＫクロ
ック信号から５００ｋＨｚのＲＥＦＣＬＫの近傍で動作
できるようになる。
図に図２、図３のフローチャートを関係づけるときに、
まずＳＹＳＴＥＭ ＲＥＳＥＴ信号を肯定することによ
って開始されるパワーオンリセット動作を考える。図７
に戻ると、ＲＥＦＣＬＫ１−ＴＩＭＥＲ信号及びＲＥＦ
ＣＬＫ２−ＴＩＭＥＲ信号は最初は論理１であり、ＲＥ
ＦＣＬＫ１−ＦＡＩＬ信号及びＲＥＦＣＬＫ２−ＦＡＩ
Ｌ信号が論理０であって、ノアゲート１６０の出力では
論理１となる。ナンドゲート１５４，１６４の出力は論
理１であり、ノアゲート１６８の出力に論理１を発生す
る。論理１のＳＹＳＴＥＭ ＲＥＳＥＴ信号によりノア
ゲート１５８，１７０，１７４の出力は論理０となる。
ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号及びＲＥＦＣＬＫ２
−ＡＣＴＩＶＥ信号は共に偽論理０であり、ノアゲート
１７６の出力に真のＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号を
発生する。ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号が肯定され
ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号及びＲＥＦＣＬＫ２
−ＡＣＴＩＶＥ信号がローであれば、図１のマルチプレ
クサ１２は５００ｋＨｚのＲＣ−ＣＬＫ入力クロック信
号をＲＥＦＣＬＫ信号として位相検出器１６に通過さ
せ、ＰＬＬ１０それに追従させる。ループノード２０の
電圧はＲＥＦＣＬＫ１クロック信号及びＲＥＦＣＬＫ２
クロック信号に必要な値に近い公称上の値に移動する。
また、ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号はマルチプレク
サ３２を制御してＭ＝４８で分周されたＶＣＯ発振信号
を選択し、この結果、ＯＳＣＯＵＴはＲＣ−ＣＬＫクロ
ック信号から５００ｋＨｚのＲＥＦＣＬＫの近傍で動作
できるようになる。
【００３５】図２のステップ５４に進むと、ノアゲート
１６８の出力の論理１がノアゲート１５８の論理０状態
を維持してこの論理状態がＣＬＫ−Ａ信号及びＣＬＫ−
Ｂ信号の制御のもとでＲＣ−ＣＬＫクロック信号の１周
期の間トランジスタ１７８、インバータ１８０，１８
２、及びトランジスタ１８４を通過するが、ＳＹＳＴＥ
Ｍ ＲＥＳＥＴ信号が不活性となって論理０となる。イ
ンバータ１８６の出力は真のＲＥＦＣＬＫ１−ＳＥＬＥ
ＣＴ信号に対してハイを維持し、一方ＲＥＦＣＬＫ２−
ＳＥＬＥＣＴ信号が偽で論理０となる。ノアゲート１７
０はオール論理０を受けて、ＲＥＦＣＬＫ１−ＡＣＴＩ
ＶＥ信号に対して真の論理１を発生し、ＲＣ−ＣＬＫ−
ＡＣＴＩＶＥ信号に対して論理０を発生する。ノアゲー
ト１６８の出力が論理１であるので、ＲＥＦＣＬＫ２−
ＡＣＴＩＶＥ信号は論理０を維持する。このように、冗
長クロックセレクタ１４のデフォールト状態はマルチプ
レクサ１２を介してＲＥＦＣＬＫ１クロック信号を活性
化してＰＬＬ１０をそれにロックせしめることである。
１６８の出力の論理１がノアゲート１５８の論理０状態
を維持してこの論理状態がＣＬＫ−Ａ信号及びＣＬＫ−
Ｂ信号の制御のもとでＲＣ−ＣＬＫクロック信号の１周
期の間トランジスタ１７８、インバータ１８０，１８
２、及びトランジスタ１８４を通過するが、ＳＹＳＴＥ
Ｍ ＲＥＳＥＴ信号が不活性となって論理０となる。イ
ンバータ１８６の出力は真のＲＥＦＣＬＫ１−ＳＥＬＥ
ＣＴ信号に対してハイを維持し、一方ＲＥＦＣＬＫ２−
ＳＥＬＥＣＴ信号が偽で論理０となる。ノアゲート１７
０はオール論理０を受けて、ＲＥＦＣＬＫ１−ＡＣＴＩ
ＶＥ信号に対して真の論理１を発生し、ＲＣ−ＣＬＫ−
ＡＣＴＩＶＥ信号に対して論理０を発生する。ノアゲー
ト１６８の出力が論理１であるので、ＲＥＦＣＬＫ２−
ＡＣＴＩＶＥ信号は論理０を維持する。このように、冗
長クロックセレクタ１４のデフォールト状態はマルチプ
レクサ１２を介してＲＥＦＣＬＫ１クロック信号を活性
化してＰＬＬ１０をそれにロックせしめることである。
【００３６】クロックステータス回路１９０について
は、ナンドゲート１９２は、インバータ１５６の出力か
らの論理０、ＲＥＦＣＬＫ２−ＳＥＬＥＣＴ信号の論理
０、及びノアゲート１６８の出力からの論理１を受信す
る。同様に、ナンドゲート１９６は、インバータ１６６
の出力及びノアゲート１５８の出力からの論理０、ＲＥ
ＦＣＬＫ１−ＳＥＬＥＣＴ信号の論理１を受信し、ナン
ドゲート２００はインバータ２０２の出力から論理１及
びインバータ２１２の出力から論理０を受信する。ＲＥ
ＳＥＴ−ＦＬＯＡＴ信号は論理０であり、インバータ１
９８の出力は論理１である。このように、ナンドゲート
１９４の４つの入力はすべて論理１であり、ＲＥＳＥＴ
−ＦＤＥＴ信号は論理０である。
は、ナンドゲート１９２は、インバータ１５６の出力か
らの論理０、ＲＥＦＣＬＫ２−ＳＥＬＥＣＴ信号の論理
０、及びノアゲート１６８の出力からの論理１を受信す
る。同様に、ナンドゲート１９６は、インバータ１６６
の出力及びノアゲート１５８の出力からの論理０、ＲＥ
ＦＣＬＫ１−ＳＥＬＥＣＴ信号の論理１を受信し、ナン
ドゲート２００はインバータ２０２の出力から論理１及
びインバータ２１２の出力から論理０を受信する。ＲＥ
ＳＥＴ−ＦＬＯＡＴ信号は論理０であり、インバータ１
９８の出力は論理１である。このように、ナンドゲート
１９４の４つの入力はすべて論理１であり、ＲＥＳＥＴ
−ＦＤＥＴ信号は論理０である。
【００３７】冗長クロックセレクタ１４はＲＥＦＣＬＫ
１クロック信号及びＲＥＦＣＬＫ２クロック信号の健全
度（ｈｅａｌｔｈ）の監視を開始する。ＲＥＦＣＬＫ１
クロック信号は図４の非重複クロック発生器９０によっ
て同相クロック相及び相補クロック相に分離され、さら
に、分周器９４によって分周されて５０％デューティサ
イクルを有して６４ｋＨｚで動作するＲＥＦＣＬＫ１−
ＤＩＶ信号を発生する。同様に、ＲＥＦＣＬＫ２クロッ
ク信号は非重複クロック発生器９２によって同相クロッ
ク相及び相補クロック相に分離され、さらに、分周器１
００によって分周されて有効ＲＥＦＣＬＫ２検出器１０
２に印加されるＲＥＦＣＬＫ２−ＤＩＶ信号を発生す
る。
１クロック信号及びＲＥＦＣＬＫ２クロック信号の健全
度（ｈｅａｌｔｈ）の監視を開始する。ＲＥＦＣＬＫ１
クロック信号は図４の非重複クロック発生器９０によっ
て同相クロック相及び相補クロック相に分離され、さら
に、分周器９４によって分周されて５０％デューティサ
イクルを有して６４ｋＨｚで動作するＲＥＦＣＬＫ１−
ＤＩＶ信号を発生する。同様に、ＲＥＦＣＬＫ２クロッ
ク信号は非重複クロック発生器９２によって同相クロッ
ク相及び相補クロック相に分離され、さらに、分周器１
００によって分周されて有効ＲＥＦＣＬＫ２検出器１０
２に印加されるＲＥＦＣＬＫ２−ＤＩＶ信号を発生す
る。
【００３８】図８に戻ると、ＲＥＦＣＬＫ１−ＤＩＶ信
号はＲＣ発振器１０４からのＣＬＫ−Ａ信号及びＣＬＫ
−Ｂ信号によってクロックされてシフトレジスタ２１４
のビット６に取込まれる。ＣＬＫ−Ａ信号の第１のハイ
状態はトランジスタ２１６をイネーブルして論理１のＲ
ＥＦＣＬＫ１−ＤＩＶ信号を通過させ、ここで、この信
号は反転させられて次の第１のＣＬＫ−Ｂ信号のハイ状
態の間でトランジスタ２２０を通過する。トランジスタ
２２４はそのゲートにおけるロー信号によってオフにさ
れ、トランジスタ２２６はインバータ２２４によってオ
ンにされる。トランジスタ２２６のドレインはノアゲー
ト２７４の第２の入力を電源線２３８の論理０に引下げ
る。６４ｋＨｚ（ハイ状態で７．８マイクロセカンド）
で動作するＲＥＦＣＬＫ１−ＤＩＶ信号及び５００ｋＨ
ｚ−２０％（２．５マイクロセカンドの周期）のローエ
ンドで動作するＣＬＫ−Ａ信号及びＣＬＫ−Ｂ信号によ
り、シフトレジスタ２１４は最悪な場合に少なくとも３
つの論理１をＲＥＦＣＬＫ１−ＤＩＶ信号のハイ状態の
間にその最上位ビットに取込む（ｃｌｏｃｋ ｉｎ）。
シフトレジスタ２１４のビット５、ビット４はビット６
と同様に動作し、この結果ＲＣ−ＣＬＫクロック信号の
３つの周期の終端で論理１がナンドゲート２４０の入力
に出現する。
号はＲＣ発振器１０４からのＣＬＫ−Ａ信号及びＣＬＫ
−Ｂ信号によってクロックされてシフトレジスタ２１４
のビット６に取込まれる。ＣＬＫ−Ａ信号の第１のハイ
状態はトランジスタ２１６をイネーブルして論理１のＲ
ＥＦＣＬＫ１−ＤＩＶ信号を通過させ、ここで、この信
号は反転させられて次の第１のＣＬＫ−Ｂ信号のハイ状
態の間でトランジスタ２２０を通過する。トランジスタ
２２４はそのゲートにおけるロー信号によってオフにさ
れ、トランジスタ２２６はインバータ２２４によってオ
ンにされる。トランジスタ２２６のドレインはノアゲー
ト２７４の第２の入力を電源線２３８の論理０に引下げ
る。６４ｋＨｚ（ハイ状態で７．８マイクロセカンド）
で動作するＲＥＦＣＬＫ１−ＤＩＶ信号及び５００ｋＨ
ｚ−２０％（２．５マイクロセカンドの周期）のローエ
ンドで動作するＣＬＫ−Ａ信号及びＣＬＫ−Ｂ信号によ
り、シフトレジスタ２１４は最悪な場合に少なくとも３
つの論理１をＲＥＦＣＬＫ１−ＤＩＶ信号のハイ状態の
間にその最上位ビットに取込む（ｃｌｏｃｋ ｉｎ）。
シフトレジスタ２１４のビット５、ビット４はビット６
と同様に動作し、この結果ＲＣ−ＣＬＫクロック信号の
３つの周期の終端で論理１がナンドゲート２４０の入力
に出現する。
【００３９】ＲＥＦＣＬＫ１クロック信号が、所望の
４．０９６ＭＨｚで動作して、有効であるとすると、シ
フトレジスタ２１４のビット０−３は前回のＲＥＦＣＬ
Ｋ−ＤＩＶ信号のロー期間からインバータ２２４等の出
力に論理０を含むことになる。ビット０−３のトランジ
スタ２２２等は導通し、ノアゲート２７４の第１の入力
を論理０に引き下げる。このように、シフトレジスタ２
１４のビット０−６間では、ノアゲート２７４の第１、
第２の入力は共に論理０であり、その出力は論理１であ
り、オール０（ｓｔｕｃｋ−ａｔ−ｚｅｒｏ）もしくは
オール１（ｓｔｕｃｋ−ａｔ−ｏｎｅ）欠陥でないこと
を示している。
４．０９６ＭＨｚで動作して、有効であるとすると、シ
フトレジスタ２１４のビット０−３は前回のＲＥＦＣＬ
Ｋ−ＤＩＶ信号のロー期間からインバータ２２４等の出
力に論理０を含むことになる。ビット０−３のトランジ
スタ２２２等は導通し、ノアゲート２７４の第１の入力
を論理０に引き下げる。このように、シフトレジスタ２
１４のビット０−６間では、ノアゲート２７４の第１、
第２の入力は共に論理０であり、その出力は論理１であ
り、オール０（ｓｔｕｃｋ−ａｔ−ｚｅｒｏ）もしくは
オール１（ｓｔｕｃｋ−ａｔ−ｏｎｅ）欠陥でないこと
を示している。
【００４０】ＲＥＦＣＬＫ１−ＤＩＶ信号がハイのとき
には、インバータ２６０の出力の論理０がインバータ２
４８の論理状態を延長して（ｈｏｌｄｓ ｏｆｆ）ビッ
ト４−６にデータが埋まる時間を許容する。ＣＬＫ−Ａ
信号及びＣＬＫ−Ｂ信号の３つのサイクルの間に論理１
がビット６、ビット５、ビット４へシフトされ、ナンド
ゲート２４０の出力を論理０に駆動し、インバータ２４
４の出力を論理１に駆動する。ＲＥＦＣＬＫ１−ＤＩＶ
信号のハイ状態はトランジスタ２４６をイネーブルし、
アンド（ＡＮＤ）ゲート２５８の第１の入力を論理１と
する。アンドゲート２５０の第１の入力はインバータ２
４８の出力における論理０を受け、その第２の入力はイ
ンバータ２６０の出力から論理０を受け、それにより、
ノアゲート２７０の第１の入力に論理０を発生させる。
トランジスタ２６２はインバータ２６０の出力における
論理０によってディスエーブルされる。しかしながら、
ＲＥＦＣＬＫ１クロック信号の前回の有効なロー状態が
インバータ２６４の出力に論理０を確立しており、これ
がフィードバックトランジスタ２６８によってロックさ
れている。アンドゲート２５８の入力における論理１及
び論理０は、アンドゲート２５０の出力における論理０
と共に、ナンドゲート２７２の第１の入力に論理１を発
生し、またナンドゲート２７８の第１の入力に論理０を
発生する。ＲＥＦＣＬＫ１−ＳＥＬＥＣＴ信号は最初は
上述のＳＹＳＴＥＭ ＲＥＳＥＴ信号に続いて真の論理
１であり、ナンドゲート２７８の出力に論理１を発生す
る。ＣＬＫ−Ａ信号の次のハイ状態は、ナンドゲート２
７２の出力の論理０をトランジスタ２８０を通過させ、
また、ナンドゲート２７８の出力の論理１をトランジス
タ２８６を通過させ、これにより、ＲＥＦＣＬＫ１−Ｅ
ＲＲＯＲ信号及びＲＥＦＣＬＫ１−ＦＡＩＬ信号を論理
０にし、有効なＲＥＦＣＬＫ１クロック信号を示すこと
なる。ＲＥＦＣＬＫ１タイマ１０８はＲＥＦＣＬＫ１−
ＥＲＲＯＲ信号を反転し、論理１のＲＥＦＣＬＫ１−Ｔ
ＩＭＥＲ信号を図７のナンドゲート１５４の第２の入力
に提供する。
には、インバータ２６０の出力の論理０がインバータ２
４８の論理状態を延長して（ｈｏｌｄｓ ｏｆｆ）ビッ
ト４−６にデータが埋まる時間を許容する。ＣＬＫ−Ａ
信号及びＣＬＫ−Ｂ信号の３つのサイクルの間に論理１
がビット６、ビット５、ビット４へシフトされ、ナンド
ゲート２４０の出力を論理０に駆動し、インバータ２４
４の出力を論理１に駆動する。ＲＥＦＣＬＫ１−ＤＩＶ
信号のハイ状態はトランジスタ２４６をイネーブルし、
アンド（ＡＮＤ）ゲート２５８の第１の入力を論理１と
する。アンドゲート２５０の第１の入力はインバータ２
４８の出力における論理０を受け、その第２の入力はイ
ンバータ２６０の出力から論理０を受け、それにより、
ノアゲート２７０の第１の入力に論理０を発生させる。
トランジスタ２６２はインバータ２６０の出力における
論理０によってディスエーブルされる。しかしながら、
ＲＥＦＣＬＫ１クロック信号の前回の有効なロー状態が
インバータ２６４の出力に論理０を確立しており、これ
がフィードバックトランジスタ２６８によってロックさ
れている。アンドゲート２５８の入力における論理１及
び論理０は、アンドゲート２５０の出力における論理０
と共に、ナンドゲート２７２の第１の入力に論理１を発
生し、またナンドゲート２７８の第１の入力に論理０を
発生する。ＲＥＦＣＬＫ１−ＳＥＬＥＣＴ信号は最初は
上述のＳＹＳＴＥＭ ＲＥＳＥＴ信号に続いて真の論理
１であり、ナンドゲート２７８の出力に論理１を発生す
る。ＣＬＫ−Ａ信号の次のハイ状態は、ナンドゲート２
７２の出力の論理０をトランジスタ２８０を通過させ、
また、ナンドゲート２７８の出力の論理１をトランジス
タ２８６を通過させ、これにより、ＲＥＦＣＬＫ１−Ｅ
ＲＲＯＲ信号及びＲＥＦＣＬＫ１−ＦＡＩＬ信号を論理
０にし、有効なＲＥＦＣＬＫ１クロック信号を示すこと
なる。ＲＥＦＣＬＫ１タイマ１０８はＲＥＦＣＬＫ１−
ＥＲＲＯＲ信号を反転し、論理１のＲＥＦＣＬＫ１−Ｔ
ＩＭＥＲ信号を図７のナンドゲート１５４の第２の入力
に提供する。
【００４１】ＲＥＦＣＬＫ１−ＤＩＶ信号が論理０に移
行すると、トランジスタ２４６を介する信号パスはディ
スエーブルされ、これにより、フィードバックトランジ
スタ２５６はインバータ２４８の入力におけるインバー
タ２４４の論理０状態およびアンドゲート２５０の第１
の入力におけるその相補的状態（論理１状態）をラッチ
する。インバータ２４８の論理０状態のためにアンドゲ
ート２５０の出力は論理０であるが、インバータ２６０
の出力は論理１となる。このように、ＲＥＦＣＬＫ１−
ＤＩＶ信号のハイ状態の有効性は論理０への遷移時にチ
ェックされ、この結果、インバータ２４８の中間論理状
態はシフトレジスタ２１４のビット４−６が所望のデー
タを含むまで無視される。
行すると、トランジスタ２４６を介する信号パスはディ
スエーブルされ、これにより、フィードバックトランジ
スタ２５６はインバータ２４８の入力におけるインバー
タ２４４の論理０状態およびアンドゲート２５０の第１
の入力におけるその相補的状態（論理１状態）をラッチ
する。インバータ２４８の論理０状態のためにアンドゲ
ート２５０の出力は論理０であるが、インバータ２６０
の出力は論理１となる。このように、ＲＥＦＣＬＫ１−
ＤＩＶ信号のハイ状態の有効性は論理０への遷移時にチ
ェックされ、この結果、インバータ２４８の中間論理状
態はシフトレジスタ２１４のビット４−６が所望のデー
タを含むまで無視される。
【００４２】アンドゲート２５８の第２の入力における
論理０がインバータ２６４の論理状態を延長してビット
４−６が埋められる時間を与えるが、シフトレジスタ２
１４のビット４−６はＲＥＦＣＬＫ１−ＤＩＶ信号から
の論理０で満たされ始める。さらに３つのＣＬＫ−Ａ信
号及びＣＬＫ−Ｂ信号のサイクルの後、論理０がビット
６、ビット５、ビット４の出力に出現し、ノアゲート２
４２の出力を論理１に駆動する。ＲＥＦＣＬＫ１−ＤＩ
Ｖ信号のロー状態はトランジスタ２６２をイネーブルし
てインバータ２６４の出力に論理０を提供し、一方、ア
ンドゲート２５８の第１の入力はＲＥＦＣＬＫ１−ＤＩ
Ｖ信号から論理０を受け、これにより、ノアゲート２７
０の第２の入力に論理０を発生する。なお、ＲＥＦＣＬ
Ｋ１クロック信号の前回の有効なハイ状態はインバータ
２４８の出力に論理０を確立しており、これはトランジ
スタ２４６がディスエーブルされているのでフィードバ
ックトランジスタ２５６によって適切にロックされるこ
とに注意。アンドゲート２５０，２５８の出力における
論理０はナンドゲート２７２の第１の入力に論理１を発
生し、また、ナンドゲート２７８の第１の入力に論理０
を発生する。ＣＬＫ−Ａ信号の次のハイ状態はナンゲー
ト２７２の出力における論理０をトランジスタ２８０を
通過させ、ナンドゲート２７８の出力における論理１を
トランジスタ２８６を通過させ、これにより、ＲＥＦＣ
ＬＫ１−ＥＲＲＯＲ信号及びＲＥＦＣＬＫ１−ＦＡＩＬ
信号を論理０にし、再び有効ＲＥＦＣＬＫ１クロック信
号を示すことになる。
論理０がインバータ２６４の論理状態を延長してビット
４−６が埋められる時間を与えるが、シフトレジスタ２
１４のビット４−６はＲＥＦＣＬＫ１−ＤＩＶ信号から
の論理０で満たされ始める。さらに３つのＣＬＫ−Ａ信
号及びＣＬＫ−Ｂ信号のサイクルの後、論理０がビット
６、ビット５、ビット４の出力に出現し、ノアゲート２
４２の出力を論理１に駆動する。ＲＥＦＣＬＫ１−ＤＩ
Ｖ信号のロー状態はトランジスタ２６２をイネーブルし
てインバータ２６４の出力に論理０を提供し、一方、ア
ンドゲート２５８の第１の入力はＲＥＦＣＬＫ１−ＤＩ
Ｖ信号から論理０を受け、これにより、ノアゲート２７
０の第２の入力に論理０を発生する。なお、ＲＥＦＣＬ
Ｋ１クロック信号の前回の有効なハイ状態はインバータ
２４８の出力に論理０を確立しており、これはトランジ
スタ２４６がディスエーブルされているのでフィードバ
ックトランジスタ２５６によって適切にロックされるこ
とに注意。アンドゲート２５０，２５８の出力における
論理０はナンドゲート２７２の第１の入力に論理１を発
生し、また、ナンドゲート２７８の第１の入力に論理０
を発生する。ＣＬＫ−Ａ信号の次のハイ状態はナンゲー
ト２７２の出力における論理０をトランジスタ２８０を
通過させ、ナンドゲート２７８の出力における論理１を
トランジスタ２８６を通過させ、これにより、ＲＥＦＣ
ＬＫ１−ＥＲＲＯＲ信号及びＲＥＦＣＬＫ１−ＦＡＩＬ
信号を論理０にし、再び有効ＲＥＦＣＬＫ１クロック信
号を示すことになる。
【００４３】ＲＥＦＣＬＫ１−ＤＩＶ信号が論理１に移
行すると、トランジスタ２６２を介する信号パスはディ
スエーブルされ、これによりフィードバックトランジス
タ２６８はインバータ２６４の入力におけるノアゲート
２４２の論理１状態およびアンドゲート２５８の第２の
入力におけるその相補状態をラッチする。アンドゲート
２５８の出力は論理０であるが、アンドゲート２５８の
第１の入力は、インバータ２６４の論理０状態のため
に、論理１となる。このように、ＲＥＦＣＬＫ１−ＤＩ
Ｖ信号のローの状態の有効性はその正方向遷移時におい
てチェックされる。
行すると、トランジスタ２６２を介する信号パスはディ
スエーブルされ、これによりフィードバックトランジス
タ２６８はインバータ２６４の入力におけるノアゲート
２４２の論理１状態およびアンドゲート２５８の第２の
入力におけるその相補状態をラッチする。アンドゲート
２５８の出力は論理０であるが、アンドゲート２５８の
第１の入力は、インバータ２６４の論理０状態のため
に、論理１となる。このように、ＲＥＦＣＬＫ１−ＤＩ
Ｖ信号のローの状態の有効性はその正方向遷移時におい
てチェックされる。
【００４４】有効ＲＥＦＣＬＫ２検出器１０２において
も同時に同様な処理が行なわれる。有効ＲＥＦＣＬＫ２
検出器１０２における２１４のようなシフトレジスタが
ＲＥＦＣＬＫ２−ＤＩＶ信号からの少なくとも３つの論
理１とこれらに続く少なくとも３つの論理０をクロック
入力する限り、ナンドゲート２７２等の出力信号は論理
０に滞まる。しかしながら、ＲＥＦＣＬＫ２−ＳＥＬＥ
ＣＴ信号が論理０であるので、ナンドゲート２７８の出
力は論理１に保持され、これにより使用されていないＲ
ＥＦＣＬＫ２クロック信号についてエラーが発生したと
きにＲＥＦＣＬＫ２−ＦＡＩＬ信号がクロックを切替え
ないようにする。
も同時に同様な処理が行なわれる。有効ＲＥＦＣＬＫ２
検出器１０２における２１４のようなシフトレジスタが
ＲＥＦＣＬＫ２−ＤＩＶ信号からの少なくとも３つの論
理１とこれらに続く少なくとも３つの論理０をクロック
入力する限り、ナンドゲート２７２等の出力信号は論理
０に滞まる。しかしながら、ＲＥＦＣＬＫ２−ＳＥＬＥ
ＣＴ信号が論理０であるので、ナンドゲート２７８の出
力は論理１に保持され、これにより使用されていないＲ
ＥＦＣＬＫ２クロック信号についてエラーが発生したと
きにＲＥＦＣＬＫ２−ＦＡＩＬ信号がクロックを切替え
ないようにする。
【００４５】このように、正常な動作については、ＲＥ
ＦＣＬＫ１クロック信号（もしくはＲＥＦＣＬＫ２クロ
ック信号）はＰＬＬ１０を駆動し、ループがロックされ
ていることを示す論理１のＤＥＴＥＣＴ信号を発生す
る。ＤＥＴＥＣＴ信号の完全な議論は上述の関連特許出
願“位相ロックループのためのロック検出”に記載され
ている。簡単に述べると、ＲＥＦＣＬＫ信号とＯＳＣＯ
ＵＴ信号との位相差がＴＩＭＥＳＬＯＴウィンドウ内に
ある限り、ＤＥＴＥＣＴ信号が維持される。
ＦＣＬＫ１クロック信号（もしくはＲＥＦＣＬＫ２クロ
ック信号）はＰＬＬ１０を駆動し、ループがロックされ
ていることを示す論理１のＤＥＴＥＣＴ信号を発生す
る。ＤＥＴＥＣＴ信号の完全な議論は上述の関連特許出
願“位相ロックループのためのロック検出”に記載され
ている。簡単に述べると、ＲＥＦＣＬＫ信号とＯＳＣＯ
ＵＴ信号との位相差がＴＩＭＥＳＬＯＴウィンドウ内に
ある限り、ＤＥＴＥＣＴ信号が維持される。
【００４６】ＤＥＴＥＣＴ信号は図９に示すロック検出
器およびフロート回路３８に印加される。シフトレジス
タ２９０は１／Ｎ分周回路３０からＤＥＴＥＣＴ信号及
びＳＡＭＰＬＥ−ＣＬＯＣＫ信号を受信して７つの論理
１のＤＥＴＥＣＴ信号のシフト後にハイレベルのＡＬＬ
−ＯＮＥ（オール１）信号を提供する。これは位相ロッ
クで動作している場合である。ＡＬＬ−ＯＮＥ信号はフ
リップフロップ２９２のセット入力に印加され、また、
フリップフロップ２９２のリセット入力はオアゲート２
９４の出力に接続され、オアゲート２９４はその第１、
第２の入力に印加されたＲＥＳＥＴ−ＦＤＥＴ信号及び
ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号に応答する。フリップ
フロップ２９２のＱ出力はアンドゲート２９６の第１の
入力に接続され、＊Ｑ出力はノアゲート２９８の第１の
入力に接続されている。ＡＬＬ−ＯＮＥ信号が論理１に
切替った後にフリップフロップ２９２のＱ出力は正常な
動作状態に対して論理１となる。アンドゲート２９６の
出力はＬＯＣＫ信号を提供し、ノアゲート２９８の出力
はＦＬＯＡＴ信号を提供する。ＲＥＳＥＴ−ＦＤＥＴ信
号もしくはＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号はフリップ
フロップ２９２をリセットでき、これにより、ＬＯＣＫ
信号及びＦＬＯＡＴ信号を論理０にセットする。
器およびフロート回路３８に印加される。シフトレジス
タ２９０は１／Ｎ分周回路３０からＤＥＴＥＣＴ信号及
びＳＡＭＰＬＥ−ＣＬＯＣＫ信号を受信して７つの論理
１のＤＥＴＥＣＴ信号のシフト後にハイレベルのＡＬＬ
−ＯＮＥ（オール１）信号を提供する。これは位相ロッ
クで動作している場合である。ＡＬＬ−ＯＮＥ信号はフ
リップフロップ２９２のセット入力に印加され、また、
フリップフロップ２９２のリセット入力はオアゲート２
９４の出力に接続され、オアゲート２９４はその第１、
第２の入力に印加されたＲＥＳＥＴ−ＦＤＥＴ信号及び
ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号に応答する。フリップ
フロップ２９２のＱ出力はアンドゲート２９６の第１の
入力に接続され、＊Ｑ出力はノアゲート２９８の第１の
入力に接続されている。ＡＬＬ−ＯＮＥ信号が論理１に
切替った後にフリップフロップ２９２のＱ出力は正常な
動作状態に対して論理１となる。アンドゲート２９６の
出力はＬＯＣＫ信号を提供し、ノアゲート２９８の出力
はＦＬＯＡＴ信号を提供する。ＲＥＳＥＴ−ＦＤＥＴ信
号もしくはＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号はフリップ
フロップ２９２をリセットでき、これにより、ＬＯＣＫ
信号及びＦＬＯＡＴ信号を論理０にセットする。
【００４７】また、ロック検出器およびフロート回路３
８は７ビットのシフトレジスタ３００を含み、瞬間的な
グリッチの後におけるＲＥＦＣＬＫクロック信号におけ
る位相シフトを検出する。シフトレジスタ２９０、３０
０は上述の図８のシフトレジスタ２１４と同様の構成を
なしている。ＤＥＴＥＣＴ信号はシフトレジスタ３００
のリセット入力に印加され、シフレジスタ３００のデー
タ入力は電源線２３６からの論理１を受信するように接
続されている。論理１のＤＥＴＥＣＴ信号はシフトレジ
スタ３００をオール０にリセットする。ＤＥＴＥＣＴ信
号が論理０のとき、ＣＬＫ−Ａ信号及びＣＬＫ−Ｂ信号
は論理０をシフトレジスタ３００を介してＲＥＳＥＴ−
ＦＬＯＡＴ信号としてその出力に現れるまでシフトし、
このＲＥＳＥＴ−ＦＬＯＡＴ信号は図７のインバータ１
９８を介してナンドゲート１９４の第４の入力に印加さ
れる。このように、万一ＲＥＦＣＬＫ１クロックのグリ
ッチからＤＥＴＥＣＴ信号がローレベルに低下したとき
には、シフトレジスタ３００は論理１のクロック入力を
開始する。ＲＥＦＣＬＫ１クロック信号がＯＳＣＯＵＴ
信号に同相である正常な動作に戻ると、ＤＥＴＥＣＴ信
号は論理１に戻り、シフトレジスタ３００をリセットし
て効果的にその計数を停止する。しかしながら、ＲＥＦ
ＣＬＫ１が正常な動作に戻っても、ＯＳＣＯＵＴ信号と
同相でないときには、ＲＥＳＥＴ−ＦＬＯＡＴ信号はＣ
ＬＫ−Ａ信号及びＣＬＫ−Ｂ信号の７周期で論理１とな
り、ＲＥＳＥＴ−ＦＤＥＴ信号を強制的に論理１にし、
論理０のＦＬＯＡＴ信号に対してフリップフロップ２９
２の＊Ｑ出力をリセットする。これにより、チャージポ
ンプ１８はループノード２０を調整でき、ＰＬＬ１０に
対して位相ロックを再達成できる。
８は７ビットのシフトレジスタ３００を含み、瞬間的な
グリッチの後におけるＲＥＦＣＬＫクロック信号におけ
る位相シフトを検出する。シフトレジスタ２９０、３０
０は上述の図８のシフトレジスタ２１４と同様の構成を
なしている。ＤＥＴＥＣＴ信号はシフトレジスタ３００
のリセット入力に印加され、シフレジスタ３００のデー
タ入力は電源線２３６からの論理１を受信するように接
続されている。論理１のＤＥＴＥＣＴ信号はシフトレジ
スタ３００をオール０にリセットする。ＤＥＴＥＣＴ信
号が論理０のとき、ＣＬＫ−Ａ信号及びＣＬＫ−Ｂ信号
は論理０をシフトレジスタ３００を介してＲＥＳＥＴ−
ＦＬＯＡＴ信号としてその出力に現れるまでシフトし、
このＲＥＳＥＴ−ＦＬＯＡＴ信号は図７のインバータ１
９８を介してナンドゲート１９４の第４の入力に印加さ
れる。このように、万一ＲＥＦＣＬＫ１クロックのグリ
ッチからＤＥＴＥＣＴ信号がローレベルに低下したとき
には、シフトレジスタ３００は論理１のクロック入力を
開始する。ＲＥＦＣＬＫ１クロック信号がＯＳＣＯＵＴ
信号に同相である正常な動作に戻ると、ＤＥＴＥＣＴ信
号は論理１に戻り、シフトレジスタ３００をリセットし
て効果的にその計数を停止する。しかしながら、ＲＥＦ
ＣＬＫ１が正常な動作に戻っても、ＯＳＣＯＵＴ信号と
同相でないときには、ＲＥＳＥＴ−ＦＬＯＡＴ信号はＣ
ＬＫ−Ａ信号及びＣＬＫ−Ｂ信号の７周期で論理１とな
り、ＲＥＳＥＴ−ＦＤＥＴ信号を強制的に論理１にし、
論理０のＦＬＯＡＴ信号に対してフリップフロップ２９
２の＊Ｑ出力をリセットする。これにより、チャージポ
ンプ１８はループノード２０を調整でき、ＰＬＬ１０に
対して位相ロックを再達成できる。
【００４８】アンドゲート２９６，２９８の第２の入力
はＤＥＴＥＣＴ信号を受信して図２のステップ６２−６
４に従って急速な回復（ｑｕｉｃｋ ｒｅｃｏｖｅｒ
ｙ）の機能を提供する。ＲＥＦＣＬＫ１クロック信号に
ついて問題があれば、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ
信号との位相差がＴＩＭＥＳＬＯＴウィンドウを超えて
いるのでＤＥＴＥＣＴ信号は急速に論理０となり、これ
により、ＬＯＣＫ信号は強制的に論理０となり、ＦＬＯ
ＡＴ信号は強制的に論理１となる。ＦＬＯＡＴ信号はチ
ャージポンプ１８に印加され、ループノード２０の充放
電をディスエーブルする。
はＤＥＴＥＣＴ信号を受信して図２のステップ６２−６
４に従って急速な回復（ｑｕｉｃｋ ｒｅｃｏｖｅｒ
ｙ）の機能を提供する。ＲＥＦＣＬＫ１クロック信号に
ついて問題があれば、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ
信号との位相差がＴＩＭＥＳＬＯＴウィンドウを超えて
いるのでＤＥＴＥＣＴ信号は急速に論理０となり、これ
により、ＬＯＣＫ信号は強制的に論理０となり、ＦＬＯ
ＡＴ信号は強制的に論理１となる。ＦＬＯＡＴ信号はチ
ャージポンプ１８に印加され、ループノード２０の充放
電をディスエーブルする。
【００４９】チャージポンプ１８の一例は図１０に示さ
れ、インバータ３０２を含んでいる。インバータ３０２
はアップ制御信号を受信する入力及びナンドゲート３０
４の第１の入力に接続された出力を有する。ナンドゲー
ト３０４の出力信号はトランジスタ３０６のゲートに印
加され、トランジスタ３０６は電源線２３６に接続され
たソース及びループフィルタ２２を充電するためにルー
プノード２０に接続されたドレインを有する。位相検出
器１６のダウン制御信号はインバータ３０８を介してナ
ンドゲート３１０の第１の入力に印加される。ナンドゲ
ート３１０の出力はインバータ３１４によって補数化さ
れ、かつ、トランジスタ３１６のゲートに印加される。
トランジスタ３１６のソースは電源線２３８に接続さ
れ、トランジスタ３１６のドレインはループノード２０
に接続されてループフィルタ２２を放電する。ＦＬＯＡ
Ｔ制御信号はインバータ３２２を介してナンドゲート３
０４，３１０の第２の入力に印加される。
れ、インバータ３０２を含んでいる。インバータ３０２
はアップ制御信号を受信する入力及びナンドゲート３０
４の第１の入力に接続された出力を有する。ナンドゲー
ト３０４の出力信号はトランジスタ３０６のゲートに印
加され、トランジスタ３０６は電源線２３６に接続され
たソース及びループフィルタ２２を充電するためにルー
プノード２０に接続されたドレインを有する。位相検出
器１６のダウン制御信号はインバータ３０８を介してナ
ンドゲート３１０の第１の入力に印加される。ナンドゲ
ート３１０の出力はインバータ３１４によって補数化さ
れ、かつ、トランジスタ３１６のゲートに印加される。
トランジスタ３１６のソースは電源線２３８に接続さ
れ、トランジスタ３１６のドレインはループノード２０
に接続されてループフィルタ２２を放電する。ＦＬＯＡ
Ｔ制御信号はインバータ３２２を介してナンドゲート３
０４，３１０の第２の入力に印加される。
【００５０】ＦＬＯＡＴ信号が論理１のとき、ナンドゲ
ート３０４，３１０の出力は論理１であるのでアップ制
御信号及びダウン制御信号はディスエーブルされ、これ
により、トランジスタ３０６，３１６はディスエーブル
される。このように、ＦＬＯＡＴ信号はアップ制御信号
及びダウン制御信号がループノード２０の電圧が変化し
てループノード２０はフローティング状態となることを
禁止する。あるいは、論理０のＦＬＯＡＴ信号はアップ
制御信号及びダウン制御信号の論理状態をナンドゲート
３０４，３１０を通過させ、これに応じてトランジスタ
３０６，３１６がループノード２０を充電及び放電でき
るようにする。
ート３０４，３１０の出力は論理１であるのでアップ制
御信号及びダウン制御信号はディスエーブルされ、これ
により、トランジスタ３０６，３１６はディスエーブル
される。このように、ＦＬＯＡＴ信号はアップ制御信号
及びダウン制御信号がループノード２０の電圧が変化し
てループノード２０はフローティング状態となることを
禁止する。あるいは、論理０のＦＬＯＡＴ信号はアップ
制御信号及びダウン制御信号の論理状態をナンドゲート
３０４，３１０を通過させ、これに応じてトランジスタ
３０６，３１６がループノード２０を充電及び放電でき
るようにする。
【００５１】図２に戻ると、クロックが急速に回復して
も、ＲＥＦＣＬＫ１クロック信号がビート（ｂｅａｔ）
をスキップしてＲＥＦＣＬＫ１チェックステップ６０を
失敗した場合を考える。この場合、ＲＥＦＣＬＫ信号と
ＯＳＣＯＵＴ信号との位相差はＴＩＭＥＳＬＯＴウィン
ドウをＤＥＴＥＣＴ信号がローレベルに降下するには充
分長い短期間の間だけ超えて延び、これにより、ＶＣＯ
フロートステップ６２及びＲＥＦＣＬＫ１迅速回復ステ
ップ６４をトリガする。アンドゲート２９６の第２の入
力及びノアゲート２９８の第２の入力における論理０の
ＤＥＴＥＣＴ信号はＬＯＣＫ信号を強制的にローレベル
にし、また、ＦＬＯＡＴ信号を強制的に論理１にし、こ
れにより、ループノード２０をフローティングにして定
常的にホールドする。また、ＤＥＴＥＣＴ信号はシフト
レジスタ３００からリセットを除去してその計数シーケ
ンスを開始する。ＲＥＦＣＬＫ１クロック信号が同相に
戻ると、ＤＥＴＥＣＴ信号は論理１に戻り、シフトレジ
スタ３００をリセットすると共にＲＥＳＥＴ−ＦＬＯＡ
Ｔ信号を論理０のディスエーブル状態に維持する。ＬＯ
ＣＫ信号は論理１に戻り、また、ＦＬＯＡＴ信号が除去
され、これにより、ＰＬＬ１０は動作し続けることが可
能となり、ここで、図２のステップ６２−６６における
急速回復手順に従ってそれが禁止される。
も、ＲＥＦＣＬＫ１クロック信号がビート（ｂｅａｔ）
をスキップしてＲＥＦＣＬＫ１チェックステップ６０を
失敗した場合を考える。この場合、ＲＥＦＣＬＫ信号と
ＯＳＣＯＵＴ信号との位相差はＴＩＭＥＳＬＯＴウィン
ドウをＤＥＴＥＣＴ信号がローレベルに降下するには充
分長い短期間の間だけ超えて延び、これにより、ＶＣＯ
フロートステップ６２及びＲＥＦＣＬＫ１迅速回復ステ
ップ６４をトリガする。アンドゲート２９６の第２の入
力及びノアゲート２９８の第２の入力における論理０の
ＤＥＴＥＣＴ信号はＬＯＣＫ信号を強制的にローレベル
にし、また、ＦＬＯＡＴ信号を強制的に論理１にし、こ
れにより、ループノード２０をフローティングにして定
常的にホールドする。また、ＤＥＴＥＣＴ信号はシフト
レジスタ３００からリセットを除去してその計数シーケ
ンスを開始する。ＲＥＦＣＬＫ１クロック信号が同相に
戻ると、ＤＥＴＥＣＴ信号は論理１に戻り、シフトレジ
スタ３００をリセットすると共にＲＥＳＥＴ−ＦＬＯＡ
Ｔ信号を論理０のディスエーブル状態に維持する。ＬＯ
ＣＫ信号は論理１に戻り、また、ＦＬＯＡＴ信号が除去
され、これにより、ＰＬＬ１０は動作し続けることが可
能となり、ここで、図２のステップ６２−６６における
急速回復手順に従ってそれが禁止される。
【００５２】あるいは、ＲＥＦＣＬＫ１クロック信号が
位相外れを回復したとき、チャージポンプ１８がディス
エーブルされるのでＤＥＴＥＣＴ信号は論理０に留ま
り、これにより、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ信号
との位相差はＴＩＭＥＳＬＯＴウィンドウを超えて延び
続ける。ＲＣ−ＣＬＫ信号の７周期の経過後、論理１の
ＲＥＳＥＴ−ＦＬＯＡＴ信号はシフトレジスタ３００の
出力に出現し、ここで、この信号は図７のインバータ１
９８によって論理０に補数化される。ナンドゲート１９
４の出力は論理１となり、図９のオアゲート２９４を介
して戻り、フリップフロップ２９２のリセット入力に論
理１を発生する。フリップフロップ２９２のＱ出力は論
理０にリセットし、＊Ｑ出力は論理１となり、こりによ
り、ＬＯＣＫ信号及びＦＬＯＡＴ信号の両方を強制的に
偽の論理０にする。これにより、チャージポンプ１８は
ＶＣＯ２４を図２のステップ６６、５６に従ってＲＥＦ
ＣＬＫ１信号の新しい位相に調整する。
位相外れを回復したとき、チャージポンプ１８がディス
エーブルされるのでＤＥＴＥＣＴ信号は論理０に留ま
り、これにより、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ信号
との位相差はＴＩＭＥＳＬＯＴウィンドウを超えて延び
続ける。ＲＣ−ＣＬＫ信号の７周期の経過後、論理１の
ＲＥＳＥＴ−ＦＬＯＡＴ信号はシフトレジスタ３００の
出力に出現し、ここで、この信号は図７のインバータ１
９８によって論理０に補数化される。ナンドゲート１９
４の出力は論理１となり、図９のオアゲート２９４を介
して戻り、フリップフロップ２９２のリセット入力に論
理１を発生する。フリップフロップ２９２のＱ出力は論
理０にリセットし、＊Ｑ出力は論理１となり、こりによ
り、ＬＯＣＫ信号及びＦＬＯＡＴ信号の両方を強制的に
偽の論理０にする。これにより、チャージポンプ１８は
ＶＣＯ２４を図２のステップ６６、５６に従ってＲＥＦ
ＣＬＫ１信号の新しい位相に調整する。
【００５３】位相検出器１６がＲＥＦＣＬＫ信号とＯＳ
ＣＯＵＴ信号との位相差をＴＩＭＥＳＬＯＴウィンドウ
内に修正すると、ＤＥＴＥＣＴ信号は再び論理１とな
る。一旦、７つの論理１がＳＡＭＰＬＥ−ＣＬＯＣＫ信
号によってシフトレジスタ２９０にクロック入力される
と、ＡＬＬ−ＯＮＥ信号は論理１に切替り、フリップフ
ロップ２９２のＱ出力及び＊Ｑ出力をそれぞれ、論理１
及び論理０にセットする。ＬＯＣＫ信号は再び真の論理
１となり、ＦＬＯＡＴ信号は偽の論理０のままとなる。
ＲＥＦＣＬＫ１チェックステップ６０はＲＥＦＣＬＫ１
クロック信号を監視し続ける。
ＣＯＵＴ信号との位相差をＴＩＭＥＳＬＯＴウィンドウ
内に修正すると、ＤＥＴＥＣＴ信号は再び論理１とな
る。一旦、７つの論理１がＳＡＭＰＬＥ−ＣＬＯＣＫ信
号によってシフトレジスタ２９０にクロック入力される
と、ＡＬＬ−ＯＮＥ信号は論理１に切替り、フリップフ
ロップ２９２のＱ出力及び＊Ｑ出力をそれぞれ、論理１
及び論理０にセットする。ＬＯＣＫ信号は再び真の論理
１となり、ＦＬＯＡＴ信号は偽の論理０のままとなる。
ＲＥＦＣＬＫ１チェックステップ６０はＲＥＦＣＬＫ１
クロック信号を監視し続ける。
【００５４】次に、ＲＥＦＣＬＫ１クロック信号の周波
数があまりにも高めにドリフトしてＲＥＦＣＬＫ１チェ
ックステップ６０が再び失敗した場合を想定する。前回
の失敗例の瞬間的グリッチは冗長的クロック信号はＲＥ
ＦＣＬＫ１とＲＥＦＣＬＫ２との間の切替を招かない。
これは、より低い周波数（６４ＫＨｚ）のＲＥＦＣＬＫ
１−ＤＩＶ信号が上述のものより長い期間の連続的な失
敗を必要とするからである。この例においては、無効の
ＲＥＦＣＬＫ１クロック信号の周波数が高くなると、Ｒ
ＥＦＣＬＫ信号とＯＳＣＯＵＴ信号との位相差をＴＩＭ
ＥＳＬＯＴウィンドウを超えて拡張し、これにより、Ｄ
ＥＴＥＣＴ信号をローレベルに降下させる。ＰＬＬ１０
は上述のステップ６２−６６の急速回復手順を実行しよ
うとするが、ＦＬＯＡＴ信号がチャージポンプ１８をデ
ィスエーブルしているので、ＶＣＯ２４はより高い周波
数に調整できず、従って、ＤＥＴＥＣＴ信号は論理０に
維持される。
数があまりにも高めにドリフトしてＲＥＦＣＬＫ１チェ
ックステップ６０が再び失敗した場合を想定する。前回
の失敗例の瞬間的グリッチは冗長的クロック信号はＲＥ
ＦＣＬＫ１とＲＥＦＣＬＫ２との間の切替を招かない。
これは、より低い周波数（６４ＫＨｚ）のＲＥＦＣＬＫ
１−ＤＩＶ信号が上述のものより長い期間の連続的な失
敗を必要とするからである。この例においては、無効の
ＲＥＦＣＬＫ１クロック信号の周波数が高くなると、Ｒ
ＥＦＣＬＫ信号とＯＳＣＯＵＴ信号との位相差をＴＩＭ
ＥＳＬＯＴウィンドウを超えて拡張し、これにより、Ｄ
ＥＴＥＣＴ信号をローレベルに降下させる。ＰＬＬ１０
は上述のステップ６２−６６の急速回復手順を実行しよ
うとするが、ＦＬＯＡＴ信号がチャージポンプ１８をデ
ィスエーブルしているので、ＶＣＯ２４はより高い周波
数に調整できず、従って、ＤＥＴＥＣＴ信号は論理０に
維持される。
【００５５】ＲＥＦＣＬＫ１−ＤＩＶ信号は無効のＲＥ
ＦＣＬＫ１クロック信号のより高い周波数に追随し、こ
の結果、ＲＥＦＣＬＫ１−ＤＩＶ信号が論理０に遷移す
る前のＲＥＦＣＬＫ１−ＤＩＶ信号のハイ状態の間に、
２つの論理１のみがシフトレジスタ２１４のビット５、
ビット６にシフト入力される。ナンドゲート２４０の入
力におけるシフトレジスタ２１４のビット６、ビット
５、ビット４からの“１１０”パターンはインバータ２
４４の入力に論理１を発生し、また、インバータ２４８
の出力に論理１を発生し、この論理１はＲＥＦＣＬＫ１
−ＤＩＶ信号がローレベルに切替ったときにトランジス
タ２５６によってラッチされる。ＲＥＦＣＬＫ１−ＤＩ
Ｖ信号は論理０であり、トランジスタ２４６をオフに
し、インバータ２６０を介してトランジスタ２６２をオ
ンにする。インバータ２６０の出力の論理１はインバー
タ２４８の出力の論理１と組合せてアンドゲート２５０
の出力に論理１を発生し、また、ノアゲート２７０の出
力に論理０を発生する。ナンドゲート２７２の出力はハ
イとなり、ナンドゲート２７８の出力は論理０となる。
ＲＥＦＣＬＫ１−ＥＲＲＯＲ信号及びＲＥＦＣＬＫ１−
ＦＡＩＬ信号は共に論理１となり、無効のＲＥＦＣＬＫ
１クロック信号を示すことになる。
ＦＣＬＫ１クロック信号のより高い周波数に追随し、こ
の結果、ＲＥＦＣＬＫ１−ＤＩＶ信号が論理０に遷移す
る前のＲＥＦＣＬＫ１−ＤＩＶ信号のハイ状態の間に、
２つの論理１のみがシフトレジスタ２１４のビット５、
ビット６にシフト入力される。ナンドゲート２４０の入
力におけるシフトレジスタ２１４のビット６、ビット
５、ビット４からの“１１０”パターンはインバータ２
４４の入力に論理１を発生し、また、インバータ２４８
の出力に論理１を発生し、この論理１はＲＥＦＣＬＫ１
−ＤＩＶ信号がローレベルに切替ったときにトランジス
タ２５６によってラッチされる。ＲＥＦＣＬＫ１−ＤＩ
Ｖ信号は論理０であり、トランジスタ２４６をオフに
し、インバータ２６０を介してトランジスタ２６２をオ
ンにする。インバータ２６０の出力の論理１はインバー
タ２４８の出力の論理１と組合せてアンドゲート２５０
の出力に論理１を発生し、また、ノアゲート２７０の出
力に論理０を発生する。ナンドゲート２７２の出力はハ
イとなり、ナンドゲート２７８の出力は論理０となる。
ＲＥＦＣＬＫ１−ＥＲＲＯＲ信号及びＲＥＦＣＬＫ１−
ＦＡＩＬ信号は共に論理１となり、無効のＲＥＦＣＬＫ
１クロック信号を示すことになる。
【００５６】従って、有効ＲＥＦＣＬＫ１検出器９８
（及び１０２）の無効クロック検出機構はＲＥＦＣＬＫ
１クロック信号の分周周波数が各々ＲＣ−ＣＬＫクロッ
ク信号の３つの周期の間ハイ状態及びロー状態に維持さ
れることを前提とする。ＲＣ−ＣＬＫ信号の周波数はＲ
ＥＦＣＬＫ１クロック信号及びＲＥＦＣＬＫ２クロック
信号の周波数に従って選択されなければならない。
（及び１０２）の無効クロック検出機構はＲＥＦＣＬＫ
１クロック信号の分周周波数が各々ＲＣ−ＣＬＫクロッ
ク信号の３つの周期の間ハイ状態及びロー状態に維持さ
れることを前提とする。ＲＣ−ＣＬＫ信号の周波数はＲ
ＥＦＣＬＫ１クロック信号及びＲＥＦＣＬＫ２クロック
信号の周波数に従って選択されなければならない。
【００５７】ＲＥＦＣＬＫ１タイマ１０８はＲＥＦＣＬ
Ｋ１−ＴＩＭＥＲ信号に対して状態を論理０に迅速に変
化し、ＲＣ−ＣＬＫクロック信号の少なくとも７サイク
ルの間、その状態をホールドする。ＲＥＦＣＬＫ１タイ
マ１０８はシフトレジスタ３００と同様なシフトレジス
タ（図示せず）を含んでおり、ここで、入力信号は出力
が論理１に戻る前の７つのクロックサイクルの期間だけ
論理０にならなければならない。ＲＥＦＣＬＫ１−ＦＡ
ＩＬ信号の後続の論理１障害（ｆａｉｌｕｒｅ）状態は
ＲＥＦＣＬＫ１タイマ１０８の論理１出力状態をリセッ
トし、７つのクロック計数を再開する。４ＭＨｚベース
クロック信号が６４回分周されてＲＥＦＣＬＫ１−ＤＩ
Ｖ信号となっているので、ＲＥＦＣＬＫ１クロック信号
の瞬時のグリッチはおそらくこの論理によって検出され
ないであろう。ＲＥＦＣＬＫ１クロック信号の障害が回
復しＲＥＦＣＬＫ１−ＦＡＩＬ信号が論理０となってそ
こに保持されると、ＲＥＦＣＬＫ１−ＴＩＭＥＲ信号は
論理０に戻りＲＥＦＣＬＫ１クロック信号が再び有効で
あることを表示する。さもなければ、ＲＥＦＣＬＫ１ク
ロック信号が障害状態を持続すると、ＲＥＦＣＬＫ１−
ＴＩＭＥＲ信号はその論理０状態を維持する。従って、
ＲＥＦＣＬＫ１−ＴＩＭＥＲ及びＲＥＦＣＬＫ２−ＴＩ
ＭＥＲは、各入力クロック信号がＲＣ−ＣＬＫクロック
信号の少なくとも７つの周期だけ有効であったことを示
す最近の履歴状態の指示器である。
Ｋ１−ＴＩＭＥＲ信号に対して状態を論理０に迅速に変
化し、ＲＣ−ＣＬＫクロック信号の少なくとも７サイク
ルの間、その状態をホールドする。ＲＥＦＣＬＫ１タイ
マ１０８はシフトレジスタ３００と同様なシフトレジス
タ（図示せず）を含んでおり、ここで、入力信号は出力
が論理１に戻る前の７つのクロックサイクルの期間だけ
論理０にならなければならない。ＲＥＦＣＬＫ１−ＦＡ
ＩＬ信号の後続の論理１障害（ｆａｉｌｕｒｅ）状態は
ＲＥＦＣＬＫ１タイマ１０８の論理１出力状態をリセッ
トし、７つのクロック計数を再開する。４ＭＨｚベース
クロック信号が６４回分周されてＲＥＦＣＬＫ１−ＤＩ
Ｖ信号となっているので、ＲＥＦＣＬＫ１クロック信号
の瞬時のグリッチはおそらくこの論理によって検出され
ないであろう。ＲＥＦＣＬＫ１クロック信号の障害が回
復しＲＥＦＣＬＫ１−ＦＡＩＬ信号が論理０となってそ
こに保持されると、ＲＥＦＣＬＫ１−ＴＩＭＥＲ信号は
論理０に戻りＲＥＦＣＬＫ１クロック信号が再び有効で
あることを表示する。さもなければ、ＲＥＦＣＬＫ１ク
ロック信号が障害状態を持続すると、ＲＥＦＣＬＫ１−
ＴＩＭＥＲ信号はその論理０状態を維持する。従って、
ＲＥＦＣＬＫ１−ＴＩＭＥＲ及びＲＥＦＣＬＫ２−ＴＩ
ＭＥＲは、各入力クロック信号がＲＣ−ＣＬＫクロック
信号の少なくとも７つの周期だけ有効であったことを示
す最近の履歴状態の指示器である。
【００５８】論理１のＲＥＦＣＬＫ１−ＦＡＩＬ信号は
ナンドゲート１６４の出力状態を論理０に変化させ、ま
た、インバータ１６６の出力状態を論理１にする。これ
はＲＥＦＣＬＫ２−ＴＩＭＥＲ信号の出力状態が論理１
である場合にのみ発生し、ＲＥＦＣＬＫ２クロック信号
が少なくとも７つのＲＣ−ＣＬＫのサイクルの間だけ有
効であり、従って、ＲＥＦＣＬＫ２クロック信号が引継
ぐ状態にあることを示す。有効ＲＥＦＣＬＫ２検出器１
０２内のＲＥＦＣＬＫ２クロック信号のチェック及び真
のＲＥＦＣＬＫ２−ＦＡＩＬ信号及びＲＥＦＣＬＫ２−
ＥＲＲＯＲ信号の発生処理は図３のステップ７０に従
う。ノアゲート１６８の出力は論理０に切替わり、ノア
ゲート１５８の出力に論理１を発生する。このように、
ノアゲート１７４はオール論理０を受けてＲＥＦＣＬＫ
２−ＡＣＴＩＶＥ信号を論理１にし、他方、ノアゲート
１７０はノアゲート１５８の出力から論理１を受けてＲ
ＥＦＣＬＫ１−ＡＣＴＩＶＥ信号をディスエーブルす
る。マルチプレクサ１２は図３のステップ７２に従って
ＲＥＦＣＬＫ２クロック信号に切替わる。さらに、ノア
ゲート１５８の出力の論理１はＣＬＫ−Ａ信号及びＣＬ
Ｋ−Ｂ信号の１サイクルの間トランジスタ１７８、イン
バータ１８０，１８２、トランジスタ１８４を通過す
る。インバータ１８６の出力は偽のＲＥＦＣＬＫ１−Ｓ
ＥＬＥＣＴ信号に対して論理０に切替わり、ＲＥＦＣＬ
Ｋ２−ＳＥＬＥＣＴ信号は真の論理１である。
ナンドゲート１６４の出力状態を論理０に変化させ、ま
た、インバータ１６６の出力状態を論理１にする。これ
はＲＥＦＣＬＫ２−ＴＩＭＥＲ信号の出力状態が論理１
である場合にのみ発生し、ＲＥＦＣＬＫ２クロック信号
が少なくとも７つのＲＣ−ＣＬＫのサイクルの間だけ有
効であり、従って、ＲＥＦＣＬＫ２クロック信号が引継
ぐ状態にあることを示す。有効ＲＥＦＣＬＫ２検出器１
０２内のＲＥＦＣＬＫ２クロック信号のチェック及び真
のＲＥＦＣＬＫ２−ＦＡＩＬ信号及びＲＥＦＣＬＫ２−
ＥＲＲＯＲ信号の発生処理は図３のステップ７０に従
う。ノアゲート１６８の出力は論理０に切替わり、ノア
ゲート１５８の出力に論理１を発生する。このように、
ノアゲート１７４はオール論理０を受けてＲＥＦＣＬＫ
２−ＡＣＴＩＶＥ信号を論理１にし、他方、ノアゲート
１７０はノアゲート１５８の出力から論理１を受けてＲ
ＥＦＣＬＫ１−ＡＣＴＩＶＥ信号をディスエーブルす
る。マルチプレクサ１２は図３のステップ７２に従って
ＲＥＦＣＬＫ２クロック信号に切替わる。さらに、ノア
ゲート１５８の出力の論理１はＣＬＫ−Ａ信号及びＣＬ
Ｋ−Ｂ信号の１サイクルの間トランジスタ１７８、イン
バータ１８０，１８２、トランジスタ１８４を通過す
る。インバータ１８６の出力は偽のＲＥＦＣＬＫ１−Ｓ
ＥＬＥＣＴ信号に対して論理０に切替わり、ＲＥＦＣＬ
Ｋ２−ＳＥＬＥＣＴ信号は真の論理１である。
【００５９】上述のごとく、ナンドゲート１９４のすべ
ての４つの入力は論理１であり、ＲＥＳＥＴ−ＦＤＥＴ
信号は正常動作では論理０である。いったん、無効ＲＥ
ＦＣＬＫ１クロック信号を検出すると、ロック状態を取
除き、ＰＬＬ１０をＲＥＦＣＬＫ２クロック信号に再ロ
ックすることが必要である。インバータ１６６の出力は
ＲＥＦＣＬＫ１−ＦＡＩＬ信号とともに論理１となり、
ＲＥＦＣＬＫ１−ＦＡＩＬ信号はノアゲート１５８の出
力の論理１と結合し、また、ＲＥＦＣＬＫ１−ＳＥＬＥ
ＣＴ信号が状態変化する前のＲＥＦＣＬＫ１−ＳＥＬＥ
ＣＴ信号からの論理１と結合する。ナンドゲート１９６
の出力の論理０は論理１のＲＥＳＥＴ−ＦＤＥＴ信号を
発生して、図９のフリップフロップ２９２をリセット
し、ＬＯＣＫ信号を取除く。ＰＬＬ１０はＲＥＦＣＬＫ
２クロック信号への位相ロックを達成する。
ての４つの入力は論理１であり、ＲＥＳＥＴ−ＦＤＥＴ
信号は正常動作では論理０である。いったん、無効ＲＥ
ＦＣＬＫ１クロック信号を検出すると、ロック状態を取
除き、ＰＬＬ１０をＲＥＦＣＬＫ２クロック信号に再ロ
ックすることが必要である。インバータ１６６の出力は
ＲＥＦＣＬＫ１−ＦＡＩＬ信号とともに論理１となり、
ＲＥＦＣＬＫ１−ＦＡＩＬ信号はノアゲート１５８の出
力の論理１と結合し、また、ＲＥＦＣＬＫ１−ＳＥＬＥ
ＣＴ信号が状態変化する前のＲＥＦＣＬＫ１−ＳＥＬＥ
ＣＴ信号からの論理１と結合する。ナンドゲート１９６
の出力の論理０は論理１のＲＥＳＥＴ−ＦＤＥＴ信号を
発生して、図９のフリップフロップ２９２をリセット
し、ＬＯＣＫ信号を取除く。ＰＬＬ１０はＲＥＦＣＬＫ
２クロック信号への位相ロックを達成する。
【００６０】他の障害シナリオは低周波数のＲＥＦＣＬ
Ｋ１クロック信号に関係し、このＲＥＦＣＬＫ１クロッ
ク信号のハイ状態もしくはロー状態がＲＣ−ＣＬＫ信号
の７周期より大きい。ＲＥＦＣＬＫ１クロック信号は１
維持（ｓｔｕｃｋ−ａｔ−ｏｎｅ）もしくは０維持（ｓ
ｔｕｃｋ−ａｔ−ｚｅｒｏ）（ＤＣ）になる得る。１維
持（ｓｔｕｃｋ−ａｔ−ｏｎｅ）障害に対しては、０へ
の遷移がないのでＲＥＦＣＬＫ１−ＤＩＶ信号からの論
理１が図８のシフトレジスタ２１４のビット０−６にシ
フトし続ける。シフトレジスタのビット０−６のトラン
ジスタたとえば２２６はノアゲート２７４の第２の入力
を論理０に引下げる。トランジスタたとえば２２２が各
々オフであるので、ノアゲート２７４の第１の入力は抵
抗２３２を介してハイにされる。ノアゲート２７４の出
力は論理０となり、ナンドゲート２７２の出力を強制的
に論理１にし、また、ナンドゲート２７８の出力を強制
的に論理０にし、再び論理１のＲＥＦＣＬＫ１−ＥＲＲ
ＯＲ信号及び論理１のＲＥＦＣＬＫ１−ＦＡＩＬ信号を
クロックセレクタ１１２に提供する。障害は上述のごと
く処理され、この結果、ＲＥＦＣＬＫ２クロック信号に
切替わる。０維持（ｓｔｕｃｋ−ａｔ−ｚｅｒｏ）のＲ
ＥＦＣＬＫ１−ＤＩＶ信号はノアゲート２７４の第１の
入力を２２２のようなトランジスタを介して論理０に引
下げることによってノアゲート２７４の出力に同じ論理
０を生成し、ノアゲート第２７４の第２の入力は抵抗２
３２によってハイに引上げられる。低周波数検出の分解
能はシフトレジスタ２１４の幅を増大もしくは減少させ
ることによって調整できる。
Ｋ１クロック信号に関係し、このＲＥＦＣＬＫ１クロッ
ク信号のハイ状態もしくはロー状態がＲＣ−ＣＬＫ信号
の７周期より大きい。ＲＥＦＣＬＫ１クロック信号は１
維持（ｓｔｕｃｋ−ａｔ−ｏｎｅ）もしくは０維持（ｓ
ｔｕｃｋ−ａｔ−ｚｅｒｏ）（ＤＣ）になる得る。１維
持（ｓｔｕｃｋ−ａｔ−ｏｎｅ）障害に対しては、０へ
の遷移がないのでＲＥＦＣＬＫ１−ＤＩＶ信号からの論
理１が図８のシフトレジスタ２１４のビット０−６にシ
フトし続ける。シフトレジスタのビット０−６のトラン
ジスタたとえば２２６はノアゲート２７４の第２の入力
を論理０に引下げる。トランジスタたとえば２２２が各
々オフであるので、ノアゲート２７４の第１の入力は抵
抗２３２を介してハイにされる。ノアゲート２７４の出
力は論理０となり、ナンドゲート２７２の出力を強制的
に論理１にし、また、ナンドゲート２７８の出力を強制
的に論理０にし、再び論理１のＲＥＦＣＬＫ１−ＥＲＲ
ＯＲ信号及び論理１のＲＥＦＣＬＫ１−ＦＡＩＬ信号を
クロックセレクタ１１２に提供する。障害は上述のごと
く処理され、この結果、ＲＥＦＣＬＫ２クロック信号に
切替わる。０維持（ｓｔｕｃｋ−ａｔ−ｚｅｒｏ）のＲ
ＥＦＣＬＫ１−ＤＩＶ信号はノアゲート２７４の第１の
入力を２２２のようなトランジスタを介して論理０に引
下げることによってノアゲート２７４の出力に同じ論理
０を生成し、ノアゲート第２７４の第２の入力は抵抗２
３２によってハイに引上げられる。低周波数検出の分解
能はシフトレジスタ２１４の幅を増大もしくは減少させ
ることによって調整できる。
【００６１】技術者は、ＰＬＬ１０がＲＥＦＣＬＫ２ク
ロック信号で２４ＭＨｚ基準信号を出力２６に顕著な妨
害なく提供している間に、ＲＥＦＣＬＫ１クロック信号
についての問題をフロントパネル障害ライト（図示せ
ず）によって知らされるようにすることができる。ＲＥ
ＦＣＬＫ１クロック信号に修復がなされたとすると、Ｒ
ＥＦＣＬＫ１−ＥＲＲＯＲ信号はローレベルとなり、Ｒ
ＥＦＣＬＫ１−ＴＩＭＥＲ信号はＲＣ−ＣＬＫ信号の７
周期後に論理１に復帰する。さらに、ＲＥＦＣＬＫ２ク
ロック信号が問題を起こし、あまりにも高い周波数にド
リフトし、ＲＥＦＣＬＫ２チェックステップ７６が失敗
したと仮定する。ＰＬＬ１０は上述のごとくステップ７
８−８２の急速回復手順を実行しようとするが、ＦＬＯ
ＡＴ信号がチャージポンプ１８をディスエーブルしてい
るので、ＶＣＯ２４はより高い周波数に調整できず、Ｄ
ＥＴＥＣＴ信号は論理０に留まる。ＲＥＦＣＬＫ２−Ｄ
ＩＶ信号は無効のＲＥＦＣＬＫ２クロック信号のより高
い周波数に追随し、ＲＥＦＣＬＫ２−ＥＲＲＯＲ信号及
びＲＥＦＣＬＫ２−ＦＡＩＬ信号を共に論理１にして高
周波数のＲＥＦＣＬＫ１の障害で説明した場合と同様に
無効ＲＥＦＣＬＫ２クロック信号を示すことになる。
ロック信号で２４ＭＨｚ基準信号を出力２６に顕著な妨
害なく提供している間に、ＲＥＦＣＬＫ１クロック信号
についての問題をフロントパネル障害ライト（図示せ
ず）によって知らされるようにすることができる。ＲＥ
ＦＣＬＫ１クロック信号に修復がなされたとすると、Ｒ
ＥＦＣＬＫ１−ＥＲＲＯＲ信号はローレベルとなり、Ｒ
ＥＦＣＬＫ１−ＴＩＭＥＲ信号はＲＣ−ＣＬＫ信号の７
周期後に論理１に復帰する。さらに、ＲＥＦＣＬＫ２ク
ロック信号が問題を起こし、あまりにも高い周波数にド
リフトし、ＲＥＦＣＬＫ２チェックステップ７６が失敗
したと仮定する。ＰＬＬ１０は上述のごとくステップ７
８−８２の急速回復手順を実行しようとするが、ＦＬＯ
ＡＴ信号がチャージポンプ１８をディスエーブルしてい
るので、ＶＣＯ２４はより高い周波数に調整できず、Ｄ
ＥＴＥＣＴ信号は論理０に留まる。ＲＥＦＣＬＫ２−Ｄ
ＩＶ信号は無効のＲＥＦＣＬＫ２クロック信号のより高
い周波数に追随し、ＲＥＦＣＬＫ２−ＥＲＲＯＲ信号及
びＲＥＦＣＬＫ２−ＦＡＩＬ信号を共に論理１にして高
周波数のＲＥＦＣＬＫ１の障害で説明した場合と同様に
無効ＲＥＦＣＬＫ２クロック信号を示すことになる。
【００６２】ＲＥＦＣＬＫ２タイマ１１０はＲＥＦＣＬ
Ｋ２−ＴＩＭＥＲ信号に対して論理０に迅速に変化し、
ＲＣ−ＣＬＫクロック信号の少なくとも７つのサイクル
の間、その状態をホールドする。論理１のＲＥＦＣＬＫ
２−ＦＡＩＬ信号はナンドゲート１５４の出力状態を論
理０にし、また、インバータ１５６の出力状態を論理１
にする。これはＲＥＦＣＬＫ１−ＴＩＭＥＲ信号が論理
１の場合にのみ発生し、ＲＥＦＣＬＫ１クロック信号が
少なくとも７つのＲＣ−ＣＬＫサイクルの間だけ有効で
あり、従って、ＲＥＦＣＬＫ１クロック信号が引継ぐ状
態にあることを示す。ノアゲート１５８の出力は論理０
となり、ノアゲート１６８の出力に論理１を発生する。
このように、ノアゲート１７０はオール論理０を受けて
ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号を論理１にし、他
方、ノアゲート１７４はノアゲート１６８の出力から論
理１を受けてＲＥＦＣＬＫ２−ＡＣＴＩＶＥ信号をディ
スエーブルする。これに応じてマルチプレクサ１２はＲ
ＥＦＣＬＫ１クロック信号に切替わる。さらに、ノアゲ
ート１５８の出力の論理０はＣＬＫ−Ａ信号及びＣＬＫ
−Ｂ信号の１サイクルの間トランジスタ１７８、インバ
ータ１８０，１８２、トランジスタ１８４を通過する。
インバータ１８６の出力は真のＲＥＦＣＬＫ１−ＳＥＬ
ＥＣＴ信号に対して論理１となり、ＲＥＦＣＬＫ２−Ｓ
ＥＬＥＣＴ信号は偽の論理０である。
Ｋ２−ＴＩＭＥＲ信号に対して論理０に迅速に変化し、
ＲＣ−ＣＬＫクロック信号の少なくとも７つのサイクル
の間、その状態をホールドする。論理１のＲＥＦＣＬＫ
２−ＦＡＩＬ信号はナンドゲート１５４の出力状態を論
理０にし、また、インバータ１５６の出力状態を論理１
にする。これはＲＥＦＣＬＫ１−ＴＩＭＥＲ信号が論理
１の場合にのみ発生し、ＲＥＦＣＬＫ１クロック信号が
少なくとも７つのＲＣ−ＣＬＫサイクルの間だけ有効で
あり、従って、ＲＥＦＣＬＫ１クロック信号が引継ぐ状
態にあることを示す。ノアゲート１５８の出力は論理０
となり、ノアゲート１６８の出力に論理１を発生する。
このように、ノアゲート１７０はオール論理０を受けて
ＲＥＦＣＬＫ１−ＡＣＴＩＶＥ信号を論理１にし、他
方、ノアゲート１７４はノアゲート１６８の出力から論
理１を受けてＲＥＦＣＬＫ２−ＡＣＴＩＶＥ信号をディ
スエーブルする。これに応じてマルチプレクサ１２はＲ
ＥＦＣＬＫ１クロック信号に切替わる。さらに、ノアゲ
ート１５８の出力の論理０はＣＬＫ−Ａ信号及びＣＬＫ
−Ｂ信号の１サイクルの間トランジスタ１７８、インバ
ータ１８０，１８２、トランジスタ１８４を通過する。
インバータ１８６の出力は真のＲＥＦＣＬＫ１−ＳＥＬ
ＥＣＴ信号に対して論理１となり、ＲＥＦＣＬＫ２−Ｓ
ＥＬＥＣＴ信号は偽の論理０である。
【００６３】無効ＲＥＦＣＬＫ２クロック信号を検出す
ると、ロック状態を取除き、ＰＬＬ１０をＲＥＦＣＬＫ
１クロック信号に再びロックすることが必要である。イ
ンバータ１５６の出力の論理１はノアゲート１６８の出
力の論理１と結合し、また、ＲＥＦＣＬＫ２−ＳＥＬＥ
ＣＴ信号が変化する前のＲＥＦＣＬＫ２−ＳＥＬＥＣＴ
信号からの論理１と結合する。ナンドゲート１９２の出
力の論理０は論理１のＲＥＳＥＴ−ＦＤＥＴ信号を発生
して図９のフリップフロップ２９２をリセットし、ＬＯ
ＣＫ信号を取除く。ＰＬＬ１０はＲＥＦＣＬＫ１クロッ
ク信号への位相ロックを再達成する。
ると、ロック状態を取除き、ＰＬＬ１０をＲＥＦＣＬＫ
１クロック信号に再びロックすることが必要である。イ
ンバータ１５６の出力の論理１はノアゲート１６８の出
力の論理１と結合し、また、ＲＥＦＣＬＫ２−ＳＥＬＥ
ＣＴ信号が変化する前のＲＥＦＣＬＫ２−ＳＥＬＥＣＴ
信号からの論理１と結合する。ナンドゲート１９２の出
力の論理０は論理１のＲＥＳＥＴ−ＦＤＥＴ信号を発生
して図９のフリップフロップ２９２をリセットし、ＬＯ
ＣＫ信号を取除く。ＰＬＬ１０はＲＥＦＣＬＫ１クロッ
ク信号への位相ロックを再達成する。
【００６４】ＲＥＦＣＬＫ１信号及びＲＥＦＣＬＫ２信
号が共に無効であるありそうにない状況においては、Ｒ
ＥＦＣＬＫ１−ＴＩＭＥＲ信号及びＲＥＦＣＬＫ２−Ｔ
ＩＭＥＲ信号は共に論理０であり、ノアゲート１６０の
出力は論理１である。ノアゲート１７０，１７４の出力
は論理０となり、ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号は論
理１である。ＲＣ−ＣＬＫクロック信号はマルチプレク
サ１２を介して供給され、図２のステップ５２に従って
ループを駆動する。また、ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ
信号はフリップフロップ２９２をリセットし、ＬＯＣＫ
信号及びＦＬＯＡＴ信号を取除きＰＬＬ１０をＲＣ−Ｃ
ＬＫ信号に追随できるようにする。
号が共に無効であるありそうにない状況においては、Ｒ
ＥＦＣＬＫ１−ＴＩＭＥＲ信号及びＲＥＦＣＬＫ２−Ｔ
ＩＭＥＲ信号は共に論理０であり、ノアゲート１６０の
出力は論理１である。ノアゲート１７０，１７４の出力
は論理０となり、ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ信号は論
理１である。ＲＣ−ＣＬＫクロック信号はマルチプレク
サ１２を介して供給され、図２のステップ５２に従って
ループを駆動する。また、ＲＣ−ＣＬＫ−ＡＣＴＩＶＥ
信号はフリップフロップ２９２をリセットし、ＬＯＣＫ
信号及びＦＬＯＡＴ信号を取除きＰＬＬ１０をＲＣ−Ｃ
ＬＫ信号に追随できるようにする。
【００６５】入力クロック信号ＲＥＦＣＬＫ１及び／ま
たはＲＥＦＣＬＫ２の１つが再び有効となると、ノアゲ
ート１６０の出力は論理０に復帰してナンドゲート２０
０の第１の入力に論理１を発生し、この論理１はその第
２の入力の論理１と組合わせてナンドゲート１９４の第
４の入力に論理０を発生し、また、論理１のＲＥＳＥＴ
−ＦＤＥＴ信号を発生する。これは再びフリップフロッ
プ２９２をリセットしてＦＬＯＡＴ信号が論理０である
ことを保証し、この結果、ＰＬＬ１０はＲＥＦＣＬＫ１
クロック信号もしくはＲＥＦＣＬＫ２クロック信号に対
して調整できる。また、ノアゲート１６０の出力の論理
０はどのクロックが回復したかに従ってＲＥＦＣＬＫ１
−ＡＣＴＩＶＥ信号もしくはＲＥＦＣＬＫ２−ＡＣＴＩ
ＶＥ信号を活性化し、これによって、ＰＬＬ１０は正常
な動作へ戻る。
たはＲＥＦＣＬＫ２の１つが再び有効となると、ノアゲ
ート１６０の出力は論理０に復帰してナンドゲート２０
０の第１の入力に論理１を発生し、この論理１はその第
２の入力の論理１と組合わせてナンドゲート１９４の第
４の入力に論理０を発生し、また、論理１のＲＥＳＥＴ
−ＦＤＥＴ信号を発生する。これは再びフリップフロッ
プ２９２をリセットしてＦＬＯＡＴ信号が論理０である
ことを保証し、この結果、ＰＬＬ１０はＲＥＦＣＬＫ１
クロック信号もしくはＲＥＦＣＬＫ２クロック信号に対
して調整できる。また、ノアゲート１６０の出力の論理
０はどのクロックが回復したかに従ってＲＥＦＣＬＫ１
−ＡＣＴＩＶＥ信号もしくはＲＥＦＣＬＫ２−ＡＣＴＩ
ＶＥ信号を活性化し、これによって、ＰＬＬ１０は正常
な動作へ戻る。
【００６６】
【発明の効果】従って、上に述べられたものは冗長入力
クロック信号の周波数を監視しかつ一方または他方が無
効になればそれらの間で相互に切換え、それによりＰＬ
Ｌが１つの入力クロック信号の障害によっても正常な動
作を継続できるようにした新規な位相ロックループが提
供された。入力クロック信号の双方が障害または無効に
なった場合には、内部発振器が入力クロック信号の１つ
が回復するまでＰＬＬを公称動作周波数に維持するか
ら、ループはその後も迅速に位相ロックを再確立するこ
とができる。
クロック信号の周波数を監視しかつ一方または他方が無
効になればそれらの間で相互に切換え、それによりＰＬ
Ｌが１つの入力クロック信号の障害によっても正常な動
作を継続できるようにした新規な位相ロックループが提
供された。入力クロック信号の双方が障害または無効に
なった場合には、内部発振器が入力クロック信号の１つ
が回復するまでＰＬＬを公称動作周波数に維持するか
ら、ループはその後も迅速に位相ロックを再確立するこ
とができる。
【図１】冗長入力クロックを有する位相クロックループ
を示す簡略ブロック図である。
を示す簡略ブロック図である。
【図２】冗長入力クロック間の切替方法を示すフローチ
ャートである。
ャートである。
【図３】冗長入力クロック間の切替方法を示すフローチ
ャートである。
ャートである。
【図４】図１の冗長クロックセレクタを示す簡略ブロッ
ク図である。
ク図である。
【図５】図４の非重複のクロック発生器を示す簡略ブロ
ック回路図である。
ック回路図である。
【図６】図４のＲＣ発振回路を示す概略ブロック回路図
である。
である。
【図７】図４の有効クロックセレクタを示す概略ブロッ
ク回路図である。
ク回路図である。
【図８】図４のクロック検出器を示す概略ブロック回路
図である。
図である。
【図９】図１のロック検出器およびフロート回路を示す
概略ブロック回路図である。
概略ブロック回路図である。
【図１０】図１のチャージポンプ回路を示す概略ブロッ
ク回路図である。
ク回路図である。
１０ 位相ロックループ（ＰＬＬ） １２ マルチプレクサ １４ 冗長クロックセレクタ １６ 位相検出器 １８ チャージポンプ ２０ ループノード ２４ ＶＣＯ ３０ １／Ｎ分周回路 ３２ １／Ｍ分周回路 ３４ マルチプレクサ ３６ 位相監視器 ３８ ロック検出器およびフロート回路 ９０，９２ 非重複クロック発生器 ９４，１００ １／６４分周器 ９８ 有効ＲＥＦＣＬＫ１検出器 １０２ 有効ＲＥＦＣＬＫ２検出器 １０４ ＲＣ発振器 １０８ ＲＥＦＣＬＫ１タイマ １１０ ＲＥＦＣＬＫ２タイマ １１２ クロックセレクタ １５０ 非重複クロック発振器 ２１４ シフトレジスタ
フロントページの続き (72)発明者 ディーン・ダブリュ・ミュエラー アメリカ合衆国オレゴン州97229、ポート ランド、ノースウエスト・ワンハンドレッ ドセブンティナインス・プレイス 3435
Claims (3)
- 【請求項１】 位相ロックループ（ＰＬＬ）に印加され
る冗長な第１および第２の入力クロック信号の間で選択
を行なう方法であって、 前記第１の入力クロック信号の有効性をチェックし（５
４−６６）かつもし有効であれば前記ＰＬＬをそれにロ
ックする段階、 前記第１の入力クロック信号が無効になれば前記第２の
入力クロック信号に切換える段階（７２）、そして前記
第２の入力クロック信号をチェックし（７６）かつもし
有効であれば前記第２の入力クロック信号に前記ＰＬＬ
をロックする段階、 を具備することを特徴する位相ロックループに印加され
る冗長な第１および第２の入力クロック信号の間で選択
を行なう方法。 - 【請求項２】 第１のデジタル信号に応答して該第１の
デジタル信号と実質的に同じ周波数および同相で動作す
る第２のデジタル信号を発生するための位相ロックルー
プ（ＰＬＬ）であって、該位相ロックループは、 前記第１および第２の制御信号に応答してその第１およ
び第２の入力にそれぞれ印加される第１および第２の入
力クロック信号の間で選択を行ない出力に前記ＰＬＬの
前記第１のデジタル信号を提供するための第１の手段
（１２）、そして前記第１および第２の入力クロック信
号の有効性を監視しかつ前記第１の入力クロック信号が
有効な場合に前記第１の制御信号をアクティベイトしか
つ前記第１の入力クロック信号が無効である場合に前記
第２の制御信号をアクティベイトする第２の手段（１
４）、 を具備することを特徴とする位相ロックループ。 - 【請求項３】 位相ロックループ（ＰＬＬ）であって、 第１および第２のデジタル入力信号の位相を比較しかつ
あるループノードを充電および放電するために出力信号
を発生するための第１の手段（１６−１８）、 前記第１の手段の前記出力信号を受信するよう結合され
た入力を有しかつ前記第１の手段の前記出力信号により
決定される周波数で動作する発振信号を提供するための
電圧制御発振器（２４）、 前記電圧制御発振器から前記発振信号を受信するよう結
合された入力を有しかつその周波数を分割降下させて前
記第１の手段に前記第２のデジタル入力信号として印加
される第１の分割降下信号を提供するための第２の手段
（３０）、 前記第１および第２の制御信号に応答してその第１およ
び第２の入力にそれぞれ印加される第１および第２の入
力クロック信号の間で選択を行ない前記第１のデジタル
入力信号を出力において前記第１の手段に提供するため
の第１のマルチプレクサ回路（１２）、そして前記第１
および第２の入力クロック信号の有効性を監視しかつ前
記第１の入力クロック信号が有効である場合に前記第１
の制御信号をアクティベイトしかつ前記第１の入力クロ
ック信号が無効である場合に前記第２の制御信号をアク
ティベイトするための第３の手段（１４）、 を具備することを特徴とする位相ロックループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/705,861 US5260979A (en) | 1991-05-28 | 1991-05-28 | Circuit and method of switching between redundant clocks for a phase lock loop |
| US705,861 | 1991-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206846A true JPH05206846A (ja) | 1993-08-13 |
Family
ID=24835257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4146463A Pending JPH05206846A (ja) | 1991-05-28 | 1992-05-13 | 位相ロックループのための冗長クロック間の切換え回路および方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5260979A (ja) |
| EP (1) | EP0517431B1 (ja) |
| JP (1) | JPH05206846A (ja) |
| DE (1) | DE69222980T2 (ja) |
| HK (1) | HK1004637A1 (ja) |
| SG (1) | SG46251A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007235576A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 位相同期ループ回路及びこの位相同期ループ回路で使用される制御方法 |
| JP2007235577A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 位相同期ループ回路及びこの位相同期ループ回路の制御方法 |
Families Citing this family (111)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3208736B2 (ja) * | 1991-11-08 | 2001-09-17 | ソニー株式会社 | Ｐｌｌ回路 |
| JPH06112817A (ja) * | 1992-09-25 | 1994-04-22 | Fujitsu Ltd | Ｐｌｌ 周波数シンセサイザ回路 |
| DE69317758T2 (de) * | 1992-12-28 | 1998-10-29 | Advanced Micro Devices Inc | Mikroprozessorschaltung mit zwei Taktsignalen |
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