JP4155062B2 - クロック整形器とこれを用いた電子機器 - Google Patents
クロック整形器とこれを用いた電子機器 Download PDFInfo
- Publication number
- JP4155062B2 JP4155062B2 JP2003055962A JP2003055962A JP4155062B2 JP 4155062 B2 JP4155062 B2 JP 4155062B2 JP 2003055962 A JP2003055962 A JP 2003055962A JP 2003055962 A JP2003055962 A JP 2003055962A JP 4155062 B2 JP4155062 B2 JP 4155062B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- clock
- output
- selection unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010355 oscillation Effects 0.000 claims description 122
- 238000001514 detection method Methods 0.000 claims description 23
- 230000010363 phase shift Effects 0.000 claims description 19
- 230000007547 defect Effects 0.000 claims description 10
- 238000000605 extraction Methods 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims description 4
- 230000002950 deficient Effects 0.000 claims 1
- 238000009499 grossing Methods 0.000 claims 1
- 238000010897 surface acoustic wave method Methods 0.000 description 56
- 239000013078 crystal Substances 0.000 description 29
- 230000005540 biological transmission Effects 0.000 description 27
- 230000000694 effects Effects 0.000 description 25
- 230000003287 optical effect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 18
- 230000005856 abnormality Effects 0.000 description 14
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 10
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 10
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 9
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 9
- 238000004891 communication Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- PSHMSSXLYVAENJ-UHFFFAOYSA-N dilithium;[oxido(oxoboranyloxy)boranyl]oxy-oxoboranyloxyborinate Chemical compound [Li+].[Li+].O=BOB([O-])OB([O-])OB=O PSHMSSXLYVAENJ-UHFFFAOYSA-N 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/326—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator the resonator being an acoustic wave device, e.g. SAW or BAW device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、網同期用の発振器として使用されるクロック整形器に関し、更に詳しくは、ジッタのある受信クロック信号やマスタ局から分配されたクロック信号と同期した予備クロック信号と自身で保有する水晶発振回路に切り換えて、フリーラン時においても一定期間同期を確保することのできるクロック整形器に関する。
【０００２】
【従来の技術】
ネットワークにおけるクロック信号の役割は、ネットワーク内に共通の周波数を分配し、ネットワークの同期化を図ることにある。周波数を分配する範囲は、ネットワークの基本構成に依存し、長距離通信システムの場合は網同期型のネットワークを構成する。網同期型のネットワークでは、１つのマスタ局又は準マスタ局から基準周波数のクロック信号（以下、基準クロック信号と呼ぶ）を分配し、この基準クロック信号をネットワーク内のすべてのノードで再生し、ノード内のすべてに分配する。この方式では、すべてのネットワーク内の回路が同じ周波数精度を持つクロックで動作し、データの多重・分離、メモリを使用する情報の挿入・抽出などの送受信処理は、非常に容易に行うことができる。
【０００３】
図７は、デジタルネットワークにおける網同期の１つである従属同期の場合のその概要を示す構成図である。マスタ局Ｍから同期用の、周波数がｆ０の基準クロック信号がスレーブ局であるＡ局とＢ局に分配される。通常は、図７に示すように、スレーブ局に設置された伝送装置内のタイミング抽出部Ａ，Ｂで伝送路からの受信データによりタイミング抽出した受信クロック信号に基づいて、送信部Ａ，Ｂ及び受信部Ａ，Ｂにおいて送信・受信処理が行われる。
【０００４】
今、例えば、スレーブ局Ａからスレーブ局Ｂへの下り回線の中継器１で回線障害が発生しデータが正しく送信できなくなると、スレーブ局Ｂでは受信データが正常に受信できなくなり、スレーブ局Ｂに設置された伝送装置Ｂ内のタイミング抽出部Ｂで受信クロック信号が再生できない。そうすると、スレーブ局Ｂでは同期外れが発生し、マスタ局Ｍから分配された基準クロック信号と同期したクロック供給装置Ｂの予備クロック信号ｆ０に切り換えられる。この予備クロック信号ｆ０に基づいて、伝送装置Ｂにおいて送受信処理が行われ、伝送路上の中継器１での障害が復旧するまで継続する。そして、障害が普及し、中継器１からの受信データから抽出した受信クロック信号が正常であることが検出されると予備クロック信号から受信クロック信号に切り換えられる。
【０００５】
図８は、従属同期した通信システムを構成する伝送装置等に使用される従来のクロック整形器の構成を示すブロック図である。このクロック整形器は、一般にジッタ低減回路とも呼ばれ、電圧制御型発振回路ＶＣＯ等を有するＰＬＬ回路を利用した構成を採用している。このクロック整形器において、位相ノイズ及びジッタ特性を改善するために、図８に示すように、電圧制御型発振器ＶＣＯに代えて、電圧制御型水晶発振器ＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）やＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｃｏｕｓｔｉｃ Ｗａｖｅ）共振子を用いた電圧制御型ＳＡＷ発振器ＶＣＳＯを使用したものがある。
【０００６】
図８に示すクロック整形器の入力端子ＦＩＮには、受信クロック信号と予備クロック信号とを切り換える図示しない選択部で選拓されたいずれかのクロック信号（正常のときは受信クロック信号）が入力される。位相比較部１１において、この入力されたクロック信号と電圧制御型ＳＡＷ発振器（ＶＣＳＯ）１３ａからのクロック信号との位相比較を行う。この位相差信号がループフィルタ１２に出力され、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）１３ａにおける周波数制御のための制御電圧Ｖｃとして、使用される。このとき、位相比較部１１で入力されたクロック信号に数クロックの欠落が検出されると、その情報がアラーム信号として出力端子ＡＬＭから外部に出力され、クロック整形器に入力されるクロック信号を切り換える要因の１つとなっている。
【０００７】
近年の電子機器に代表される通信機器においては、その通信速度がＧＨｚ帯に移行し非常に高速化されている。このため、通信機器に使用される発振器やクロック整形器には、▲１▼高周波帯域で周波数安定度が高いこと、▲２▼通信機器の実用温度範囲において温度補償されていること、さらに、▲３▼発振回路等から出力されるクロック信号のジッタが大きく軽減されていることが必要である。
【０００８】
又、上述した網同期システムに用いられる伝送装置等の小型化、低コスト化にともない、それらに用いられているクロック整形器を始めとする部品の小型化・低コスト化も強く要望されている。
【０００９】
ところで、基準となる２つのクロック信号を入力して、いずれかを選択したクロック信号に同期したクロック信号を生成するＰＬＬ回路に関する先行技術として、特許文献１及び特許文献２が開示されている。特許文献１は、入力断検出回路による基準クロック信号の切り換え時の応答特性を改善するというものである。又、特許文献２は、選択制御部による基準クロック信号の切り換えにおいて、２つの基準クロック信号の位相差に依存する出力クロックの位相偏移を改善するものである。
【００１０】
【特許文献１】
特開平８−２７４６３３号公報（段落［００２２］ 第１図）
【特許文献２】
特開平９−３０７４３２号公報（段落［００１９］ 第１図）
【００１１】
【発明が解決しようとする課題】
上記で説明したシステムやクロック整形器には次のような問題点（課題）があった。
【００１２】
受信クロック信号に異常が発生し受信クロック信号から予備クロック信号に切り換えるときに、制御系の動作や選択部等を構成する切り換えスイッチ等の機能ブロックにおける動作遅れ等によるタイムラグが発生し、この遅れ時間により障害に対する同期補償が遅れるという課題があった。
【００１３】
又、受信クロック信号や予備クロック信号に障害が発生した場合、従来のクロック整形器は、予備クロック信号の欠落をアラームとして出力するしかなくその障害等が普及するまで同期を補償する手段がないという課題があった。
【００１４】
又、受信クロック信号や予備クロック信号がいずれもクロック整形器に入力されないと、フリーラン状態で周波数精度の補償されないクロック信号を出力してしまうという課題があった。
【００１５】
さらに、従来のクロック整形器に用いるＰＬＬ回路構成において、ロックアップタイムに時間を要するため、入力されるクロック信号の欠落を検出しアラーム信号として外部へ送出するのに時間を要し、同期補償が遅れるという課題があった。
【００１６】
又、従来のクロック整形器は、図９に示すように、電圧制御型水晶発振器ＶＣＯ又は電圧制御型ＳＡＷ発振器ＶＣＳＯの出力をクロック整形器の出力とＰＬＬ回路の帰還ループ用出力とを併用させているものもある。
【００１７】
しかしながら，それらの構成におけるクロック信号の受け渡しにおいて、数百ＭＨｚ以上の高周波領域では、入出力インターフェース及び伝送路（この場合は、接続のための配線用線路）におけるインピーダンスマッチング等の整合性が容易でない。このため、相互に影響を及ぼしあって出力振幅のレベルが低下してしまうという課題や、差動出力の場合においては正及び負の出力間における出力振幅のアンバランスや位相差が発生し、ジッタの発生要因となるという課題があった。
【００１８】
また，このような影響を回避するために、図１０に示すように、電圧制御型水晶発振回路や電圧制御型ＳＡＷ発振回路の出力部に個別に集積回路（以下、ＩＣと呼ぶ）化された出力バッファ用ドライバＩＣ（図中のバッファ１４ｂ）を挿入することが行われている。このような場合、その出力バッファ用ドライバＩＣを追加することにより部品点数が増加し小型化、低コスト化が困難になるという課題があった。
【００１９】
本発明は、上記のような課題を解決するためになされたもので、受信用クロック信号や予備クロック信号に障害が発生して同期が取れなくなった場合において、早期に同期補償が行えるクロック整形器を提供することを目的とする。又、それらのクロック信号が供給されなくても、クロック整形器が保有する水晶発振回路により同期補償が行えるクロック整形器を提供することを目的とする。又、電圧制御型発振回路の出力を帰還ループ出力として用いた場合に、クロック信号に直接影響を与えることがなく、又、差動出力の場合において正・負の出力間における出力振幅のアンバランスや位相差によるジッタが発生しないクロック整形器を得ることを目的とする。又、本発明は、出力バッファ用ドライバＩＣを追加することなく部品点数を抑制し、小型化、低コスト化の図れるクロック整形器を得ることを目的とする。さらに、上記した目的に適合したクロック整形器を使用した電子機器、例えば、光トランシーバ用モジュールに用いて同期システムの同期補償が早期に達成できる電子機器を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のクロック整形器は、マスタ局又は準マスタ局からの基準クロック信号に同期したクロック供給装置から供給される予備クロック信号と受信データからタイミング抽出を行って生成された受信クロック信号とを入力し、外部から入力された第１の選択信号により前記予備クロック信号及び前記受信クロック信号のいずれか一方を選択して第１のクロック信号として出力する第１クロック信号選択部であって、前記受信クロック信号が選択された場合前記選択された前記受信クロック信号の欠損を監視し、前記欠損を検出した場合前記予備クロック信号に切り換える第１クロック信号選択部と、所定の周波数で発振し圧電クロック信号を出力する圧電発振回路と、前記第１のクロック信号と前記圧電クロック信号とを入力し、外部から入力された第２の選択信号により前記第１のクロック信号及び前記圧電クロック信号のいずれか一方を選択して第２のクロック信号として出力する第２クロック信号選択部であって、前記第１のクロック信号選択部において前記予備クロック信号に切り換えた場合前記切り換えた前記予備クロック信号の欠損を監視し、前記欠損を検出した場合前記圧電クロック信号に切り換える第２クロック信号選択部と、供給される制御電圧に応じて周波数が変化し、帰還ループ用出力信号を生成し出力する電圧制御型発振回路と、前記電圧制御型発振回路からの前記帰還ループ用出力信号と前記第２クロック信号選択部から出力された前記第２のクロック信号との比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、前記制御電圧により入力信号の位相を所定量ずらした出力信号として出力する電圧制御移相回路と、所定の共振周波数で共振するＳＡＷ共振子と、前記所定の共振周波数の共振信号を増幅して出力する発振用差動増幅器と、前記発振用差動増幅器からの出力信号を入力する帰還バッファ用差動増幅器とを備え、少なくとも、前記電圧制御移相回路と、前記ＳＡＷ共振子と、前記発振用差動増幅器と、前記帰還バッファ用差動増幅器とにより正帰還発振ループを構成し、前記帰還バッファ用差動増幅器が備える反転出力端子及び非反転出力端子のうちいずれか一方は前記帰還ループ用出力信号を出力し、他方は前記正帰還発振ループ用出力信号を出力することを特徴とする。
【００２１】
上記構成によれば、受信クロック信号に一定時間、欠落が発生すると予備クロック信号に基づいてシステムの同期確保を補償することができる。さらに、予備クロック信号にも上記と同様の欠落が発生した場合、クロック整形器が保有する、周波数精度が補償された水晶発振回路に基づいたクロック信号によりシステムの同期確保を補償できるという効果がある。また、上記構成によれば、電圧制御型発振回路の出力と帰還ループ用出力とによる相互の影響を回避して出力振幅のレベルが低下することがなく、又、差動増幅器の場合の出力端子間における出力振幅のアンバランスや位相差をなくすことができる。この結果、レベルの低下やアンバランス等に起因するジッタの発生を防止することができるという効果がある。又，それらの影響を回避するための、電圧制御型発振回路の出力部に個別部品による出力バッファ用ドライバＩＣを挿入する必要がなくなり、部品点数の増加を抑制することができるので、小型化、低価格化が図れるという効果がある。
【００２２】
本発明のクロック整形器は、前記発振用差動増幅器及び前記帰還バッファ用差動増幅器はＥＣＬラインレシーバを用いた差動増幅回路であることを特徴とする。
【００２３】
上記構成によれば、集積回路化が容易となるので、その電圧制御型発振回路の小型化、低消費電力化を図ることができ、かつ高速で動作させることができるという効果がある。
【００２４】
本発明のクロック整形器は、マスタ局又は準マスタ局からの基準クロック信号に同期したクロック供給装置から供給される予備クロック信号と受信データからタイミング抽出を行って生成された受信クロック信号とを入力し、外部から入力された第１の選択信号により前記予備クロック信号及び前記受信クロック信号のいずれか一方を選択して第１のクロック信号として出力する第１クロック信号選択部であって、前記受信クロック信号が選択された場合前記選択された前記受信クロック信号の欠損を監視し、前記欠損を検出した場合前記予備クロック信号に切り換える第１クロック信号選択部と、 所定の周波数で発振し圧電クロック信号を出力する圧電発振回路と、前記第１のクロック信号と前記圧電クロック信号とを入力し、外部から入力された第２の選択信号により前記第１のクロック信号及び前記圧電クロック信号のいずれか一方を選択して第２のクロック信号として出力する第２クロック信号選択部であって、前記第１のクロック信号選択部において前記予備クロック信号に切り換えた場合前記切り換えた前記予備クロック信号の欠損を監視し、前記欠損を検出した場合前記圧電クロック信号に切り換える第２クロック信号選択部と、供給される制御電圧に応じて周波数が変化し、帰還ループ用出力信号を生成し出力する電圧制御型発振回路と、前記電圧制御型発振回路からの前記帰還ループ用出力信号と前記第２クロック信号選択部から出力された前記第２のクロック信号との比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、前記制御電圧により入力信号の位相を所定量ずらした出力信号として出力する電圧制御移相回路と、所定の共振周波数で共振するＳＡＷ共振子と、前記所定の共振周波数の共振信号を増幅して出力する発振用増幅器と、前記発振用増幅器からの出力信号を入力する帰還バッファ用増幅器と、
を備え、少なくとも、前記電圧制御移相回路と、前記ＳＡＷ共振子と、前記発振用増幅器と、前記帰還バッファ用増幅器とにより正帰還発振ループを構成し、さらに、複数の出力用増幅器を備え、前記発振用増幅器からの出力信号を前記複数の出力用増幅器を介して複数の出力信号に分岐し、前記複数の出力信号のうちいずれかを前記帰還ループ用出力信号とすることを特徴とする。
【００２５】
上記構成によれば、外付け用の出力バッファ用ドライバＩＣのような余分な部品を追加する必要がなくなるので、部品点数の増加が抑制され、小型化、低価格化が図れるという効果がある。
【００２６】
本発明のクロック整形器は、前記第１クロック信号選択部は、前記受信クロック信号と前記予備クロック信号とを入力し、前記第１の選択信号に基づいて前記受信クロック信号及び前記予備クロック信号のいずれかのクロック信号を選択し出力する第１選択部と、前記第１選択部で前記受信クロック信号が選択されている場合、前記受信クロック信号の欠損を検出し、第１の切り換え信号を前記第１選択部に出力する受信クロック信号欠損検出部とを備え、前記第１選択部は、前記第１の切り換え信号が入力された場合、前記第１の選択信号に優先し前記予備クロック信号に切り換えることを特徴とする。
【００２７】
上記構成によれば、第１の選択信号に優先した第１の切り換え信号の（強制的）切り換えにより、他の装置や機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生しても早期の同期確保を補償できるという効果がある。
【００２８】
本発明のクロック整形器は、前記第２クロック信号選択部は、前記第１クロック信号選択部から出力された前記第１のクロック信号と前記圧電発振回路から出力された前記圧電クロック信号とを入力し、前記第２の選択信号に基づいて前記第１のクロック信号及び前記圧電クロック信号のいずれかのクロック信号を選択し出力する第２選択部と、前記第２選択部で前記予備クロック信号が選択されている場合、前記予備クロック信号の欠損を検出し、第２の切り換え信号を前記第２選択部に出力する予備クロック信号欠損検出部とを備え、前記第２選択部は、前記第２の切り換え信号が入力された場合、前記第２の選択信号に優先し前記圧電クロック信号に切り換えることを特徴とする。
【００２９】
上記構成によれば、第２の選択信号に優先（強制的）した第２の切り換え信号に基づく切り換えにより、他の装置や機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生しても、早期の同期確保を補償できるという効果がある。
【００３０】
本発明のクロック整形器は、前記位相比較部において、第２クロック信号選択手段から選択されたクロック信号を分周する第１の分周手段と、前記帰還ループ用出力信号を分周する第２の分周手段とを備えることを特徴とする。
【００３１】
上記構成によれば、位相比較を行うときに入力されるクロック信号を低周波数で比較することができるので、低速のＩＣとして安価に、かつ高精度の位相比較部を製造できるという効果がある。
【００３４】
本発明の電子機器は、上記のいずれかに記載のクロック整形器を備えたことを特徴とする。
【００３５】
上記構成によれば、外部の選択信号に優先した強制的な切り換えにより、外部装置や他の機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生しても、早期の同期確保を補償することができる。又、クロック整形器が保有する水晶発振回路からのクロック信号に基づいた同期確保が補償できる電子機器、例えば、光トランシーバ用モジュールが得られるという効果がある。
【００３６】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００３７】
（１） 第１の実施形態
（１−１） 第１の実施形態の構成
＜クロック整形器１Ａの構成＞
図１は、本発明の第１の実施形態に係るクロック整形器１Ａの構成を示すブロック図である。
【００３８】
図１において、クロック整形器１Ａは、外部から受信クロック信号と予備クロック信号のいずれかを選択し、受信クロック信号が選択されたときこの受信クロック信号の欠損を監視する第１クロック信号選択部２と、第１クロック信号選択部２で選択されたクロック信号と水晶発振回路４からのクロック信号のいずれかを選択し、予備クロック信号が選択されたときこの予備クロック信号の欠損を監視する第２クロック信号選択部３と、第２クロック信号選択部３からのクロック信号と帰還ループ用出力信号とを比較し、比較結果に基づいた位相差信号を生成する位相比較部５と、位相差信号を平滑化し制御電圧Ｖｃとして出力するループフィルタ６と、この制御電圧Ｖｃに応じて出力信号の周波数が変化する電圧制御型発振回路７とから構成される。
【００３９】
尚、電圧制御型発振回路７として、ＡＴカット型水晶振動子を用いた電圧制御型水晶発振回路又はＳＡＷ共振子を用いた電圧制御型ＳＡＷ発振回路のいずれでもよい。本発明の実施形態においては、ＳＡＷ共振子を用いた電圧制御型ＳＡＷ発振回路の場合について説明する。
【００４０】
本発明の第１の実施形態におけるクロック整形器の第１の特徴点は、従来の位相比較部の前段に２つの第１クロック信号選択部２と第２クロック信号選択部３を設けている点にある。受信クロック信号に欠損が発生した場合、第１クロック信号選択部２で、これを検出し受信クロック信号から予備クロック信号に切り換える。又、さらに、予備クロック信号に欠損が発生した場合、第２クロック信号選択部３で、これを検出しクロック整形器１Ａが保有する水晶発振回路４からのクロック信号に切り換えて、障害が普及するまでの同期補償を行うというものである。図２において詳述するが、障害発生時にそれぞれのクロック信号選択部で受信クロック信号や予備クロック信号のそれぞれに欠損が検出された場合には、外部からの選択信号に優先（強制）して予備クロック信号や水晶発振回路４からのクロック信号に切り換えるというものである。ここで、クロック信号の欠損とは、一定時間、クロック信号が欠落した状態を意味するものとする。即ち、例えば、瞬断時のように短時間の欠落状態を、又、伝送装置や回線において発生した障害によりクロック信号が生成されず、欠落した状態が比較的長い時間継続する状態をいう。
【００４１】
第１の実施形態におけるクロック整形器１Ａの第２の特徴点は、クロック整形器１Ａの帰還ループ用出力として、図３で詳述する電圧制御型ＳＡＷ発振回路７Ａの帰還バッファ用差動増幅器からの出力を用いている点にある。即ち、図１において、電圧制御型ＳＡＷ発振回路７の帰還ループ出力端子ＬＰ０を用いる点にある。
【００４２】
図２は、上記で説明したクロック整形器１Ａの各機能ブロックの構成をさらに詳細に示したブロック図である。又、図３は、電圧制御型ＳＡＷ発振回路７Ａの構成を示すブロック図である。
【００４３】
図２において、第１クロック信号選択部２は、外部から受信クロック信号ＳＲと予備クロック信号ＳＢとを入力して、外部からの第１の選択信号によりいずれかを選択する第１選択部２１と、受信クロック信号ＳＲが選択されたとき受信クロック信号Ｓ１が欠損しているかどうかを検出する受信クロック信号欠損検出部２２とから構成される。
【００４４】
ここで、受信クロック信号は、伝送路から受信したデータによりタイミング抽出したクロック信号であり、予備クロック信号は、マスタ局（主局）又は準マスタ局（準主局）の基準クロック信号に同期した、外部の図示しないクロック供給装置から供給されるクロック信号であるとする。
【００４５】
受信クロック信号欠損検出部２２は、選択された受信クロック信号Ｓ１を監視しこれの欠損が検出されると、第１の切り換え信号ＣＮＴ１を第１選択部２１に送出する。そして、第１選択部２１では、第１の切り換え信号ＣＮＴ１により、外部の第１の選択信号ＣＮＴ１に優先して、入力されている予備クロック信号ＳＢに強制的に切り換えられる。尚、予備クロック信号Ｓ１に切り換えられた場合は、この受信クロック信号欠損検出部２２は、予備クロック信号の監視は行わない。
【００４６】
第２クロック信号選択部３は、第１クロック信号選択部２で選択されたクロック信号Ｓ１と水晶発振回路４からのクロック信号Ｓ２とを入力して、外部からの第２の選択信号ＣＮＴ２によりいずれかを選択する第２選択部３１と、選択された予備クロック信号Ｓ３が欠損しているかどうかを検出する予備クロック信号欠損検出部３２とから構成される。
【００４７】
予備クロック信号欠損検出部３２は、第１選択部２１及び第２選択部３１で選択された予備クロック信号Ｓ３を監視し、予備クロック信号Ｓ３の欠損が検出されると、第２の切り換え信号ＣＮＴ２を第２選択部２１に送出する。そして、第２選択部３１では、第２の切り換え信号ＣＮＴ２により、外部の第２の選択信号ＣＮＴ２に優先して、水晶発振回路４からのクロック信号Ｓ２に強制的に切り換えられる。尚、通常の受信クロック信号ＳＲや水晶発振回路４からのクロック信号Ｓ２に切り換えられた場合には、この予備クロック信号欠損検出部３２は、それぞれのクロック信号の監視は行わない。
【００４８】
水晶発振回路４は、前述した受信クロック信号ＳＲや予備クロック信号ＳＢのいずれにも欠落が発生した状態が継続している状況において、一時的な同期確保の為のクロック信号として用いられる。尚、水晶発振回路４はＡＴカット型水晶振動子を用いた発振回路、又は、ＳＡＷ共振子を用いた発振回路のいずれであってもよい。
【００４９】
尚、受信クロック信号欠損検出部２２又は予備クロック信号欠損検出部３２による強制的な切り換えは、何らかの原因によりシステム側で欠落等の異常検出やそれを補償するための動作に時間的な遅れが発生した場合に、同期確保の遅れを補償する点で有効である。
【００５０】
位相比較部５は、２つの入力側にそれぞれ設けられた入力分周回路（分周比１／Ｍ：第１の分周手段）５１及び帰還分周回路（分周比１／Ｎ：第２の分周手段）５３と位相比較回路５２とから構成される。分周回路は、入力される高周波のクロック信号の低周波化を図るために用いられる。第２選択部３１から出力されるクロック信号Ｓ３と電圧制御型ＳＡＷ発振回路７からの帰還ループ用出力信号Ｓ５とを、入力分周回路５１及び帰還分周回路５３において分周する。そして、それぞれのクロック信号の位相を比較し、位相差に応じた電圧レベルの信号をループフィルタ６に出力する。
【００５１】
位相比較回路５２に入力分周回路５１及び帰還分周回路５３を含めた位相比較部５は低周波回路で簡易に構成できるので、容易にＩＣ化することが可能である。
【００５２】
ループフィルタ６は、位相比較回路５２から出力された位相差に応じた電圧レベルの信号を平滑化し、制御電圧Ｖｃとして電圧制御型ＳＡＷ発振回路７に出力する。
【００５３】
電圧制御型ＳＡＷ発振回路７は、図３で後述するＳＡＷ共振子Ｘを発振させる電圧制御型発振回路であり、制御電圧Ｖｃの電圧レベルに比例して周波数が、例えば、数十ＭＨｚ〜数百ＭＨｚの範囲で変化するクロック信号を出力する。
【００５４】
＜電圧制御型ＳＡＷ発振回路７Ａの構成＞
次に、図３に基づいて、電圧制御型ＳＡＷ発振回路７Ａの構成について説明する。
【００５５】
図３において、電圧制御型ＳＡＷ発振回路７Ａは、少なくとも、発振用差動増幅器７１，出力用差動増幅器７２，帰還バッファ用差動増幅器７３の３個の差動増幅器をＩＣ化したＩＣ１と、正帰還発振ループ内における移相量を調整する電圧制御移相回路７４と、所定の共振周波数を有するＳＡＷ共振子Ｘとインピーダンス回路（ＺＤ）７５とから構成される。そして、少なくとも、発振用差動増幅器７１、帰還バッファ用差動増幅器７３、電圧制御移相回路７４、ＳＡＷ共振子Ｘとにより正帰還発振ループが形成される。
【００５６】
尚、発振用差動増幅器７１、出力用差動増幅器７２、帰還バッファ用差動増幅器７３は、それぞれＥＣＬラインレシーバ（エミッタ結合論理）用いた差動増幅回路である。図４は、このＥＣＬラインレシーバの具体的な構成を示す回路図である。このＥＣＬラインレシーバは、非反転及び反転の差動入力及び差動出力を有する差動増幅回路である。そして、低消費電力、かつ、電圧制御型ＳＡＷ発振回路のような高速で動作する必要がある回路に、又、得られた出力信号をこのＥＣＬ差動増幅回路で用いられる電気レベルの変換に用いることができる。
【００５７】
ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）共振子は、高周波で発振するデバイスとして注目されている。このＳＡＷ共振子は、弾性体の表面付近にエネルギーが集中して伝播する性質を利用した共振子である。そして、圧電基板上に、すだれ状の励振電極を配置し、この励振電極で励振された表面波を反射させて定在波を発生させ、共振子として機能させるものである。ＳＡＷ共振子は、その共振周波数が数１００ＭＨｚ〜数ＧＨｚであり、高周波発振回路に用いられる。又、ＳＡＷ共振子は、主振動以外に不要な振動が存在しないため、ジッタの発生要因とはならないという特徴を備える。
【００５８】
発振用差動増幅器７１の非反転入力端子Ｄ１には、共振信号を生成し、出力するＳＡＷ共振子Ｘの正帰還発振ループ後段側の端子が接続されている。
【００５９】
また、発振用差動増幅器７１の非反転入力端子Ｄ１と反転入力端子Ｄ２との間には、それぞれの入力端子間に所定の電位差を発生させるためのインピーダンス回路（ＺＤ）７５が接続されている。さらに発振用差動増幅器７１の反転入力端子Ｄ２にはＩＣ１から出力されたバイアス電圧ＶＢＢが印加される。ＳＡＷ共振子Ｘからの共振信号を発振用差動増幅器７１の反転入力端子Ｄ２に入力し、バイアス電圧ＶＢＢは非反転入力端子Ｄ１に入力する構成としてもよい。
【００６０】
発振用差動増幅器７１の非反転出力端子Ｑ＋には、帰還バッファ用差動増幅器７３の非反転入力端子が接続され、発振用差動増幅器７１の反転出力端子Ｑ−には、帰還バッファ用差動増幅器７３の反転入力端子が接続される。そして、帰還バッファ用差動増幅器７３の非反転出力端子Ｑ１から出力される信号は、出力端子ＬＰ０を介して、図１に示す位相比較部５への帰還ループ用出力信号として用いられる。又、非反転出力端子Ｑ２から出力される信号は、正帰還発振ループ用出力信号として電圧制御移相回路７４に入力される。尚、非反転出力端子Ｑ１の出力は、正帰還発振ループ用出力信号として、非反転出力端子Ｑ２の出力は、外部の位相比較部５への帰還ループ出力用出力信号としてもよい。
【００６１】
電圧制御移相回路７４では、電圧制御端子Ｖｔを介して図１に示すループフィルタ６から出力された制御電圧Ｖｃが入力され、正帰還発振ループにおける移相量が制御される。
【００６２】
発振用差動増幅器７１の非反転出力端子Ｑ＋および反転出力端子Ｑ−の後段には、出力用差動増幅回路７２が接続され、発振波形は波形整形されてクロック信号として出力端子ＯＵＴ＋、ＯＵＴ−を介して出力される。
【００６３】
以上、説明した電圧制御型ＳＡＷ発振回路７Ａにおいて、ＳＡＷ共振子Ｘ等を除きＩＣ１と表示された３つの差動増幅器７１，７２，７３は、汎用の集積回路として製品化され容易に入手でき、発振回路を集積化するための設計工数を省略することができる。
【００６４】
又、帰還バッファ用差動増幅器の出力を利用した電圧制御型ＳＡＷ発振回路を用いてクロック整形器１Ａとして実現するような場合、電圧制御型ＳＡＷ発振回路の外部出力と帰還ループ用の出力間における相互干渉がなくなる。併せて、電圧制御型ＳＡＷ発振回路の出力に出力バッファ用ドライバＩＣを外部接続することなく負荷回路を直接接続でき、クロック整形器１Ａの出力として使用できる。
【００６５】
（１−２） 第１の実施形態の動作
次に、図２及び図３に基づいて、本発明における第１の実施形態の動作について説明する。
【００６６】
＜正常動作＞
まず、外部から入力される受信クロック信号ＳＲが正常の場合について説明する。
図２において、入力端子ＦＩＮに受信クロック信号ＳＲが、入力端子ＦＢＫに予備クロック信号ＳＢがそれぞれ入力され、制御端子ＳＥＬ１から入力された第１の選択信号ＣＮＴ１により受信クロック信号ＳＲが第１選択部２１で選択される。この選択された受信クロック信号Ｓ１は、水晶発振回路４からのクロック信号Ｓ２とともに第２選択部３１に入力され、制御端子ＳＥＬ２から入力された第２の選択信号ＣＮＴ２により、さらに、受信クロック信号Ｓ１が選択される。この選択された受信クロック信号Ｓ３と電圧制御型ＳＡＷ発振回路７の出力端子ＬＰｏからの帰還ループ用のクロック信号Ｓ５とが位相比較部５に入力され、それぞれの入力分周回路５１及び帰還分周回路５３で分周される。そして、分周されたそれぞれの低周波クロック信号に基づいて位相比較回路５２で位相比較される。この比較結果は位相差信号Ｓ４として出力され、ループフィルタ６でこの位相差信号Ｓ４を平滑化し、制御電圧Ｖｃとして電圧制御型ＳＡＷ発振回路７に出力される。
【００６７】
図３に示す電圧制御移相回路７４において、電圧制御端子Ｖｔから入力された制御電圧Ｖｃに基づいて、帰還バッファ用差動増幅器７３の反転出力端子Ｑ２から出力されたクロック信号の位相が適切な位相に調整される。そして、帰還バッファ用差動増幅器７３の非反転出力端子Ｑ１からのクロック信号が、帰還ループ出力端子ＬＰｏを介して、クロック整形器１Ａの帰還ループ用出力信号Ｓ５として出力され、図２に示す位相比較部５に入力される。
【００６８】
＜異常動作＞
次に、外部から入力される受信クロック信号ＳＲや予備クロック信号ＳＢに欠落等の異常が発生した場合の動作について、説明する。尚、ここでは、他のシステムや伝送装置等の異常検出の遅れや切り換え動作の遅れのため、クロック整形器がその異常をいち早く検出するという想定で、動作を説明する。
【００６９】
伝送路上において回線障害が発生したため正常にデータの送信が行われず、受信データから正常にタイミング抽出が行われない状態、例えば、一定時間、受信クロック信号ＳＲに欠落が生じたとする。このような場合、図２に示す第１選択部２１で選択された受信クロック信号Ｓ１にも欠落が発生しており、この欠落は受信クロック信号欠損検出部２２で検出される。そして、受信クロック信号欠損検出部２２は第１の切り換え信号ＣＮＴ１を生成し第１選択部２１に出力する。第１選択部２１では、この第１の切り換え信号ＣＮＴ１により強制的に予備クロック信号ＳＢに切り換えられ、この予備クロック信号ＳＢに基づいて同期が補償されることになる。
【００７０】
さらに、例えば、スレーブ局に設置されている図示しないクロック供給装置等で欠落等の異常が発生し、一定時間、この予備クロック信号ＳＢにも欠損が生じたとする。この場合、第１選択部２１で選択された予備クロック信号Ｓ１の欠落は予備クロック信号欠損検出部３２で検出され、この検出部３２では第２の切り換え信号ＣＮＴ２を生成し第２選択部３１に出力する。第２選択部３１では、第２の切り換え信号ＣＮＴ２により強制的に水晶発振回路４からのクロック信号Ｓ２に切り換えられ、このクロック信号Ｓ２に基づいて同期が補償されることになる。
【００７１】
尚、予備クロック信号や水晶発振回路４からのクロック信号に切り換えられた以降の動作については正常時と同様の動作が行われるので、その詳細な説明は省略する。
【００７２】
（１−３） 第１の実施形態より得られる効果
以上説明したように、本発明に係る第１の実施形態によれば、以下のような効果を得ることができる。
【００７３】
外部からの受信クロック信号と予備クロック信号のいずれかを選択する第１クロック信号選択部と、これから出力されたクロック信号と水晶発振回路からのいずれかのクロック信号を選択する第２クロック信号選択部とを備えている。このため、受信クロック信号に欠落等の異常が発生すると予備クロック信号に基づいてシステムの同期を確保できる。さらに、予備クロック信号にも欠落等の異常が発生した場合、クロック整形器が保有する水晶発振回路に基づいたクロック信号によりシステムの同期を確保できるという効果が得られる。
【００７４】
又、第１及び第２クロック信号選択部において、選択されたクロック信号自身に欠損が生じていると受信クロック信号欠損検出部又は予備クロック信号欠損検出部でそれぞれの欠損を検出し、強制的にクロック信号を切り換えることができる。外部からの選択信号に優先するこの強制的な切り換えにより、他の装置や機能ブロックで検出の遅れ・切り換え動作遅延が発生しても早期に同期を確保できるという効果が得られる。
【００７５】
又、電圧制御型ＳＡＷ発振回路内の帰還バッファ用差動増幅器の非反転出力端子及び反転出力端子のいずれかの出力端子からの出力を帰還ループ用出力とした構成を採用している。この構成により、相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差という悪影響を回避し、これらによるジッタの発生をなくすことができるという効果が得られる。
【００７６】
又、これらの影響を回避するための、電圧制御型ＳＡＷ発振回路の出力部に個別部品による出力バッファ用ドライバＩＣを挿入する必要がなくなり、部品点数を削減することができるので、小型化、低価格化が図られるという効果が得られる。
【００７７】
又、位相比較部は、入力されるクロック信号の周波数に応じた分周比を有する２つの分周回路を備え、位相比較回路において低周波数で比較することができるので、低速のＩＣとして安価に、かつ高精度の位相比較部を製造できるという効果が得られる。
【００７８】
（２） 第２の実施形態
（２−１） 第２の実施形態の構成
図５は、第２の実施形態に係るクロック整形器１Ｂの構成を示すブロック図である。第１の実施形態に係るクロック整形器１Ａと異なる点は、電圧制御型ＳＡＷ発振回路７Ｂにあり、差動増幅器に代えて入力・出力端子がそれぞれ１つの増幅器を用いて構成した点にある。従って、ここでは、電圧制御型ＳＡＷ発振回路７Ｂの構成について説明する。
【００７９】
図５において、電圧制御型ＳＡＷ発振回路７Ｂは、少なくとも、ＳＡＷ共振子Ｘと、発振用増幅器７７、帰還バッファ用増幅器７８、そして、ｎ個からなる複数の出力用増幅器７９−１，７９−２〜７９−ｎとをＩＣ化したＩＣ２と、電圧制御移相回路４４とから構成される。そして、少なくとも、発振用増幅器７７、帰還バッファ用増幅器７８、電圧制御移相回路４４とＳＡＷ共振子Ｘとにより正帰還発振ループが形成される。発振用増幅器７７からの出力信号を複数の出力用増幅器７９−１，７９−２〜７９−ｎを介して分岐し、クロック整形器１Ｂの出力信号とする。この場合、例えば、出力用増幅器７９−ｎからの出力を帰還ループ用出力信号として使用できる。
【００８０】
（２−２） 第２の実施形態の動作
次に、図５に基づいて、本発明における第２の実施形態の動作について説明する。
受信クロック信号ＳＲや予備クロック信号ＳＢが入力されて、ループフィルタ２から制御電圧Ｖｃが出力されるまでの動作は第１の実施形態と同じであるので、ここではその詳細な説明は省略し、異なる点のみ説明する。
【００８１】
図５において、制御電圧Ｖｃを入力する電圧制御移相回路７４に基づいて周波数制御されるＳＡＷ共振子Ｘで発生した共振信号は、ＩＣ２の入力端子Ｄを介して発振用増幅器７７に入力される。この発振用増幅器７７の出力は、複数の出力用増幅器７９−１，７９−２〜７９−ｎを介して、出力端子ＯＵＴ１〜ｎからクロック整形器１Ｂの出力信号として出力される。そして、出力端子ＯＵＴｎ（ＬＰ０）から帰還ループ用出力信号Ｓ５が、位相比較部５に出力される。
【００８２】
クロック整形器１Ｂにおいて、以上説明したような動作が繰り返して行われる。
【００８３】
（２−３） 第２の実施形態より得られる効果
以上説明したように、第２の実施形態によれば、上述した第１の実施形態と同様の効果が得られるとともに、以下のような効果が得られる。
【００８４】
従来においては、クロック信号の出力と帰還ループ用出力とを兼用させて、相互の影響を回避するためにＩＣの外付け用として出力バッファ用ドライバＩＣを必要とする。第２の実施形態における構成によれば、発振用増幅器の出力信号をＩＣ内部に設けた複数の出力用増幅器を介して分岐し、これら出力用増幅器の１つの出力を帰還ループ用出力信号とすることができる。この結果、外付け用の出力バッファ用ドライバＩＣのような余分な部品を追加することがなくなり、部品点数の増加が抑制され、小型化、低価格化が図れるという効果が得られる。
【００８５】
又、出力バッファ用ドライバＩＣを用いると、出力用増幅器とこの出力バッファ用ドライバＩＣ間で接続のための配線により、それぞれの出力信号間に位相差が生じてしまう。しかしながら、第２の実施形態のように、発振用増幅器の出力信号をＩＣ内部に設けた出力用増幅器を介して構成すれば、出力信号間の位相差が生ずることがないという効果が得られる。
【００８６】
（３）第３の実施形態
次に、本発明の第３の実施形態について説明する。
図６は、以上説明した第１の実施形態に係るクロック整形器を用いた、光ネットワーク向けの光トランシーバ用モジュールの概略構成を示す図である。
【００８７】
この光トランシーバ用モジュール１００は、例えば、サーバ用コンピュータと光ネットワークとの間で、光／電気変換及び電気／光変換と多重化及び多重分離のためのインターフェース機能を実現するものである。
【００８８】
図６に示すように、クロック整形器１０３はタイミング抽出部１０６でタイミング抽出されたジッタの多い低周波クロック信号（ＲＣＫ）と、図示しない外部のクロック供給装置等から送出された予備クロック信号（ＴｘＲＣＫ）とを入力する。正常時にはこのジッタの多いクロック信号（ＲＣＫ）は、本発明に係るクロック整形器１０３内において第１及び第２の選択信号ＣＮＴ１，２に基づいて選択され、ジッタが低減された高周波のクロック信号（ＳＣＫ）に整形される。そして、このクロック信号（ＳＣＫ）は、多重化部１０１において、Ｎ個の送信データ（ＴｘＤＡＴＡ）を１つの送信データとして多重化するためのクロック信号として用いられる。
【００８９】
ここで、図６を参照して、光トランシーバ用モジュール１００における動作について説明する。
タイミング抽出部１０６は、光／電気変換部１０５で、受信した光信号から変換された電気信号のデータから高周波数のクロック信号を抽出する。本発明に係るクロック整形器１００内で第１及び第２の選択信号ＣＮＴ１，２により受信クロック信号（ＲＣＫ）を選択する正常時においては、ジッタを多く含む受信クロック信号（ＲＣＫ）が、クロック整形器１０３でジッタの少ない高周波数のクロック信号（ＳＣＫ）に変換され、多重化部１０１へ送出される。これにより、電気／光変換部１０２では多重化された送信データが光信号（ＯＰＯＵＴ）に変換し光伝送路へ送出される。
【００９０】
何らかの原因による受信データの異常により、抽出された受信クロック信号（ＲＣＫ）に欠落が生じると、第１の選択信号ＣＮＴ１によりクロック整形器１０３内で、外部からの予備クロック信号（ＴｘＲＣＫ）に切り換えられ、高周波数のクロック信号（ＳＣＫ）に変換する。そして、クロック整形器１０３は、高周波数のクロック信号（ＳＣＫ）を多重化部１０１へ送出し、上記と同様の送信処理が行われる。又、予備クロック信号（ＴｘＲＣＫ）に欠損が認められた場合にも、外部からの第２の選択信号ＣＮＴ２によりクロック整形器１０３内の水晶発振回路によるクロック信号に基づいて、高周波数のクロック信号（ＳＣＫ）に変換され、多重化部６１へ送出される。
【００９１】
特に、システム側の、受信クロック信号や予備クロック信号に生じた欠落等の異常検出の遅れや切り換え動作の遅れが発生し、この遅れからクロック整形器１０３においてそれらの異常を検出した場合に、効果的に、予備クロック信号もしくは前記した水晶発振回路によるクロック信号に強制的に切り換える。
【００９２】
つまり、本発明に係るクロック整形器１０３を光トランシーバ用モジュール１００に用いれば、選択されたクロック信号に欠損が生じるとクロック整形器１０３でクロック信号の欠落を検出し、予備クロック信号又は保有する水晶発振回路からのクロック信号に強制的に切り換えることができる。特に、外部装置や他の機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生した場合に、その優先的な切り換えにより早期の同期確保を補償することができるという効果が得られる。
【００９３】
又、ジッタを多く含んだ受信クロック信号を入力した場合、本発明に係るクロック整形器１０３により、非常にジッタの少ない高周波数のクロック信号に変換して多重化部６１へ供給することができる。これにより、多重化部１０１において多重化する送信データ（ＴｘＤＡＴＡ×Ｎ）とクロック信号との間におけるタイミングマージンが確保されるので、多重化部１０１の送信データの誤動作を防止することができるという効果が得られる。
【００９４】
ここで、第３の実施形態を説明するの当たり、第１の実施形態のクロック整形器１Ａを実施例として説明したが、第２の実施形態のクロック整形器１Ｂであっても同様の効果を奏する。
【００９５】
（４） 実施形態の変形例
本発明は、上述した実施形態に限定されず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【００９６】
クロック整形器を光ネットワーク向けの光トランシーバ用モジュールに用いた場合について説明したが、高周波で動作する携帯電話等無線通信器を始めとする各種電子機器に適用してもよい。
【００９７】
又、クロック源として、ＳＡＷ共振子、いわゆる弾性表面波素子を用いて、クロック整形器を説明したが、それに代えてＡＴカット型水晶振動子を用いた構成としてもよい。
【００９８】
さらに、水晶振動子、セラミック振動子やＳＡＷ共振子等の圧電共振子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトやＬＢＯ（Ｌｉｔｈｉｕｍ Ｔｅｔｒａｂｏｒａｔｅ：四ほう酸リチウム）等を用いた構成としてもよい。
【図面の簡単な説明】
【図１】 第１の実施形態に係るクロック整形器の構成を示すブロック図である。
【図２】 第１の実施形態に係るクロック整形器の各機能ブロックの構成をさらに詳細に示したブロック図である。
【図３】 電圧制御型ＳＡＷ発振回路の構成を詳細に示すブロック図である。
【図４】 ＥＣＬラインレシーバの具体的な構成を示す回路図である。
【図５】 第２の実施形態に係るクロック整形器の構成を示すブロック図である。
【図６】 本発明に係るクロック整形器を用いた、光ネットワーク向けの光トランシーバ用モジュールの概略構成を示すブロック図である。
【図７】 デジタルネットワークにおける網同期の１つである従属同期方式を説明するためのその概要構成を示す図である。
【図８】 網同期を構成する伝送装置等に使用される従来のクロック整形器の一例の構成を示すブロック図である。
【図９】 網同期を構成する伝送装置等に使用される従来のクロック整形器における他の例の構成を示すブロック図である。
【図１０】 網同期を構成する伝送装置等に使用される従来のクロック整形器における他の例の構成を示すブロック図である。
【符号の説明】
１Ａ，１Ｂ・・・クロック整形器
２・・・第１クロック信号選択部
３・・・第２クロック信号選択部
４・・・水晶発振回路
５・・・位相比較部
６・・・ループフィルタ
７，７Ａ，７Ｂ・・・電圧制御型ＳＡＷ発振回路
Ｘ・・・ＳＡＷ共振子
２１・・・第１選択部
２２・・・受信クロック信号欠損検出部
３１・・・第２選択部
３２・・・予備クロック信号欠損検出部
５１・・・入力分周回路（１／Ｍ）
５２・・・位相比較回路
５３・・・帰還分周回路（１／Ｎ）
７１・・・発振用差動増幅器
７２・・・出力用差動増幅器
７３・・・帰還バッファ用差動増幅器
７４・・・電圧制御移相回路
７５・・・インピーダンス回路
７７・・・発振用増幅器
７８・・・帰還バッファ用増幅器
７９−１〜７９−ｎ・・・出力用増幅器
１００・・・光トランシーバ用モジュール
１０１・・・多重化部（ＭＵＸ）
１０２・・・電気／光変換部（ＴｘＥ−Ｏ）
１０３・・・クロック整形器
１０４・・・多重分離化部（ＤｅＭＵＸ）
１０５・・・光／電気変換部（ＲｘＯ−Ｅ）
１０６・・・タイミング抽出部
【発明の属する技術分野】
本発明は、網同期用の発振器として使用されるクロック整形器に関し、更に詳しくは、ジッタのある受信クロック信号やマスタ局から分配されたクロック信号と同期した予備クロック信号と自身で保有する水晶発振回路に切り換えて、フリーラン時においても一定期間同期を確保することのできるクロック整形器に関する。
【０００２】
【従来の技術】
ネットワークにおけるクロック信号の役割は、ネットワーク内に共通の周波数を分配し、ネットワークの同期化を図ることにある。周波数を分配する範囲は、ネットワークの基本構成に依存し、長距離通信システムの場合は網同期型のネットワークを構成する。網同期型のネットワークでは、１つのマスタ局又は準マスタ局から基準周波数のクロック信号（以下、基準クロック信号と呼ぶ）を分配し、この基準クロック信号をネットワーク内のすべてのノードで再生し、ノード内のすべてに分配する。この方式では、すべてのネットワーク内の回路が同じ周波数精度を持つクロックで動作し、データの多重・分離、メモリを使用する情報の挿入・抽出などの送受信処理は、非常に容易に行うことができる。
【０００３】
図７は、デジタルネットワークにおける網同期の１つである従属同期の場合のその概要を示す構成図である。マスタ局Ｍから同期用の、周波数がｆ０の基準クロック信号がスレーブ局であるＡ局とＢ局に分配される。通常は、図７に示すように、スレーブ局に設置された伝送装置内のタイミング抽出部Ａ，Ｂで伝送路からの受信データによりタイミング抽出した受信クロック信号に基づいて、送信部Ａ，Ｂ及び受信部Ａ，Ｂにおいて送信・受信処理が行われる。
【０００４】
今、例えば、スレーブ局Ａからスレーブ局Ｂへの下り回線の中継器１で回線障害が発生しデータが正しく送信できなくなると、スレーブ局Ｂでは受信データが正常に受信できなくなり、スレーブ局Ｂに設置された伝送装置Ｂ内のタイミング抽出部Ｂで受信クロック信号が再生できない。そうすると、スレーブ局Ｂでは同期外れが発生し、マスタ局Ｍから分配された基準クロック信号と同期したクロック供給装置Ｂの予備クロック信号ｆ０に切り換えられる。この予備クロック信号ｆ０に基づいて、伝送装置Ｂにおいて送受信処理が行われ、伝送路上の中継器１での障害が復旧するまで継続する。そして、障害が普及し、中継器１からの受信データから抽出した受信クロック信号が正常であることが検出されると予備クロック信号から受信クロック信号に切り換えられる。
【０００５】
図８は、従属同期した通信システムを構成する伝送装置等に使用される従来のクロック整形器の構成を示すブロック図である。このクロック整形器は、一般にジッタ低減回路とも呼ばれ、電圧制御型発振回路ＶＣＯ等を有するＰＬＬ回路を利用した構成を採用している。このクロック整形器において、位相ノイズ及びジッタ特性を改善するために、図８に示すように、電圧制御型発振器ＶＣＯに代えて、電圧制御型水晶発振器ＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）やＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｃｏｕｓｔｉｃ Ｗａｖｅ）共振子を用いた電圧制御型ＳＡＷ発振器ＶＣＳＯを使用したものがある。
【０００６】
図８に示すクロック整形器の入力端子ＦＩＮには、受信クロック信号と予備クロック信号とを切り換える図示しない選択部で選拓されたいずれかのクロック信号（正常のときは受信クロック信号）が入力される。位相比較部１１において、この入力されたクロック信号と電圧制御型ＳＡＷ発振器（ＶＣＳＯ）１３ａからのクロック信号との位相比較を行う。この位相差信号がループフィルタ１２に出力され、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）１３ａにおける周波数制御のための制御電圧Ｖｃとして、使用される。このとき、位相比較部１１で入力されたクロック信号に数クロックの欠落が検出されると、その情報がアラーム信号として出力端子ＡＬＭから外部に出力され、クロック整形器に入力されるクロック信号を切り換える要因の１つとなっている。
【０００７】
近年の電子機器に代表される通信機器においては、その通信速度がＧＨｚ帯に移行し非常に高速化されている。このため、通信機器に使用される発振器やクロック整形器には、▲１▼高周波帯域で周波数安定度が高いこと、▲２▼通信機器の実用温度範囲において温度補償されていること、さらに、▲３▼発振回路等から出力されるクロック信号のジッタが大きく軽減されていることが必要である。
【０００８】
又、上述した網同期システムに用いられる伝送装置等の小型化、低コスト化にともない、それらに用いられているクロック整形器を始めとする部品の小型化・低コスト化も強く要望されている。
【０００９】
ところで、基準となる２つのクロック信号を入力して、いずれかを選択したクロック信号に同期したクロック信号を生成するＰＬＬ回路に関する先行技術として、特許文献１及び特許文献２が開示されている。特許文献１は、入力断検出回路による基準クロック信号の切り換え時の応答特性を改善するというものである。又、特許文献２は、選択制御部による基準クロック信号の切り換えにおいて、２つの基準クロック信号の位相差に依存する出力クロックの位相偏移を改善するものである。
【００１０】
【特許文献１】
特開平８−２７４６３３号公報（段落［００２２］ 第１図）
【特許文献２】
特開平９−３０７４３２号公報（段落［００１９］ 第１図）
【００１１】
【発明が解決しようとする課題】
上記で説明したシステムやクロック整形器には次のような問題点（課題）があった。
【００１２】
受信クロック信号に異常が発生し受信クロック信号から予備クロック信号に切り換えるときに、制御系の動作や選択部等を構成する切り換えスイッチ等の機能ブロックにおける動作遅れ等によるタイムラグが発生し、この遅れ時間により障害に対する同期補償が遅れるという課題があった。
【００１３】
又、受信クロック信号や予備クロック信号に障害が発生した場合、従来のクロック整形器は、予備クロック信号の欠落をアラームとして出力するしかなくその障害等が普及するまで同期を補償する手段がないという課題があった。
【００１４】
又、受信クロック信号や予備クロック信号がいずれもクロック整形器に入力されないと、フリーラン状態で周波数精度の補償されないクロック信号を出力してしまうという課題があった。
【００１５】
さらに、従来のクロック整形器に用いるＰＬＬ回路構成において、ロックアップタイムに時間を要するため、入力されるクロック信号の欠落を検出しアラーム信号として外部へ送出するのに時間を要し、同期補償が遅れるという課題があった。
【００１６】
又、従来のクロック整形器は、図９に示すように、電圧制御型水晶発振器ＶＣＯ又は電圧制御型ＳＡＷ発振器ＶＣＳＯの出力をクロック整形器の出力とＰＬＬ回路の帰還ループ用出力とを併用させているものもある。
【００１７】
しかしながら，それらの構成におけるクロック信号の受け渡しにおいて、数百ＭＨｚ以上の高周波領域では、入出力インターフェース及び伝送路（この場合は、接続のための配線用線路）におけるインピーダンスマッチング等の整合性が容易でない。このため、相互に影響を及ぼしあって出力振幅のレベルが低下してしまうという課題や、差動出力の場合においては正及び負の出力間における出力振幅のアンバランスや位相差が発生し、ジッタの発生要因となるという課題があった。
【００１８】
また，このような影響を回避するために、図１０に示すように、電圧制御型水晶発振回路や電圧制御型ＳＡＷ発振回路の出力部に個別に集積回路（以下、ＩＣと呼ぶ）化された出力バッファ用ドライバＩＣ（図中のバッファ１４ｂ）を挿入することが行われている。このような場合、その出力バッファ用ドライバＩＣを追加することにより部品点数が増加し小型化、低コスト化が困難になるという課題があった。
【００１９】
本発明は、上記のような課題を解決するためになされたもので、受信用クロック信号や予備クロック信号に障害が発生して同期が取れなくなった場合において、早期に同期補償が行えるクロック整形器を提供することを目的とする。又、それらのクロック信号が供給されなくても、クロック整形器が保有する水晶発振回路により同期補償が行えるクロック整形器を提供することを目的とする。又、電圧制御型発振回路の出力を帰還ループ出力として用いた場合に、クロック信号に直接影響を与えることがなく、又、差動出力の場合において正・負の出力間における出力振幅のアンバランスや位相差によるジッタが発生しないクロック整形器を得ることを目的とする。又、本発明は、出力バッファ用ドライバＩＣを追加することなく部品点数を抑制し、小型化、低コスト化の図れるクロック整形器を得ることを目的とする。さらに、上記した目的に適合したクロック整形器を使用した電子機器、例えば、光トランシーバ用モジュールに用いて同期システムの同期補償が早期に達成できる電子機器を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のクロック整形器は、マスタ局又は準マスタ局からの基準クロック信号に同期したクロック供給装置から供給される予備クロック信号と受信データからタイミング抽出を行って生成された受信クロック信号とを入力し、外部から入力された第１の選択信号により前記予備クロック信号及び前記受信クロック信号のいずれか一方を選択して第１のクロック信号として出力する第１クロック信号選択部であって、前記受信クロック信号が選択された場合前記選択された前記受信クロック信号の欠損を監視し、前記欠損を検出した場合前記予備クロック信号に切り換える第１クロック信号選択部と、所定の周波数で発振し圧電クロック信号を出力する圧電発振回路と、前記第１のクロック信号と前記圧電クロック信号とを入力し、外部から入力された第２の選択信号により前記第１のクロック信号及び前記圧電クロック信号のいずれか一方を選択して第２のクロック信号として出力する第２クロック信号選択部であって、前記第１のクロック信号選択部において前記予備クロック信号に切り換えた場合前記切り換えた前記予備クロック信号の欠損を監視し、前記欠損を検出した場合前記圧電クロック信号に切り換える第２クロック信号選択部と、供給される制御電圧に応じて周波数が変化し、帰還ループ用出力信号を生成し出力する電圧制御型発振回路と、前記電圧制御型発振回路からの前記帰還ループ用出力信号と前記第２クロック信号選択部から出力された前記第２のクロック信号との比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、前記制御電圧により入力信号の位相を所定量ずらした出力信号として出力する電圧制御移相回路と、所定の共振周波数で共振するＳＡＷ共振子と、前記所定の共振周波数の共振信号を増幅して出力する発振用差動増幅器と、前記発振用差動増幅器からの出力信号を入力する帰還バッファ用差動増幅器とを備え、少なくとも、前記電圧制御移相回路と、前記ＳＡＷ共振子と、前記発振用差動増幅器と、前記帰還バッファ用差動増幅器とにより正帰還発振ループを構成し、前記帰還バッファ用差動増幅器が備える反転出力端子及び非反転出力端子のうちいずれか一方は前記帰還ループ用出力信号を出力し、他方は前記正帰還発振ループ用出力信号を出力することを特徴とする。
【００２１】
上記構成によれば、受信クロック信号に一定時間、欠落が発生すると予備クロック信号に基づいてシステムの同期確保を補償することができる。さらに、予備クロック信号にも上記と同様の欠落が発生した場合、クロック整形器が保有する、周波数精度が補償された水晶発振回路に基づいたクロック信号によりシステムの同期確保を補償できるという効果がある。また、上記構成によれば、電圧制御型発振回路の出力と帰還ループ用出力とによる相互の影響を回避して出力振幅のレベルが低下することがなく、又、差動増幅器の場合の出力端子間における出力振幅のアンバランスや位相差をなくすことができる。この結果、レベルの低下やアンバランス等に起因するジッタの発生を防止することができるという効果がある。又，それらの影響を回避するための、電圧制御型発振回路の出力部に個別部品による出力バッファ用ドライバＩＣを挿入する必要がなくなり、部品点数の増加を抑制することができるので、小型化、低価格化が図れるという効果がある。
【００２２】
本発明のクロック整形器は、前記発振用差動増幅器及び前記帰還バッファ用差動増幅器はＥＣＬラインレシーバを用いた差動増幅回路であることを特徴とする。
【００２３】
上記構成によれば、集積回路化が容易となるので、その電圧制御型発振回路の小型化、低消費電力化を図ることができ、かつ高速で動作させることができるという効果がある。
【００２４】
本発明のクロック整形器は、マスタ局又は準マスタ局からの基準クロック信号に同期したクロック供給装置から供給される予備クロック信号と受信データからタイミング抽出を行って生成された受信クロック信号とを入力し、外部から入力された第１の選択信号により前記予備クロック信号及び前記受信クロック信号のいずれか一方を選択して第１のクロック信号として出力する第１クロック信号選択部であって、前記受信クロック信号が選択された場合前記選択された前記受信クロック信号の欠損を監視し、前記欠損を検出した場合前記予備クロック信号に切り換える第１クロック信号選択部と、 所定の周波数で発振し圧電クロック信号を出力する圧電発振回路と、前記第１のクロック信号と前記圧電クロック信号とを入力し、外部から入力された第２の選択信号により前記第１のクロック信号及び前記圧電クロック信号のいずれか一方を選択して第２のクロック信号として出力する第２クロック信号選択部であって、前記第１のクロック信号選択部において前記予備クロック信号に切り換えた場合前記切り換えた前記予備クロック信号の欠損を監視し、前記欠損を検出した場合前記圧電クロック信号に切り換える第２クロック信号選択部と、供給される制御電圧に応じて周波数が変化し、帰還ループ用出力信号を生成し出力する電圧制御型発振回路と、前記電圧制御型発振回路からの前記帰還ループ用出力信号と前記第２クロック信号選択部から出力された前記第２のクロック信号との比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、前記制御電圧により入力信号の位相を所定量ずらした出力信号として出力する電圧制御移相回路と、所定の共振周波数で共振するＳＡＷ共振子と、前記所定の共振周波数の共振信号を増幅して出力する発振用増幅器と、前記発振用増幅器からの出力信号を入力する帰還バッファ用増幅器と、
を備え、少なくとも、前記電圧制御移相回路と、前記ＳＡＷ共振子と、前記発振用増幅器と、前記帰還バッファ用増幅器とにより正帰還発振ループを構成し、さらに、複数の出力用増幅器を備え、前記発振用増幅器からの出力信号を前記複数の出力用増幅器を介して複数の出力信号に分岐し、前記複数の出力信号のうちいずれかを前記帰還ループ用出力信号とすることを特徴とする。
【００２５】
上記構成によれば、外付け用の出力バッファ用ドライバＩＣのような余分な部品を追加する必要がなくなるので、部品点数の増加が抑制され、小型化、低価格化が図れるという効果がある。
【００２６】
本発明のクロック整形器は、前記第１クロック信号選択部は、前記受信クロック信号と前記予備クロック信号とを入力し、前記第１の選択信号に基づいて前記受信クロック信号及び前記予備クロック信号のいずれかのクロック信号を選択し出力する第１選択部と、前記第１選択部で前記受信クロック信号が選択されている場合、前記受信クロック信号の欠損を検出し、第１の切り換え信号を前記第１選択部に出力する受信クロック信号欠損検出部とを備え、前記第１選択部は、前記第１の切り換え信号が入力された場合、前記第１の選択信号に優先し前記予備クロック信号に切り換えることを特徴とする。
【００２７】
上記構成によれば、第１の選択信号に優先した第１の切り換え信号の（強制的）切り換えにより、他の装置や機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生しても早期の同期確保を補償できるという効果がある。
【００２８】
本発明のクロック整形器は、前記第２クロック信号選択部は、前記第１クロック信号選択部から出力された前記第１のクロック信号と前記圧電発振回路から出力された前記圧電クロック信号とを入力し、前記第２の選択信号に基づいて前記第１のクロック信号及び前記圧電クロック信号のいずれかのクロック信号を選択し出力する第２選択部と、前記第２選択部で前記予備クロック信号が選択されている場合、前記予備クロック信号の欠損を検出し、第２の切り換え信号を前記第２選択部に出力する予備クロック信号欠損検出部とを備え、前記第２選択部は、前記第２の切り換え信号が入力された場合、前記第２の選択信号に優先し前記圧電クロック信号に切り換えることを特徴とする。
【００２９】
上記構成によれば、第２の選択信号に優先（強制的）した第２の切り換え信号に基づく切り換えにより、他の装置や機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生しても、早期の同期確保を補償できるという効果がある。
【００３０】
本発明のクロック整形器は、前記位相比較部において、第２クロック信号選択手段から選択されたクロック信号を分周する第１の分周手段と、前記帰還ループ用出力信号を分周する第２の分周手段とを備えることを特徴とする。
【００３１】
上記構成によれば、位相比較を行うときに入力されるクロック信号を低周波数で比較することができるので、低速のＩＣとして安価に、かつ高精度の位相比較部を製造できるという効果がある。
【００３４】
本発明の電子機器は、上記のいずれかに記載のクロック整形器を備えたことを特徴とする。
【００３５】
上記構成によれば、外部の選択信号に優先した強制的な切り換えにより、外部装置や他の機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生しても、早期の同期確保を補償することができる。又、クロック整形器が保有する水晶発振回路からのクロック信号に基づいた同期確保が補償できる電子機器、例えば、光トランシーバ用モジュールが得られるという効果がある。
【００３６】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００３７】
（１） 第１の実施形態
（１−１） 第１の実施形態の構成
＜クロック整形器１Ａの構成＞
図１は、本発明の第１の実施形態に係るクロック整形器１Ａの構成を示すブロック図である。
【００３８】
図１において、クロック整形器１Ａは、外部から受信クロック信号と予備クロック信号のいずれかを選択し、受信クロック信号が選択されたときこの受信クロック信号の欠損を監視する第１クロック信号選択部２と、第１クロック信号選択部２で選択されたクロック信号と水晶発振回路４からのクロック信号のいずれかを選択し、予備クロック信号が選択されたときこの予備クロック信号の欠損を監視する第２クロック信号選択部３と、第２クロック信号選択部３からのクロック信号と帰還ループ用出力信号とを比較し、比較結果に基づいた位相差信号を生成する位相比較部５と、位相差信号を平滑化し制御電圧Ｖｃとして出力するループフィルタ６と、この制御電圧Ｖｃに応じて出力信号の周波数が変化する電圧制御型発振回路７とから構成される。
【００３９】
尚、電圧制御型発振回路７として、ＡＴカット型水晶振動子を用いた電圧制御型水晶発振回路又はＳＡＷ共振子を用いた電圧制御型ＳＡＷ発振回路のいずれでもよい。本発明の実施形態においては、ＳＡＷ共振子を用いた電圧制御型ＳＡＷ発振回路の場合について説明する。
【００４０】
本発明の第１の実施形態におけるクロック整形器の第１の特徴点は、従来の位相比較部の前段に２つの第１クロック信号選択部２と第２クロック信号選択部３を設けている点にある。受信クロック信号に欠損が発生した場合、第１クロック信号選択部２で、これを検出し受信クロック信号から予備クロック信号に切り換える。又、さらに、予備クロック信号に欠損が発生した場合、第２クロック信号選択部３で、これを検出しクロック整形器１Ａが保有する水晶発振回路４からのクロック信号に切り換えて、障害が普及するまでの同期補償を行うというものである。図２において詳述するが、障害発生時にそれぞれのクロック信号選択部で受信クロック信号や予備クロック信号のそれぞれに欠損が検出された場合には、外部からの選択信号に優先（強制）して予備クロック信号や水晶発振回路４からのクロック信号に切り換えるというものである。ここで、クロック信号の欠損とは、一定時間、クロック信号が欠落した状態を意味するものとする。即ち、例えば、瞬断時のように短時間の欠落状態を、又、伝送装置や回線において発生した障害によりクロック信号が生成されず、欠落した状態が比較的長い時間継続する状態をいう。
【００４１】
第１の実施形態におけるクロック整形器１Ａの第２の特徴点は、クロック整形器１Ａの帰還ループ用出力として、図３で詳述する電圧制御型ＳＡＷ発振回路７Ａの帰還バッファ用差動増幅器からの出力を用いている点にある。即ち、図１において、電圧制御型ＳＡＷ発振回路７の帰還ループ出力端子ＬＰ０を用いる点にある。
【００４２】
図２は、上記で説明したクロック整形器１Ａの各機能ブロックの構成をさらに詳細に示したブロック図である。又、図３は、電圧制御型ＳＡＷ発振回路７Ａの構成を示すブロック図である。
【００４３】
図２において、第１クロック信号選択部２は、外部から受信クロック信号ＳＲと予備クロック信号ＳＢとを入力して、外部からの第１の選択信号によりいずれかを選択する第１選択部２１と、受信クロック信号ＳＲが選択されたとき受信クロック信号Ｓ１が欠損しているかどうかを検出する受信クロック信号欠損検出部２２とから構成される。
【００４４】
ここで、受信クロック信号は、伝送路から受信したデータによりタイミング抽出したクロック信号であり、予備クロック信号は、マスタ局（主局）又は準マスタ局（準主局）の基準クロック信号に同期した、外部の図示しないクロック供給装置から供給されるクロック信号であるとする。
【００４５】
受信クロック信号欠損検出部２２は、選択された受信クロック信号Ｓ１を監視しこれの欠損が検出されると、第１の切り換え信号ＣＮＴ１を第１選択部２１に送出する。そして、第１選択部２１では、第１の切り換え信号ＣＮＴ１により、外部の第１の選択信号ＣＮＴ１に優先して、入力されている予備クロック信号ＳＢに強制的に切り換えられる。尚、予備クロック信号Ｓ１に切り換えられた場合は、この受信クロック信号欠損検出部２２は、予備クロック信号の監視は行わない。
【００４６】
第２クロック信号選択部３は、第１クロック信号選択部２で選択されたクロック信号Ｓ１と水晶発振回路４からのクロック信号Ｓ２とを入力して、外部からの第２の選択信号ＣＮＴ２によりいずれかを選択する第２選択部３１と、選択された予備クロック信号Ｓ３が欠損しているかどうかを検出する予備クロック信号欠損検出部３２とから構成される。
【００４７】
予備クロック信号欠損検出部３２は、第１選択部２１及び第２選択部３１で選択された予備クロック信号Ｓ３を監視し、予備クロック信号Ｓ３の欠損が検出されると、第２の切り換え信号ＣＮＴ２を第２選択部２１に送出する。そして、第２選択部３１では、第２の切り換え信号ＣＮＴ２により、外部の第２の選択信号ＣＮＴ２に優先して、水晶発振回路４からのクロック信号Ｓ２に強制的に切り換えられる。尚、通常の受信クロック信号ＳＲや水晶発振回路４からのクロック信号Ｓ２に切り換えられた場合には、この予備クロック信号欠損検出部３２は、それぞれのクロック信号の監視は行わない。
【００４８】
水晶発振回路４は、前述した受信クロック信号ＳＲや予備クロック信号ＳＢのいずれにも欠落が発生した状態が継続している状況において、一時的な同期確保の為のクロック信号として用いられる。尚、水晶発振回路４はＡＴカット型水晶振動子を用いた発振回路、又は、ＳＡＷ共振子を用いた発振回路のいずれであってもよい。
【００４９】
尚、受信クロック信号欠損検出部２２又は予備クロック信号欠損検出部３２による強制的な切り換えは、何らかの原因によりシステム側で欠落等の異常検出やそれを補償するための動作に時間的な遅れが発生した場合に、同期確保の遅れを補償する点で有効である。
【００５０】
位相比較部５は、２つの入力側にそれぞれ設けられた入力分周回路（分周比１／Ｍ：第１の分周手段）５１及び帰還分周回路（分周比１／Ｎ：第２の分周手段）５３と位相比較回路５２とから構成される。分周回路は、入力される高周波のクロック信号の低周波化を図るために用いられる。第２選択部３１から出力されるクロック信号Ｓ３と電圧制御型ＳＡＷ発振回路７からの帰還ループ用出力信号Ｓ５とを、入力分周回路５１及び帰還分周回路５３において分周する。そして、それぞれのクロック信号の位相を比較し、位相差に応じた電圧レベルの信号をループフィルタ６に出力する。
【００５１】
位相比較回路５２に入力分周回路５１及び帰還分周回路５３を含めた位相比較部５は低周波回路で簡易に構成できるので、容易にＩＣ化することが可能である。
【００５２】
ループフィルタ６は、位相比較回路５２から出力された位相差に応じた電圧レベルの信号を平滑化し、制御電圧Ｖｃとして電圧制御型ＳＡＷ発振回路７に出力する。
【００５３】
電圧制御型ＳＡＷ発振回路７は、図３で後述するＳＡＷ共振子Ｘを発振させる電圧制御型発振回路であり、制御電圧Ｖｃの電圧レベルに比例して周波数が、例えば、数十ＭＨｚ〜数百ＭＨｚの範囲で変化するクロック信号を出力する。
【００５４】
＜電圧制御型ＳＡＷ発振回路７Ａの構成＞
次に、図３に基づいて、電圧制御型ＳＡＷ発振回路７Ａの構成について説明する。
【００５５】
図３において、電圧制御型ＳＡＷ発振回路７Ａは、少なくとも、発振用差動増幅器７１，出力用差動増幅器７２，帰還バッファ用差動増幅器７３の３個の差動増幅器をＩＣ化したＩＣ１と、正帰還発振ループ内における移相量を調整する電圧制御移相回路７４と、所定の共振周波数を有するＳＡＷ共振子Ｘとインピーダンス回路（ＺＤ）７５とから構成される。そして、少なくとも、発振用差動増幅器７１、帰還バッファ用差動増幅器７３、電圧制御移相回路７４、ＳＡＷ共振子Ｘとにより正帰還発振ループが形成される。
【００５６】
尚、発振用差動増幅器７１、出力用差動増幅器７２、帰還バッファ用差動増幅器７３は、それぞれＥＣＬラインレシーバ（エミッタ結合論理）用いた差動増幅回路である。図４は、このＥＣＬラインレシーバの具体的な構成を示す回路図である。このＥＣＬラインレシーバは、非反転及び反転の差動入力及び差動出力を有する差動増幅回路である。そして、低消費電力、かつ、電圧制御型ＳＡＷ発振回路のような高速で動作する必要がある回路に、又、得られた出力信号をこのＥＣＬ差動増幅回路で用いられる電気レベルの変換に用いることができる。
【００５７】
ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）共振子は、高周波で発振するデバイスとして注目されている。このＳＡＷ共振子は、弾性体の表面付近にエネルギーが集中して伝播する性質を利用した共振子である。そして、圧電基板上に、すだれ状の励振電極を配置し、この励振電極で励振された表面波を反射させて定在波を発生させ、共振子として機能させるものである。ＳＡＷ共振子は、その共振周波数が数１００ＭＨｚ〜数ＧＨｚであり、高周波発振回路に用いられる。又、ＳＡＷ共振子は、主振動以外に不要な振動が存在しないため、ジッタの発生要因とはならないという特徴を備える。
【００５８】
発振用差動増幅器７１の非反転入力端子Ｄ１には、共振信号を生成し、出力するＳＡＷ共振子Ｘの正帰還発振ループ後段側の端子が接続されている。
【００５９】
また、発振用差動増幅器７１の非反転入力端子Ｄ１と反転入力端子Ｄ２との間には、それぞれの入力端子間に所定の電位差を発生させるためのインピーダンス回路（ＺＤ）７５が接続されている。さらに発振用差動増幅器７１の反転入力端子Ｄ２にはＩＣ１から出力されたバイアス電圧ＶＢＢが印加される。ＳＡＷ共振子Ｘからの共振信号を発振用差動増幅器７１の反転入力端子Ｄ２に入力し、バイアス電圧ＶＢＢは非反転入力端子Ｄ１に入力する構成としてもよい。
【００６０】
発振用差動増幅器７１の非反転出力端子Ｑ＋には、帰還バッファ用差動増幅器７３の非反転入力端子が接続され、発振用差動増幅器７１の反転出力端子Ｑ−には、帰還バッファ用差動増幅器７３の反転入力端子が接続される。そして、帰還バッファ用差動増幅器７３の非反転出力端子Ｑ１から出力される信号は、出力端子ＬＰ０を介して、図１に示す位相比較部５への帰還ループ用出力信号として用いられる。又、非反転出力端子Ｑ２から出力される信号は、正帰還発振ループ用出力信号として電圧制御移相回路７４に入力される。尚、非反転出力端子Ｑ１の出力は、正帰還発振ループ用出力信号として、非反転出力端子Ｑ２の出力は、外部の位相比較部５への帰還ループ出力用出力信号としてもよい。
【００６１】
電圧制御移相回路７４では、電圧制御端子Ｖｔを介して図１に示すループフィルタ６から出力された制御電圧Ｖｃが入力され、正帰還発振ループにおける移相量が制御される。
【００６２】
発振用差動増幅器７１の非反転出力端子Ｑ＋および反転出力端子Ｑ−の後段には、出力用差動増幅回路７２が接続され、発振波形は波形整形されてクロック信号として出力端子ＯＵＴ＋、ＯＵＴ−を介して出力される。
【００６３】
以上、説明した電圧制御型ＳＡＷ発振回路７Ａにおいて、ＳＡＷ共振子Ｘ等を除きＩＣ１と表示された３つの差動増幅器７１，７２，７３は、汎用の集積回路として製品化され容易に入手でき、発振回路を集積化するための設計工数を省略することができる。
【００６４】
又、帰還バッファ用差動増幅器の出力を利用した電圧制御型ＳＡＷ発振回路を用いてクロック整形器１Ａとして実現するような場合、電圧制御型ＳＡＷ発振回路の外部出力と帰還ループ用の出力間における相互干渉がなくなる。併せて、電圧制御型ＳＡＷ発振回路の出力に出力バッファ用ドライバＩＣを外部接続することなく負荷回路を直接接続でき、クロック整形器１Ａの出力として使用できる。
【００６５】
（１−２） 第１の実施形態の動作
次に、図２及び図３に基づいて、本発明における第１の実施形態の動作について説明する。
【００６６】
＜正常動作＞
まず、外部から入力される受信クロック信号ＳＲが正常の場合について説明する。
図２において、入力端子ＦＩＮに受信クロック信号ＳＲが、入力端子ＦＢＫに予備クロック信号ＳＢがそれぞれ入力され、制御端子ＳＥＬ１から入力された第１の選択信号ＣＮＴ１により受信クロック信号ＳＲが第１選択部２１で選択される。この選択された受信クロック信号Ｓ１は、水晶発振回路４からのクロック信号Ｓ２とともに第２選択部３１に入力され、制御端子ＳＥＬ２から入力された第２の選択信号ＣＮＴ２により、さらに、受信クロック信号Ｓ１が選択される。この選択された受信クロック信号Ｓ３と電圧制御型ＳＡＷ発振回路７の出力端子ＬＰｏからの帰還ループ用のクロック信号Ｓ５とが位相比較部５に入力され、それぞれの入力分周回路５１及び帰還分周回路５３で分周される。そして、分周されたそれぞれの低周波クロック信号に基づいて位相比較回路５２で位相比較される。この比較結果は位相差信号Ｓ４として出力され、ループフィルタ６でこの位相差信号Ｓ４を平滑化し、制御電圧Ｖｃとして電圧制御型ＳＡＷ発振回路７に出力される。
【００６７】
図３に示す電圧制御移相回路７４において、電圧制御端子Ｖｔから入力された制御電圧Ｖｃに基づいて、帰還バッファ用差動増幅器７３の反転出力端子Ｑ２から出力されたクロック信号の位相が適切な位相に調整される。そして、帰還バッファ用差動増幅器７３の非反転出力端子Ｑ１からのクロック信号が、帰還ループ出力端子ＬＰｏを介して、クロック整形器１Ａの帰還ループ用出力信号Ｓ５として出力され、図２に示す位相比較部５に入力される。
【００６８】
＜異常動作＞
次に、外部から入力される受信クロック信号ＳＲや予備クロック信号ＳＢに欠落等の異常が発生した場合の動作について、説明する。尚、ここでは、他のシステムや伝送装置等の異常検出の遅れや切り換え動作の遅れのため、クロック整形器がその異常をいち早く検出するという想定で、動作を説明する。
【００６９】
伝送路上において回線障害が発生したため正常にデータの送信が行われず、受信データから正常にタイミング抽出が行われない状態、例えば、一定時間、受信クロック信号ＳＲに欠落が生じたとする。このような場合、図２に示す第１選択部２１で選択された受信クロック信号Ｓ１にも欠落が発生しており、この欠落は受信クロック信号欠損検出部２２で検出される。そして、受信クロック信号欠損検出部２２は第１の切り換え信号ＣＮＴ１を生成し第１選択部２１に出力する。第１選択部２１では、この第１の切り換え信号ＣＮＴ１により強制的に予備クロック信号ＳＢに切り換えられ、この予備クロック信号ＳＢに基づいて同期が補償されることになる。
【００７０】
さらに、例えば、スレーブ局に設置されている図示しないクロック供給装置等で欠落等の異常が発生し、一定時間、この予備クロック信号ＳＢにも欠損が生じたとする。この場合、第１選択部２１で選択された予備クロック信号Ｓ１の欠落は予備クロック信号欠損検出部３２で検出され、この検出部３２では第２の切り換え信号ＣＮＴ２を生成し第２選択部３１に出力する。第２選択部３１では、第２の切り換え信号ＣＮＴ２により強制的に水晶発振回路４からのクロック信号Ｓ２に切り換えられ、このクロック信号Ｓ２に基づいて同期が補償されることになる。
【００７１】
尚、予備クロック信号や水晶発振回路４からのクロック信号に切り換えられた以降の動作については正常時と同様の動作が行われるので、その詳細な説明は省略する。
【００７２】
（１−３） 第１の実施形態より得られる効果
以上説明したように、本発明に係る第１の実施形態によれば、以下のような効果を得ることができる。
【００７３】
外部からの受信クロック信号と予備クロック信号のいずれかを選択する第１クロック信号選択部と、これから出力されたクロック信号と水晶発振回路からのいずれかのクロック信号を選択する第２クロック信号選択部とを備えている。このため、受信クロック信号に欠落等の異常が発生すると予備クロック信号に基づいてシステムの同期を確保できる。さらに、予備クロック信号にも欠落等の異常が発生した場合、クロック整形器が保有する水晶発振回路に基づいたクロック信号によりシステムの同期を確保できるという効果が得られる。
【００７４】
又、第１及び第２クロック信号選択部において、選択されたクロック信号自身に欠損が生じていると受信クロック信号欠損検出部又は予備クロック信号欠損検出部でそれぞれの欠損を検出し、強制的にクロック信号を切り換えることができる。外部からの選択信号に優先するこの強制的な切り換えにより、他の装置や機能ブロックで検出の遅れ・切り換え動作遅延が発生しても早期に同期を確保できるという効果が得られる。
【００７５】
又、電圧制御型ＳＡＷ発振回路内の帰還バッファ用差動増幅器の非反転出力端子及び反転出力端子のいずれかの出力端子からの出力を帰還ループ用出力とした構成を採用している。この構成により、相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差という悪影響を回避し、これらによるジッタの発生をなくすことができるという効果が得られる。
【００７６】
又、これらの影響を回避するための、電圧制御型ＳＡＷ発振回路の出力部に個別部品による出力バッファ用ドライバＩＣを挿入する必要がなくなり、部品点数を削減することができるので、小型化、低価格化が図られるという効果が得られる。
【００７７】
又、位相比較部は、入力されるクロック信号の周波数に応じた分周比を有する２つの分周回路を備え、位相比較回路において低周波数で比較することができるので、低速のＩＣとして安価に、かつ高精度の位相比較部を製造できるという効果が得られる。
【００７８】
（２） 第２の実施形態
（２−１） 第２の実施形態の構成
図５は、第２の実施形態に係るクロック整形器１Ｂの構成を示すブロック図である。第１の実施形態に係るクロック整形器１Ａと異なる点は、電圧制御型ＳＡＷ発振回路７Ｂにあり、差動増幅器に代えて入力・出力端子がそれぞれ１つの増幅器を用いて構成した点にある。従って、ここでは、電圧制御型ＳＡＷ発振回路７Ｂの構成について説明する。
【００７９】
図５において、電圧制御型ＳＡＷ発振回路７Ｂは、少なくとも、ＳＡＷ共振子Ｘと、発振用増幅器７７、帰還バッファ用増幅器７８、そして、ｎ個からなる複数の出力用増幅器７９−１，７９−２〜７９−ｎとをＩＣ化したＩＣ２と、電圧制御移相回路４４とから構成される。そして、少なくとも、発振用増幅器７７、帰還バッファ用増幅器７８、電圧制御移相回路４４とＳＡＷ共振子Ｘとにより正帰還発振ループが形成される。発振用増幅器７７からの出力信号を複数の出力用増幅器７９−１，７９−２〜７９−ｎを介して分岐し、クロック整形器１Ｂの出力信号とする。この場合、例えば、出力用増幅器７９−ｎからの出力を帰還ループ用出力信号として使用できる。
【００８０】
（２−２） 第２の実施形態の動作
次に、図５に基づいて、本発明における第２の実施形態の動作について説明する。
受信クロック信号ＳＲや予備クロック信号ＳＢが入力されて、ループフィルタ２から制御電圧Ｖｃが出力されるまでの動作は第１の実施形態と同じであるので、ここではその詳細な説明は省略し、異なる点のみ説明する。
【００８１】
図５において、制御電圧Ｖｃを入力する電圧制御移相回路７４に基づいて周波数制御されるＳＡＷ共振子Ｘで発生した共振信号は、ＩＣ２の入力端子Ｄを介して発振用増幅器７７に入力される。この発振用増幅器７７の出力は、複数の出力用増幅器７９−１，７９−２〜７９−ｎを介して、出力端子ＯＵＴ１〜ｎからクロック整形器１Ｂの出力信号として出力される。そして、出力端子ＯＵＴｎ（ＬＰ０）から帰還ループ用出力信号Ｓ５が、位相比較部５に出力される。
【００８２】
クロック整形器１Ｂにおいて、以上説明したような動作が繰り返して行われる。
【００８３】
（２−３） 第２の実施形態より得られる効果
以上説明したように、第２の実施形態によれば、上述した第１の実施形態と同様の効果が得られるとともに、以下のような効果が得られる。
【００８４】
従来においては、クロック信号の出力と帰還ループ用出力とを兼用させて、相互の影響を回避するためにＩＣの外付け用として出力バッファ用ドライバＩＣを必要とする。第２の実施形態における構成によれば、発振用増幅器の出力信号をＩＣ内部に設けた複数の出力用増幅器を介して分岐し、これら出力用増幅器の１つの出力を帰還ループ用出力信号とすることができる。この結果、外付け用の出力バッファ用ドライバＩＣのような余分な部品を追加することがなくなり、部品点数の増加が抑制され、小型化、低価格化が図れるという効果が得られる。
【００８５】
又、出力バッファ用ドライバＩＣを用いると、出力用増幅器とこの出力バッファ用ドライバＩＣ間で接続のための配線により、それぞれの出力信号間に位相差が生じてしまう。しかしながら、第２の実施形態のように、発振用増幅器の出力信号をＩＣ内部に設けた出力用増幅器を介して構成すれば、出力信号間の位相差が生ずることがないという効果が得られる。
【００８６】
（３）第３の実施形態
次に、本発明の第３の実施形態について説明する。
図６は、以上説明した第１の実施形態に係るクロック整形器を用いた、光ネットワーク向けの光トランシーバ用モジュールの概略構成を示す図である。
【００８７】
この光トランシーバ用モジュール１００は、例えば、サーバ用コンピュータと光ネットワークとの間で、光／電気変換及び電気／光変換と多重化及び多重分離のためのインターフェース機能を実現するものである。
【００８８】
図６に示すように、クロック整形器１０３はタイミング抽出部１０６でタイミング抽出されたジッタの多い低周波クロック信号（ＲＣＫ）と、図示しない外部のクロック供給装置等から送出された予備クロック信号（ＴｘＲＣＫ）とを入力する。正常時にはこのジッタの多いクロック信号（ＲＣＫ）は、本発明に係るクロック整形器１０３内において第１及び第２の選択信号ＣＮＴ１，２に基づいて選択され、ジッタが低減された高周波のクロック信号（ＳＣＫ）に整形される。そして、このクロック信号（ＳＣＫ）は、多重化部１０１において、Ｎ個の送信データ（ＴｘＤＡＴＡ）を１つの送信データとして多重化するためのクロック信号として用いられる。
【００８９】
ここで、図６を参照して、光トランシーバ用モジュール１００における動作について説明する。
タイミング抽出部１０６は、光／電気変換部１０５で、受信した光信号から変換された電気信号のデータから高周波数のクロック信号を抽出する。本発明に係るクロック整形器１００内で第１及び第２の選択信号ＣＮＴ１，２により受信クロック信号（ＲＣＫ）を選択する正常時においては、ジッタを多く含む受信クロック信号（ＲＣＫ）が、クロック整形器１０３でジッタの少ない高周波数のクロック信号（ＳＣＫ）に変換され、多重化部１０１へ送出される。これにより、電気／光変換部１０２では多重化された送信データが光信号（ＯＰＯＵＴ）に変換し光伝送路へ送出される。
【００９０】
何らかの原因による受信データの異常により、抽出された受信クロック信号（ＲＣＫ）に欠落が生じると、第１の選択信号ＣＮＴ１によりクロック整形器１０３内で、外部からの予備クロック信号（ＴｘＲＣＫ）に切り換えられ、高周波数のクロック信号（ＳＣＫ）に変換する。そして、クロック整形器１０３は、高周波数のクロック信号（ＳＣＫ）を多重化部１０１へ送出し、上記と同様の送信処理が行われる。又、予備クロック信号（ＴｘＲＣＫ）に欠損が認められた場合にも、外部からの第２の選択信号ＣＮＴ２によりクロック整形器１０３内の水晶発振回路によるクロック信号に基づいて、高周波数のクロック信号（ＳＣＫ）に変換され、多重化部６１へ送出される。
【００９１】
特に、システム側の、受信クロック信号や予備クロック信号に生じた欠落等の異常検出の遅れや切り換え動作の遅れが発生し、この遅れからクロック整形器１０３においてそれらの異常を検出した場合に、効果的に、予備クロック信号もしくは前記した水晶発振回路によるクロック信号に強制的に切り換える。
【００９２】
つまり、本発明に係るクロック整形器１０３を光トランシーバ用モジュール１００に用いれば、選択されたクロック信号に欠損が生じるとクロック整形器１０３でクロック信号の欠落を検出し、予備クロック信号又は保有する水晶発振回路からのクロック信号に強制的に切り換えることができる。特に、外部装置や他の機能ブロックで欠落等の異常検出の遅れや切り換え動作の遅れが発生した場合に、その優先的な切り換えにより早期の同期確保を補償することができるという効果が得られる。
【００９３】
又、ジッタを多く含んだ受信クロック信号を入力した場合、本発明に係るクロック整形器１０３により、非常にジッタの少ない高周波数のクロック信号に変換して多重化部６１へ供給することができる。これにより、多重化部１０１において多重化する送信データ（ＴｘＤＡＴＡ×Ｎ）とクロック信号との間におけるタイミングマージンが確保されるので、多重化部１０１の送信データの誤動作を防止することができるという効果が得られる。
【００９４】
ここで、第３の実施形態を説明するの当たり、第１の実施形態のクロック整形器１Ａを実施例として説明したが、第２の実施形態のクロック整形器１Ｂであっても同様の効果を奏する。
【００９５】
（４） 実施形態の変形例
本発明は、上述した実施形態に限定されず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【００９６】
クロック整形器を光ネットワーク向けの光トランシーバ用モジュールに用いた場合について説明したが、高周波で動作する携帯電話等無線通信器を始めとする各種電子機器に適用してもよい。
【００９７】
又、クロック源として、ＳＡＷ共振子、いわゆる弾性表面波素子を用いて、クロック整形器を説明したが、それに代えてＡＴカット型水晶振動子を用いた構成としてもよい。
【００９８】
さらに、水晶振動子、セラミック振動子やＳＡＷ共振子等の圧電共振子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトやＬＢＯ（Ｌｉｔｈｉｕｍ Ｔｅｔｒａｂｏｒａｔｅ：四ほう酸リチウム）等を用いた構成としてもよい。
【図面の簡単な説明】
【図１】 第１の実施形態に係るクロック整形器の構成を示すブロック図である。
【図２】 第１の実施形態に係るクロック整形器の各機能ブロックの構成をさらに詳細に示したブロック図である。
【図３】 電圧制御型ＳＡＷ発振回路の構成を詳細に示すブロック図である。
【図４】 ＥＣＬラインレシーバの具体的な構成を示す回路図である。
【図５】 第２の実施形態に係るクロック整形器の構成を示すブロック図である。
【図６】 本発明に係るクロック整形器を用いた、光ネットワーク向けの光トランシーバ用モジュールの概略構成を示すブロック図である。
【図７】 デジタルネットワークにおける網同期の１つである従属同期方式を説明するためのその概要構成を示す図である。
【図８】 網同期を構成する伝送装置等に使用される従来のクロック整形器の一例の構成を示すブロック図である。
【図９】 網同期を構成する伝送装置等に使用される従来のクロック整形器における他の例の構成を示すブロック図である。
【図１０】 網同期を構成する伝送装置等に使用される従来のクロック整形器における他の例の構成を示すブロック図である。
【符号の説明】
１Ａ，１Ｂ・・・クロック整形器
２・・・第１クロック信号選択部
３・・・第２クロック信号選択部
４・・・水晶発振回路
５・・・位相比較部
６・・・ループフィルタ
７，７Ａ，７Ｂ・・・電圧制御型ＳＡＷ発振回路
Ｘ・・・ＳＡＷ共振子
２１・・・第１選択部
２２・・・受信クロック信号欠損検出部
３１・・・第２選択部
３２・・・予備クロック信号欠損検出部
５１・・・入力分周回路（１／Ｍ）
５２・・・位相比較回路
５３・・・帰還分周回路（１／Ｎ）
７１・・・発振用差動増幅器
７２・・・出力用差動増幅器
７３・・・帰還バッファ用差動増幅器
７４・・・電圧制御移相回路
７５・・・インピーダンス回路
７７・・・発振用増幅器
７８・・・帰還バッファ用増幅器
７９−１〜７９−ｎ・・・出力用増幅器
１００・・・光トランシーバ用モジュール
１０１・・・多重化部（ＭＵＸ）
１０２・・・電気／光変換部（ＴｘＥ−Ｏ）
１０３・・・クロック整形器
１０４・・・多重分離化部（ＤｅＭＵＸ）
１０５・・・光／電気変換部（ＲｘＯ−Ｅ）
１０６・・・タイミング抽出部
Claims (7)
- マスタ局又は準マスタ局からの基準クロック信号に同期したクロック供給装置から供給される予備クロック信号と受信データからタイミング抽出を行って生成された受信クロック信号とを入力し、外部から入力された第１の選択信号により前記予備クロック信号及び前記受信クロック信号のいずれか一方を選択して第１のクロック信号として出力する第１クロック信号選択部であって、前記受信クロック信号が選択された場合前記選択された前記受信クロック信号の欠損を監視し、前記欠損を検出した場合前記予備クロック信号に切り換える第１クロック信号選択部と、
所定の周波数で発振し圧電クロック信号を出力する圧電発振回路と、
前記第１のクロック信号と前記圧電クロック信号とを入力し、外部から入力された第２の選択信号により前記第１のクロック信号及び前記圧電クロック信号のいずれか一方を選択して第２のクロック信号として出力する第２クロック信号選択部であって、前記第１のクロック信号選択部において前記予備クロック信号に切り換えた場合前記切り換えた前記予備クロック信号の欠損を監視し、前記欠損を検出した場合前記圧電クロック信号に切り換える第２クロック信号選択部と、
供給される制御電圧に応じて周波数が変化し、帰還ループ用出力信号を生成し出力する電圧制御型発振回路と、
前記電圧制御型発振回路からの前記帰還ループ用出力信号と前記第２クロック信号選択部から出力された前記第２のクロック信号との比較結果に基づく位相差信号を生成する位相比較部と、
前記位相差信号を平滑化し前記制御電圧として出力するループフィルタと
を備え、
前記電圧制御型発振回路は、
前記制御電圧により入力信号の位相を所定量ずらした出力信号として出力する電圧制御移相回路と、
所定の共振周波数で共振するＳＡＷ共振子と、
前記所定の共振周波数の共振信号を増幅して出力する発振用差動増幅器と、
前記発振用差動増幅器からの出力信号を入力する帰還バッファ用差動増幅器とを備え、
少なくとも、前記電圧制御移相回路と、前記ＳＡＷ共振子と、前記発振用差動増幅器と
、前記帰還バッファ用差動増幅器とにより正帰還発振ループを構成し、
前記帰還バッファ用差動増幅器が備える反転出力端子及び非反転出力端子のうちいずれか一方は前記帰還ループ用出力信号を出力し、他方は前記正帰還発振ループ用出力信号を出力することを特徴とするクロック整形器。 - 前記発振用差動増幅器及び前記帰還バッファ用差動増幅器はＥＣＬラインレシーバを用いた差動増幅回路である
ことを特徴とする請求項１に記載のクロック整形器。 - マスタ局又は準マスタ局からの基準クロック信号に同期したクロック供給装置から供給される予備クロック信号と受信データからタイミング抽出を行って生成された受信クロック信号とを入力し、外部から入力された第１の選択信号により前記予備クロック信号及び前記受信クロック信号のいずれか一方を選択して第１のクロック信号として出力する第１クロック信号選択部であって、前記受信クロック信号が選択された場合前記選択された前記受信クロック信号の欠損を監視し、前記欠損を検出した場合前記予備クロック信号に切り換える第１クロック信号選択部と、
所定の周波数で発振し圧電クロック信号を出力する圧電発振回路と、
前記第１のクロック信号と前記圧電クロック信号とを入力し、外部から入力された第２の選択信号により前記第１のクロック信号及び前記圧電クロック信号のいずれか一方を選択して第２のクロック信号として出力する第２クロック信号選択部であって、前記第１のクロック信号選択部において前記予備クロック信号に切り換えた場合前記切り換えた前記予備クロック信号の欠損を監視し、前記欠損を検出した場合前記圧電クロック信号に切り 換える第２クロック信号選択部と、
供給される制御電圧に応じて周波数が変化し、帰還ループ用出力信号を生成し出力する電圧制御型発振回路と、
前記電圧制御型発振回路からの前記帰還ループ用出力信号と前記第２クロック信号選択部から出力された前記第２のクロック信号との比較結果に基づく位相差信号を生成する位相比較部と、
前記位相差信号を平滑化し前記制御電圧として出力するループフィルタと
を備え、
前記電圧制御型発振回路は、
前記制御電圧により入力信号の位相を所定量ずらした出力信号として出力する電圧制御移相回路と、
所定の共振周波数で共振するＳＡＷ共振子と、
前記所定の共振周波数の共振信号を増幅して出力する発振用増幅器と、
前記発振用増幅器からの出力信号を入力する帰還バッファ用増幅器と、
を備え、
少なくとも、前記電圧制御移相回路と、前記ＳＡＷ共振子と、前記発振用増幅器と、前記帰還バッファ用増幅器とにより正帰還発振ループを構成し、
さらに、複数の出力用増幅器を備え、
前記発振用増幅器からの出力信号を前記複数の出力用増幅器を介して複数の出力信号に分岐し、前記複数の出力信号のうちいずれかを前記帰還ループ用出力信号とする
ことを特徴とするクロック整形器。 - 前記第１クロック信号選択部は、
前記受信クロック信号と前記予備クロック信号とを入力し、前記第１の選択信号に基づいて前記受信クロック信号及び前記予備クロック信号のいずれかのクロック信号を選択し出力する第１選択部と、
前記第１選択部で前記受信クロック信号が選択されている場合、前記受信クロック信号の欠損を検出し、第１の切り換え信号を前記第１選択部に出力する受信クロック信号欠損検出部とを備え、
前記第１選択部は、前記第１の切り換え信号が入力された場合、前記第１の選択信号に優先し前記予備クロック信号に切り換える
ことを特徴とする請求項１乃至３のいずれかに記載のクロック整形器。 - 前記第２クロック信号選択部は、
前記第１クロック信号選択部から出力された前記第１のクロック信号と前記圧電発振回路から出力された前記圧電クロック信号とを入力し、前記第２の選択信号に基づいて前記第１のクロック信号及び前記圧電クロック信号のいずれかのクロック信号を選択し出力する第２選択部と、
前記第２選択部で前記予備クロック信号が選択されている場合、前記予備クロック信号の欠損を検出し、第２の切り換え信号を前記第２選択部に出力する予備クロック信号欠損検出部とを備え、
前記第２選択部は、前記第２の切り換え信号が入力された場合、前記第２の選択信号に優先し前記圧電クロック信号に切り換える
ことを特徴とする請求項１乃至４のいずれかに記載のクロック整形器。 - 前記位相比較部は、
第２クロック信号選択手段から選択されたクロック信号を分周する第１の分周手段と、
前記帰還ループ用出力信号を分周する第２の分周手段と
を備えることを特徴とする請求項１乃至５のいずれかに記載のクロック整形器 - 請求項１乃至請求項６のいずれかに記載のクロック整形器を備えたことを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003055962A JP4155062B2 (ja) | 2003-03-03 | 2003-03-03 | クロック整形器とこれを用いた電子機器 |
| US10/791,652 US7057430B2 (en) | 2003-03-03 | 2004-03-02 | Clock shaping device and electronic instrument using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003055962A JP4155062B2 (ja) | 2003-03-03 | 2003-03-03 | クロック整形器とこれを用いた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004266639A JP2004266639A (ja) | 2004-09-24 |
| JP4155062B2 true JP4155062B2 (ja) | 2008-09-24 |
Family
ID=33119824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003055962A Expired - Fee Related JP4155062B2 (ja) | 2003-03-03 | 2003-03-03 | クロック整形器とこれを用いた電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7057430B2 (ja) |
| JP (1) | JP4155062B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6993306B2 (en) * | 2002-01-22 | 2006-01-31 | Broadcom Corporation | Determination and processing for fractional-N programming values |
| JP4972948B2 (ja) * | 2006-02-14 | 2012-07-11 | 富士通株式会社 | バックボード伝送方法、バックボード伝送装置及び基板ユニット |
| US20090091397A1 (en) * | 2007-10-08 | 2009-04-09 | Advantest Corporation | Oscillating apparatus and frequency convert apparatus |
| WO2013067966A1 (en) * | 2011-11-10 | 2013-05-16 | Lei Guo | Chip with semiconductor electricity conversion structure |
| US8941126B2 (en) * | 2011-11-10 | 2015-01-27 | Lei Guo | Semiconductor electricity converter |
| CN102496649A (zh) | 2011-11-10 | 2012-06-13 | 郭磊 | 一种半导体直流光电变压器 |
| TW201415023A (zh) * | 2012-07-13 | 2014-04-16 | Sicpa Holding Sa | 用於鑑定計時器真僞的方法 |
| AR091742A1 (es) | 2012-07-13 | 2015-02-25 | Sicpa Holding Sa | Metodo para autenticar un reloj |
| EP2872950B1 (en) | 2012-07-13 | 2017-12-06 | Sicpa Holding SA | Method and system for authenticating a timepiece |
| CN105518541B (zh) | 2013-08-23 | 2018-09-28 | 锡克拜控股有限公司 | 用于验证设备的方法和系统 |
| JP6572542B2 (ja) * | 2015-01-26 | 2019-09-11 | 株式会社ソシオネクスト | 論理シミュレーション方法、論理シミュレーション装置及びプログラム |
| US10395701B1 (en) * | 2018-05-09 | 2019-08-27 | Micron Technology, Inc. | Memory device with a latching mechanism |
| TWI723693B (zh) * | 2019-12-20 | 2021-04-01 | 新唐科技股份有限公司 | 偵測電路和錯誤信號偵測方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868513A (en) * | 1987-09-11 | 1989-09-19 | Amdahl Corporation | Phase-locked loop with redundant reference input |
| US4868524A (en) * | 1988-10-20 | 1989-09-19 | The Johns Hopkins University | RF circuit utilizing a voltage controlled saw oscillator |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| US5477330A (en) * | 1992-10-16 | 1995-12-19 | Printware, Inc. | Synchronization to a start-of-scan detection, and digital generation of variable frequencies, from a fixed-frequency fixed-phase frequency source in an image generator in order to highly accurately time the placement of pixels upon a scan line |
| US5642069A (en) * | 1994-04-26 | 1997-06-24 | Unisys Corporation | Clock signal loss detection and recovery apparatus in multiple clock signal system |
| JP3559374B2 (ja) | 1995-01-31 | 2004-09-02 | 株式会社東芝 | Ｐｌｌ回路 |
| JPH09307432A (ja) | 1996-05-16 | 1997-11-28 | Nec Eng Ltd | Ｐｌｌ回路 |
| US5828243A (en) * | 1996-10-28 | 1998-10-27 | Mti Technology Corporation | Method for detecting clock failure and switching to backup clock |
| US6362670B1 (en) * | 2000-08-04 | 2002-03-26 | Marconi Communications, Inc. | Controlled slew reference switch for a phase locked loop |
| US6765424B2 (en) * | 2001-11-20 | 2004-07-20 | Symmetricom, Inc. | Stratum clock state machine multiplexer switching |
-
2003
- 2003-03-03 JP JP2003055962A patent/JP4155062B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-02 US US10/791,652 patent/US7057430B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040246032A1 (en) | 2004-12-09 |
| US7057430B2 (en) | 2006-06-06 |
| JP2004266639A (ja) | 2004-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5059925A (en) | Method and apparatus for transparently switching clock sources | |
| JP4155062B2 (ja) | クロック整形器とこれを用いた電子機器 | |
| JP4306458B2 (ja) | 電圧制御型発振器、クロック変換器及び電子機器 | |
| EP3098967B1 (en) | Crystal-based oscillator for use in synchronized system | |
| JP2004088476A (ja) | クロック発生装置 | |
| US20040052323A1 (en) | Phase interpolater and applications thereof | |
| JP2003347936A (ja) | クロック整形回路および電子機器 | |
| CN114629584A (zh) | 网络设备的软件控制时钟同步 | |
| US10264542B2 (en) | Wirelessly synchronized clock networks | |
| CN112311492A (zh) | 基于fpga的高精度时钟同步方法 | |
| US6255883B1 (en) | System and method for balancing clock distribution between two devices | |
| JP2005277880A (ja) | クロック整形器およびこれを用いた電子機器 | |
| CN111865463B (zh) | 一种板级间时钟无缝对接同源电路结构 | |
| US7215210B2 (en) | Clock signal outputting method, clock shaper and electronic equipment using the clock shaper | |
| JP2005252587A (ja) | クロック整形器およびクロック整形器を用いた電子機器 | |
| US20230077120A1 (en) | Time synchronization device, time synchronization system, and time synchronizationmethod | |
| JP2004120353A (ja) | 電圧制御型発振器、その電圧制御型発振器を用いたクロック変換器およびこのクロック変換器を用いた電子機器 | |
| JPH08251149A (ja) | クロック信号分配方式 | |
| KR100286695B1 (ko) | 피엘엘 기준클럭 인가장치 | |
| JP3269079B2 (ja) | クロック分配回路 | |
| JP2008252824A (ja) | ディジタルネットワークの網同期装置及びディジタルネットワークの局に設けられる網同期装置 | |
| US6647079B1 (en) | Surface acoustic wave-based clock and data recovery circuit | |
| JP2004120352A (ja) | クロック変換回路とこれを用いた電子機器 | |
| JP2005026828A (ja) | 発振器とこれを用いた電子機器 | |
| JPH05268206A (ja) | ディジタルシステムにおける同期制御信号供給方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080617 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080630 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |