CN111865463B - 一种板级间时钟无缝对接同源电路结构 - Google Patents

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Abstract

本发明提供了一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，每个所述时钟延时调节模块的一端连接外部时钟，另一端连接压控振荡器，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列输出到协处理器；所述协处理器连接增益可控放大器；所述增益可控放大器连接压控振荡器。本发明结合相位检测和跟踪原理，实现内部时钟和外部时钟平稳快速切换的功能，无需芯片或板卡断电、拆机、焊接，省时方便。

Description

一种板级间时钟无缝对接同源电路结构
技术领域
本发明属于板级间时钟电路设计技术领域，尤其是涉及一种一种板级间时钟无缝对接同源电路结构。
背景技术
随着大数据的快速兴起，数据传输对总线带宽的要求越来越高，并行通信技术受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等一系列技术瓶颈。与并行数据相比，串行数据通信的引脚数量少、扩展能力强、采用点对点的连接方式，而且能提供比并行传输更高带宽，因此现已广泛用于嵌入式高速传输领域。
现代大型的FPGA、CPU、DSP芯片，都集成了高速serdes接口。SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。
正常模式时板上大型数字芯片或板卡间的高速serdes接口工作都使用本地时钟，如图1所示。这种时钟方案在芯片间或板卡间使用方便，独立性强。通过时钟选择电路进入芯片内部的锁相环倍频或分频后产生各种协议所支持的高速速率。
但也特殊应用场合，需要协议一致的serdes用同源的外部时钟。这就需要外部提供同源时钟，通过切换时钟选择电路进入芯片内部。
时钟选择电路一般用继电器、多路选择开关。当然，在考虑信号完整性(插入损耗、回波损耗)最优化时，也用3pin跳接电容，优化PCB走线和过孔，进一步优化时钟质量。
使用继电器、多路选择开关进行时钟切换，首先要断开内部时钟给芯片，切到外部时钟，待外部时钟稳定后芯片内锁相环倍频出合适的工作时钟。在切换瞬间芯片由于外部时钟没有稳定的输入，芯片或板卡系统会出现短暂的系统时钟消失现象，这样就会导致芯片工作出现短暂性的混乱，比如在serdes的TX端无信号建链中断、RX端接受数据出现误码等。
使用3pin跳接电容，虽然保证了时钟信号质量。但是切换过程复杂，首先需要芯片间或板级间断电，焊接AC耦合电容从3pin焊盘两端到另外两端。尤其是VPX机箱或已装机的板卡要切换时钟时，操作的效率大大较低。
发明内容
有鉴于此，本发明旨在提出一种板级间时钟无缝对接同源电路结构，无论使用内部时钟还是外部时钟都保证有稳定的时钟一直给芯片输入，同时实现快速切换。
为达到上述目的，本发明的技术方案是这样实现的：
一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，
每个所述时钟延时调节模块的一端用于连接外部时钟，另一端连接压控振荡器的输出端，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，若相位不同，则根据两路时钟上升沿的偏差产生变化的脉冲序列，再经过滤波处理后得到外部时钟工作所需的控制电压并输出到协处理器；
当使用内部时钟时，所述协处理器输出内部时钟工作所需的控制电压到增益可控放大器；
当使用同源外部时钟时，触发所述协处理器输出外部时钟工作所需的控制电压给增益可控放大器；
所述增益可控放大器进行信号调理滤波后再送给压控振荡器，压控振荡器输出工作时钟频率给芯片。
进一步的，所述时钟延迟调节模块包括两个时钟调节单元，每个时钟调节单元包括串联的时钟边沿整形单元和延时调节单元。
进一步的，所述相位检测器为整数相位检测器或者为小数相位检测器。
进一步的，所述协处理器内部设有选择电路。
进一步的，所述增益可控放大器包括运算放大器。
相对于现有技术，本发明电路具有以下优势：
(1)本发明采用分离体元件，结合相位检测和跟踪原理，实现内部时钟和外部时钟平稳快速切换的功能。避免继电器、多路选择开关进行时钟切换时，短暂性时钟消失，引起的芯片或板卡工作异常。时钟切换时始终有内部稳定的时钟给到芯片，保证芯片正常工作。
(2)本发明无需芯片或板卡断电、拆机、焊接，创造性使用相位检测和跟踪原理，加电状态就可以快速平稳进行时钟切换，省时方便。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为传统的板上大型数字芯片或板卡间的时钟方案框图；
图2为本发明实施例所述的板级间时钟无缝对接同源电路结构的电路原理框图；
图3为本发明实施例所述的板级间时钟无缝对接同源电路结构的电路原理图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面将参考附图并结合实施例来详细说明本发明。
一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，
当使用内部时钟时，所述协处理器输出内部时钟工作所需的控制电压给增益可控放大器；
当使用同源外部时钟时，每个所述时钟延时调节模块的一端接入外部时钟，同时时钟延迟调节模块的另一端连接压控振荡器的输出端，所述时钟延时调节模块对两个输入信号进行时钟整形和边沿调节后，送入相位检测器；所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列，因为内部时钟与外部时钟肯定存在相位不同的情况，本发明就是解决相位不同步问题，将内部时钟与外部时钟的相位调同步；之后再进行低通滤波平滑处理为一个直流电压输出到协处理器(104或204)；同时触发所述协处理器内部的选择电路，输出外部时钟工作所需的控制电压给增益可控放大器(105或205)；
所述增益可控放大器进行信号调理滤波后再送给压控振荡器，压控振荡器微调合适的工作时钟频率给芯片。
本发明方案具体的电路原理图如图3所示：
A部分是时钟延迟调节模块，进行时钟边沿调理整形、延时调节。具体的，时钟延迟调节模块包括两个时钟调节单元，分别为第一时钟调节单元和第二时钟调节单元，每个时钟调节单元包括串联的时钟边沿整形单元和延时调节单元；所述第一时钟调节单元包括时钟边沿整形单元U3，U3的输出端连接三极管U4的基极，其集电极同时通过电阻R1接电源VCC、通过串联的可调电阻器R6、电容C2连接三极管U5的基极，三极管U4的发射极同时通过电阻R3接地、通过电阻R4接地、通过并联的电容C1和电感L1接三极管U5的基极；所述三极管U5的集电极通过电阻R7接电源VCC，发射同时通过电阻R5接地、通过串联的电容C3和电容C11连接所述相位检测器的一个输入端；
所述第二时钟调节单元的电路结构与第一时钟调节单元的电路结构相同，不在详述，第二时钟调节单元的输出端连接所述相位检测器的另一个输入端。
如图3所示，U2输入内部时钟，U3输入外部时钟，进行时钟边沿整形，其余电路是延时调节电路，R6和R13可以微调时钟边沿相位。
B部分是相位检测器模块，检测两路内外时钟的边沿相位差，当存在相位差时，产生一路时钟上升沿差值的脉冲序列，相位检测器模块内部进行低通滤波后，输出外部时钟微调控制直流电压。所述相位检测器U12的型号为MC100EP40-D；
C部分是协处理器模块，选择内部时钟和外部时钟的微调电压：
正常工作时，输出内部时钟微调控制直流电压给D模块；
当使用外部时钟时，收到外部时钟微调控制直流电压，触发协处理器内部的选择电路后，输出外部时钟微调控制直流电压给D模块。
本实施例的协处理器U11A的型号为STM32F407ZGT6；
D部分是增益可控放大器模块，对所述协处理器模块输出的信号进一步低通滤波放大优化噪声，输出纯净的直流电压给E模块。具体的，所述增益可控放大器模块包括运算放大器U10A，所述运算放大器U10A的正输入端同时通过串联的电阻R20和电阻R21连接协处理器的输出信号，通过串联的电阻R22和电容C17接地，所述电阻R20与电阻R21连接的一端通过电容C16接地；运算放大器U10A的负输入端通过串联的电容C15和电阻R19连接输出端，运算放大器U10A的输出端连接压控振荡器的输入端。
E部分是压控振荡器模块，始终输出时钟给FPGA、DSP或CPU，保证芯片正常工作，同时它接收D部分输入的微调直流电压改变频率。本实施例的压控振荡器模块包括U1和U6,U1是压控振荡器，用于产生内部时钟，型号：SiT3808AC-2F；U6是时钟扇出缓冲器，用于将内部时钟分为两路，一路给FPGA、DSP或CPU使用，另一路与外部时钟进行相位检测，型号：PL133-27GI。
本实施例的相位检测器选择的是整数相位检测器，也可把整数相位检测器替换为小数相位检测器，可以带来更高的时钟分辨率。
图2是本发明的工作原理框图，工作过程如下：
当正常工作时，协处理器(104或204)输出内部时钟工作所需的控制电压给增益可控放大器(105或205)进行信号调理滤波，再送给压控振荡器VCXO(106或206)，微调合适的工作时钟频率给芯片(101或201)。
当多颗芯片或VPX系统多个板卡使用外部时钟同源时，外部时钟输入到时钟延迟调节模块(102或202)的一端，时钟延迟调节模块(102或202)的另一端始终接内部的压控振荡器VCXO(106或206)。两者进行时钟整形和边沿调节后，送入相位检测器(103或203)。相位检测器对两路输入的时钟信号的相位进行检测，如果相位不同，根据两路时钟上升沿的偏差产生变化的脉冲序列，之后进行低通滤波平滑处理为一个直流电压给到协处理器(104或204)。同时触发协处理器输出外部时钟工作所需控制电压，给增益可控放大器(105或205)进行信号调理滤波，再送给压控振荡器VCXO(106或206)，微调合适的工作时钟频率给芯片(101或201)。
切换使用外部时钟时，是通过相位检测器实时快速比较和调节压控振荡器VCXO(106或206)的输出频率变化，当内部时钟与外部时钟频率相同时，调节完成。
切换过程始终有的时钟输入给芯片保证其正常工作，避免传统继电器、多路选择开关切换带来的时钟短暂性消失和焊接跳接电容的繁琐操作。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种板级间时钟无缝对接同源电路结构，其特征在于：包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，
每个所述时钟延时调节模块的一端用于连接外部时钟，另一端连接压控振荡器的输出端，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列，再经过滤波处理后得到外部时钟工作所需的控制电压并输出到协处理器；
当使用内部时钟时，所述协处理器输出内部时钟工作所需的控制电压到增益可控放大器；
当使用同源外部时钟时，触发所述协处理器输出外部时钟工作所需的控制电压给增益可控放大器；
所述增益可控放大器进行信号调理滤波后再送给压控振荡器，压控振荡器输出工作时钟频率给芯片。
2.根据权利要求1所述的一种板级间时钟无缝对接同源电路结构，其特征在于：所述时钟延时 调节模块包括两个时钟调节单元，每个时钟调节单元包括串联的时钟边沿整形单元和延时调节单元；
所述延时调节单元包括第一三极管，所述第一三极管的基极连接时钟边沿整形单元的输出端，其集电极同时通过第一电阻接电源VCC、通过串联的可调电阻器、第一电容连接第二三极管的基极，第一三极管的发射极同时通过第二电阻接地、通过并联的第二电容和电感接第二三极管的基极；所述第二三极管的集电极通过第三电阻接电源VCC，发射同时通过第四电阻接地、通过第三电容连接所述相位检测器的一个输入端。
3.根据权利要求1所述的一种板级间时钟无缝对接同源电路结构，其特征在于：所述相位检测器为整数相位检测器或者为小数相位检测器。
4.根据权利要求1所述的一种板级间时钟无缝对接同源电路结构，其特征在于：所述协处理器内部设有选择电路。
5.根据权利要求1所述的一种板级间时钟无缝对接同源电路结构，其特征在于：所述增益可控放大器包括运算放大器，所述运算放大器的正输入端同时通过第五电阻连接协处理器的输出信号，通过串联的第六电阻和第四电容接地，运算放大器的负输入端通过串联的第五电容和第七阻连接输出端，运算放大器的输出端连接压控振荡器的输入端。
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