CN112350718B - 时钟源电路、机箱及多机箱级联系统 - Google Patents
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Abstract
本发明涉及一种时钟源电路、机箱及多机箱级联系统。该时钟源电路，包括参考信号发生电路、时钟信号发生电路、可编程门阵列和同步信号发生电路。该时钟源电路工作时，可以为插槽提供第一参考信号、第二参考信号、第一时钟信号、第一触发信号和同步信号，实现时钟源板卡的功能。该时钟源电路，通过电路形式实现时钟源板卡的功能，可以节省时钟源板卡所占用的空间，从而提高机箱的集成化。
Description
技术领域
本发明涉及时钟电路技术领域，特别是涉及一种时钟源电路、机箱及多机箱级联系统。
背景技术
PXIe机箱是指通过pcie(peripheral component interconnect express，高速串行计算机扩展总线标准)通信方式进行扩展测量的机箱。PXIe机箱一般具有多个插槽和背板，通过背板实现各插槽之间的电连接。
传统技术中，PXIe机箱一般设有系统定时插槽。系统定时插槽可以用于插入时钟源板卡。时钟源板卡为PXIe机箱的其它插槽提供时钟信号。
发明人在实现传统技术的过程中发现：时钟源板卡占用空间较大，不利于PXIe机箱的集成化。
发明内容
基于此，有必要针对传统技术中时钟源板卡占用空间较大，不利于PXIe机箱的集成化的问题，提供一种时钟源电路、机箱及多机箱级联系统。
一种时钟源电路，用于与机箱的插槽连接，包括：
参考信号发生电路，与所述插槽连接，以生成第一参考信号和第二参考信号，并传递至所述插槽；
时钟信号发生电路，连接于所述参考信号发生电路与所述插槽之间，用于获取所述第一参考信号和所述第二参考信号，生成第一时钟信号并传递至所述插槽；
可编程门阵列，与所述参考信号发生电路及所述时钟信号发生电路连接，所述可编程门阵列还与所述插槽连接，以获取所述第一参考信号、所述第二参考信号和所述第一时钟信号，生成第一触发信号及源同步信号，所述第一触发信号传递至所述插槽；
同步信号发生电路，连接于所述可编程门阵列与所述插槽之间，以获取所述源同步信号，生成同步信号并传递至所述插槽。
在其中一个实施例中，所述参考信号发生电路包括：
恒温晶振，用于输出第一脉冲信号；
第一时钟发生器，与所述恒温晶振连接，以获取所述第一脉冲信号，并生成所述第一参考信号和所述第二参考信号。
在其中一个实施例中，所述的时钟源电路，还包括：
第一时钟芯片，所述第一时钟芯片的输入端通过第一线缆与所述参考信号发生电路连接，所述第一时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第一参考信号，并对所述第一参考信号进行抖动消除、同步及扩展；
第二时钟芯片，所述第二时钟芯片的输入端通过第二线缆与所述参考信号发生电路连接，所述第二时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第二参考信号，并对所述第二参考信号进行抖动消除、同步及扩展。
在其中一个实施例中，所述第一线缆与所述第二线缆长度相同。
在其中一个实施例中，所述时钟信号发生电路包括：
第二时钟发生器，连接于所述参考信号发生电路与所述插槽之间，以获取所述第一参考信号和所述第二参考信号，生成第一时钟信号并传递至所述插槽；
压控振荡器，与所述第二时钟发生器连接，以向所述第二时钟发生器输出第二脉冲信号。
在其中一个实施例中，所述第一参考信号与所述第二参考信号的相位相同。
在其中一个实施例中，所述机箱具有若干个插槽，所述第一参考信号和所述第二参考信号从所述参考信号发生电路至任一所述插槽的传输距离均相等。
一种机箱，包括：
若干个插槽，
如上述任意一个实施例中所述的时钟源电路，所述时钟源电路与若干个所述插槽连接。
一种多机箱级联系统，包括多个如上述实施例中所述的机箱，多个所述机箱包括一个主机箱和若干个从机箱；
所述主机箱与所述从机箱共用所述主机箱的参考信号发生电路。
在其中一个实施例中，所述时钟源电路包括：第一时钟芯片，所述第一时钟芯片的输入端通过第一线缆与所述参考信号发生电路连接，所述第一时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第一参考信号，并对所述第一参考信号进行抖动消除、同步及扩展；第二时钟芯片，所述第二时钟芯片的输入端通过第二线缆与所述参考信号发生电路连接，所述第二时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第二参考信号，并对所述第二参考信号进行抖动消除、同步及扩展；
所述主机箱的参考信号发生电路与任一所述机箱的所述第一时钟芯片连接，以输出所述第一参考信号；所述主机箱的参考信号发生电路与任一所述机箱的所述第二时钟芯片连接，以输出所述第二参考信号；
所述主机箱的参考信号发生电路与任一所述第一时钟芯片之间的电连接距离，以及所述主机箱的参考信号发生电路与任一所述第二时钟芯片之间的电连接距离相等。
在其中一个实施例中，所述的多机箱级联系统，还包括：第一同步缓冲器和第二同步缓冲器，所述第一同步缓冲器和所述第二同步缓冲器分别与所述主机箱的所述可编程门阵列连接；
所述第一同步缓冲器分别连接至任一所述第一时钟芯片，以使所述主机箱的可编程门阵列通过所述第一同步缓冲器配置任一所述第一时钟芯片；
所述第二同步缓冲器分别连接至任一所述第二时钟芯片，以使所述主机箱的可编程门阵列通过所述第二同步缓冲器配置任一所述第二时钟芯片。
上述时钟源电路，与机箱的插槽连接，包括参考信号发生电路、时钟信号发生电路、可编程门阵列和同步信号发生电路。该时钟源电路工作时，参考信号发生电路可以生成第一参考信号和第二参考信号，并传递至插槽和时钟信号发生电路。时钟信号发生电路可以根据第一参考信号和第二参考信号生成第一时钟信号，并传递至插槽。可编程门阵列可以获取第一参考信号、第二参考信号和第一时钟信号，并生成第一触发信号和源同步信号，并将第一触发信号传递至插槽。同步信号发生电路可以获取源同步信号，并生成同步信号传递至插槽。以此，该时钟源电路，可以为插槽提供第一参考信号、第二参考信号、第一时钟信号、第一触发信号和同步信号，实现时钟源板卡的功能。该时钟源电路，通过电路形式实现时钟源板卡的功能，可以节省时钟源板卡所占用的空间，从而提高机箱的集成化。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个实施例中时钟源电路的结构示意图；
图2为本申请另一个实施例中时钟源电路的结构示意图；
图3为本申请又一个实施例中时钟源电路的结构示意图；
图4为本申请一个实施例中机箱的电路结构示意图；
图5为本申请一个实施例中多机箱级联系统的连接关系示意图；
图6为本申请另一个实施例中多机箱级联系统的连接关系示意图。
其中，各附图标号所代表的含义分别为：
10、时钟源电路；110、参考信号发生电路；112、恒温晶振；114、第一时钟发生器；120、时钟信号发生电路；122、第二时钟发生器；124、压控振荡器；130、可编程门阵列；140、同步信号发生电路；150、第一时钟芯片；152、第一线缆；160、第二时钟芯片；162、第二线缆；170、第一同步缓冲器；180、第二同步缓冲器；20、机箱；22、插槽；30、多机箱级联系统；32、主机箱；34、从机箱。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
本申请提供一种时钟源电路，以及包括该时钟源电路的机箱和多机箱级联系统。该时钟源电路可以通过电路形式实现时钟源板卡的功能，可以节省时钟源板卡所占用的空间，从而提高机箱的集成化。在本申请的各实施例中，两个电子器件或/和电路之间的连接均指电连接。这里的电连接是指通过连接，使两个电子器件或/和电路之间可以进行电信号的传输。
在一个实施例中，如图1所示，本申请提供一种用于与机箱20的插槽22连接，从而向机箱20插槽22提供多种时钟信号的时钟源电路10。该时钟源电路10包括参考信号发生电路110、时钟信号发生电路120、可编程门阵列130和同步信号发生电路140。
参考信号发生电路110用于生成第一参考信号和第二参考信号。参考信号发生电路110可以与插槽22连接，从而将生成的第一参考信号和第二参考信号传递至插槽22。第一参考信号和第二参考信号为时钟信号的一种，用于提供参考时钟。在本申请的实施例中，第一参考信号和第二参考信号可以为频率不同的脉冲信号。例如，第一参考信号的频率可以是10MHz，第二参考信号的频率可以是100MHz。
时钟信号发生电路120连接于参考信号发生电路110与插槽22之间。换句话说，时钟信号发生电路120的输入端可以与参考信号发生电路110连接，从而获取参考信号发生电路110生成的第一参考信号和第二参考信号。时钟信号发生电路120用于根据第一参考信号和第二参考信号生成第一时钟信号。第一时钟信号可以用于精确计时，并提供快速切换的LVPECL(Low Voltage PosiTIve Emitter-Couple Logic，低压正发射极耦合逻辑)。时钟信号发生电路120的输出端可以与插槽22连接，从而将第一时钟信号输出至插槽22。
可编程门阵列130(FPGA，Field-Programmable Gate Array)与参考信号发生电路110连接，从而获取参考信号发生电路110生成的第一参考信号和第二参考信号。可编程门阵列130还与时钟信号发生电路120连接，从而获取时钟信号发生电路120生成的第一时钟信号。可编程门阵列130获取第一参考信号、第二参考信号和第一时钟信号后，可以根据第一参考信号、第二参考信号和第一时钟信号生成第一触发信号和源同步信号。其中，第一触发信号用于实现可编程门阵列130到插槽22的信息传递和触发。例如，在图1所示的实施例中，可编程门阵列130需要与插槽22进行交互时，可以向插槽22发送第一触发信号。插槽22获取第一触发信号后，可以向可编程门阵列130发送第二触发信号。即第二触发信号为第一触发信号的反馈信号。可编程门阵列130还与插槽22连接，从而将生成的第一触发信号输出至插槽22，并获取插槽22反馈的第二触发信号。
同步信号发生电路140连接于可编程门阵列130与插槽22之间。换句话说，同步信号发生电路140的输入端可以与可编程门阵列130连接，从而获取可编程门阵列130生成并输出的源同步信号。同步信号发生电路140获取源同步信号后，可以根据源同步信号生成同步信号。同步信号发生电路140的输出端与插槽22连接，从而将生成的同步信号输出至插槽22。同步信号可以对第一参考信号和第二参考信号的相位关系进行定义。在本申请的实施例中，同步信号发生电路140可以是型号为ADCLK954的时钟分配器。
本申请的时钟源电路10工作时，参考信号发生电路110可以生成第一参考信号和第二参考信号，并传递至插槽22和时钟信号发生电路120。时钟信号发生电路120可以根据第一参考信号和第二参考信号生成第一时钟信号，并传递至插槽22。可编程门阵列130可以获取第一参考信号、第二参考信号和第一时钟信号，并生成第一触发信号和源同步信号，并将第一触发信号传递至插槽22。同步信号发生电路140可以获取源同步信号，并生成同步信号传递至插槽22。以此，该时钟源电路10，可以为插槽22提供第一参考信号、第二参考信号、第一时钟信号、第一触发信号和同步信号，并获取插槽22根据第一触发信号回馈的第二触发信号，实现时钟源板卡的功能。该时钟源电路10，通过电路形式实现时钟源板卡的功能，可以节省时钟源板卡所占用的空间，从而提高机箱20的集成化。
需要注意的是，在上述实施例中，为便于理解，引入了插槽22对本申请的时钟源电路10的连接方式及工作过程进行描述。而在实际应用中，本申请的时钟源电路10可以不包括机箱20的插槽22。换句话说，插槽22是本申请的时钟源电路10的环境元件，其引入与否不应理解为对本申请的时钟源电路10的保护范围的限制。
在一个实施例中，如图2所示，本申请的时钟源电路10，其参考信号发生电路110可以包括恒温晶振112和第一时钟发生器114。
具体的，恒温晶振112(OCXO，Oven Controlled Crystal Oscillator)即恒温晶体振荡器，用于输出稳定的第一脉冲信号。该第一脉冲信号用于为第一时钟发生器114提供基准。
第一时钟发生器114与恒温晶振112连接，用于获取第一脉冲信号，并生成第一参考信号和第二参考信号。第一时钟发生器114内可以具有两个锁相回路(PLL，Phase LockedLoop)。具有两个锁相回路的第一时钟发生器114可以根据第一脉冲信号生成第一参考信号和第二参考信号，且第一参考信号和第二参考信号的相位相同。在本申请的实施例中，第一时钟发生器114可以是型号为LMK03318的低噪声时钟发生器。第一参考信号的频率与第一脉冲信号的频率相同。第二参考信号可以是差分信号。例如，恒温晶振112可以向第一时钟发生器114输出频率为10MHz的第一脉冲信号。第一时钟发生器114生成的第一参考信号的频率是10MHz，第一时钟发生器114生成的第二参考信号的频率是100MHz。第一参考信号具有良好的兼容性。第二参考信号为高频基准时钟信号，其抖动小，稳定度和精准度高。通过恒温晶振112向第一时钟发生器114输出第一脉冲信号，可以使第一时钟发生器114的输出频率更准确稳定。
在一个实施例中，仍然如图2所示，本申请的时钟源电路10，还可以包括第一时钟芯片150和第二时钟芯片160。
具体的，第一时钟芯片150可以连接于参考信号发生电路110与插槽22之间，且连接于参考信号发生电路110与时钟信号发生电路120之间，用于对参考信号发生电路110生成的第一参考信号进行抖动消除、同步及扩展。在此，第一参考信号的扩展是指以一个第一参考信号为基础，复制得到多个相位和频率等都完全相同的第一参考信号。当参考信号发生电路110生成第一参考信号后，第一参考信号经第一时钟芯片150，扩展出多个第一参考信号并输出至插槽22和时钟信号发生电路120。
第二时钟芯片160也连接于参考信号发生电路110与插槽22之间，且连接于参考信号发生电路110与时钟信号发生电路120之间，用于对参考信号发生电路110生成的第二参考信号进行抖动消除、同步及扩展。在此，第二参考信号的扩展是指以一个第二参考信号为基础，复制得到多个相位和频率等都完全相同的第二参考信号。当参考信号发生电路110生成第二参考信号后，第二参考信号经第二时钟芯片160，扩展出多个第二参考信号输出至插槽22和时钟信号发生电路120。
更具体的，第一时钟芯片150的输入端可以通过第一线缆152与参考信号发生电路110连接，即第一时钟芯片150的输入端可以通过第一线缆152与第一时钟发生器114连接。第一时钟芯片150的输出端可以与插槽22及时钟信号发生电路120连接。第二时钟芯片160的输入端可以通过第二线缆162与参考信号发生电路110连接，即第二时钟芯片160的输入端可以通过第二线缆162与第一时钟发生器114连接。第二时钟芯片160的输出端可以与插槽22及时钟信号发生电路120连接。在本申请的实施例中，第一线缆152和第二线缆162可以是等长度的同轴线缆。第一线缆152和第二线缆162长度相等，可以保证第一参考信号和第二参考信号在传输过程中无延迟。在本申请的实施例中，第一时钟芯片150和第二时钟芯片160可以是型号为LMK04808的时钟芯片，该时钟芯片具有对时钟信号进行抖动消除、同步及扩展的功能。
需要理解的是，在图2所示的实施例中，未示出可编程门阵列130与参考信号发生电路110及时钟信号发生电路120之间的连接关系。根据本申请实施例的描述可以得出，第一时钟芯片150也可以连接于参考信号发生电路110与可编程门阵列130之间。换句话说，第一时钟芯片150的输入端通过第一线缆152与参考信号发生电路110连接，即通过第一线缆152与第一时钟发生器114连接。第一时钟芯片150的输出端与可编程门阵列130连接，以使可编程门阵列130所获取的第一参考信号已进行抖动消除和同步。同样的，第二时钟芯片160也连接于参考信号发生电路110与可编程门阵列130之间。换句话说，第二时钟芯片160的输入端通过第二线缆162与参考信号发生电路110连接，即通过第二线缆162与第一时钟发生器114连接。第二时钟芯片160的输出端与可编程门阵列130连接，以使可编程门阵列130所获取的第二参考信号已进行抖动消除和同步。
在一个实施例中，仍然如图2所示，本申请的时钟源电路10，其时钟信号发生电路120包括第二时钟发生器122及压控振荡器124。
具体的，压控振荡器124(VCXO，Voltage-Controlled Crystal Oscillator)是通过电压控制晶振的频率输出的晶体振荡器。在本申请的实施例中，压控振荡器124用于输出第二脉冲信号。压控振荡器124可以与第二时钟发生器122连接，从而将第二脉冲信号输出至第二时钟发生器122。该第二脉冲信号用于为第二时钟发生器122提供基准。
第二时钟发生器122与压控振荡器124连接，用于获取第二脉冲信号。第二时钟发生器122还连接于参考信号发生电路110和插槽22之间，从而获取第一参考信号和第二参考信号。第二时钟发生器122可以根据第一参考信号、第二参考信号和第二脉冲信号生成第一时钟信号，并将第一时钟信号输出至插槽22。在本申请的实施例中，第二时钟发生器122可以是型号为HMC7044的时钟发生器。在图2未示出的实施例中，根据本申请的描述，第二时钟发生器122还可以与可编程门阵列130连接，从而将第一时钟信号输出可编程门阵列130。第一时钟信号可以用于精确计时，并提供快速切换的LVPECL。
在一个实施例中，本申请的时钟源电路10，其所应用的机箱20可以具有若干个插槽22。这里的若干个指一个以上的整数。在本申请的实施例中，当机箱20具有若干个插槽22时，第一参考信号和第二参考信号从参考信号发生电路110至任一插槽22的传输距离相等。
具体的，当机箱20具有若干个插槽22时，第一参考信号需要从参考信号发生电路110传输至每一插槽22。第二参考信号也需要从参考信号发生电路110传输至每一插槽22。在本申请的实施例中，第一参考信号从参考信号发生电路110传输至每一插槽22的传输距离均相等，且等于第二参考信号从参考信号发生电路110传输至每一插槽22的传输距离。
在一个实施例中，如图3所示，本申请的时钟源电路10，其可编程门阵列130与插槽22之间还通过第三触发信号进行交互。
具体的，在本申请的实施例中，当可编程门阵列130与插槽22之间仅选择通过第三触发信号进行交互时，第一参考信号、第二参考信号和第一时钟信号不再输出至插槽22。此时，参考信号发生电路110生成第一参考信号后，经第一时钟芯片150扩展，将第一参考信号输出至第二时钟发生器122和可编程门阵列130。参考信号发生电路110生成第二参考信号后，经第二时钟芯片160扩展，将第二参考信号输出至第二时钟发生器122和可编程门阵列130。第二时钟发生器122可以根据第一参考信号和第二参考信号、第二脉冲信号生成第一时钟信号，并输出至可编程门阵列130。可编程门阵列130根据第一参考信号、第二参考信号和第一时钟信号生成上行信号，并输出至插槽22。插槽22获取上行信号后，生成下行信号并反馈至可编程门阵列130。在图3所示的实施例中，将该上行信号和下行信号合并标注为第三触发信号。第三触发信号在一定程度上也可以实现可编程门阵列130与插槽22之间的交互。相比于第三触发信号，通过第一触发信号和第二触发信号进行可编程门阵列130与插槽22之间的交互，交互速率更快，稳定性也更高。
需要注意的是，在本申请的时钟源电路10工作时，一方面，可编程门阵列130与插槽22之间可以仅通过第一触发信号和第二触发信号进行交互。另一方面，可编程门阵列130与插槽22之间也可以仅通过第三触发信号进行交互。在又一方面，可编程门阵列130与插槽22之间还可以既通过第一触发信号和第二触发信号进行交互，又通过第三触发信号进行交互。
下面结合图3，从一个具体的实施例，对本申请的时钟源电路10的工作过程进行描述。
本申请的时钟源电路10工作时，恒温晶振112可以稳定输出10MHz的第一脉冲信号，为第一时钟发生器114提供基准，使第一时钟发生器114的输出频率更加准确稳定。第一时钟发生器114可以是型号为LMK03318的时钟发生器，其具备两个锁相回路。两个锁相回路可以使第一时钟发生器114的输出信号的相位与输入信号的相位相同。第一时钟发生器114同时输出频率为10MHz的第一参考信号和频率为100MHz的第二参考信号。其中第二参考信号为差分信号，可以提升时钟源电路10的抗噪能力。
第一参考信号通过第一线缆152传递至第一时钟芯片150。第二参考信号通过第二线缆162传递至第二时钟芯片160。第一线缆152和第二线缆162为等长的同轴线缆，可以保证第一参考信号和第二参考信号的传输无延迟。第一时钟芯片150和第二时钟芯片160可以是型号为LMK04808的时钟芯片。
机箱20可以具有若干个插槽22。第一时钟芯片150获取第一参考信号后，对第一参考信号进行相位调整，从而消除抖动。同时，第一时钟芯片150还可以对第一参考信号进行同步和扩展，从而将第一参考信号分成若干个，并分别传递至机箱20的若干个插槽22、第二时钟发生器122和可编程门阵列130。第二时钟芯片160获取第二参考信号后，对第二参考信号进行相位调整，从而消除抖动。同时，第二时钟芯片160还可以对第二参考信号进行同步和扩展，从而将第二参考信号分成若干个，并分别传递至机箱20的若干个插槽22、第二时钟发生器122和可编程门阵列130。
传递至各插槽22的第一参考信号和第二参考信号用于提供参考时钟。其中，第一参考信号为频率为10MHz的低抖动参考信号。在本申请的实施例中，第一时钟芯片150至任一插槽22的布线长度都是等长的，从而保证每一插槽22收到的第一参考信号的相位相等。低频率的第一参考信号具有良好的兼容性。第二参考信号为频率为100MHz的高频基准时钟。第二参考信号的相位与第一参考信号的相位精准对齐。第二参考信号比第一参考信号的抖动更新。同样的，第二时钟芯片160至任一插槽22的布线长度都是等长的，从而保证每一插槽22收到的第二参考信号的相位相等。
第二时钟发生器122分别接收第一参考信号、第二参考信号和压控振荡器124发出的第二脉冲信号，并生成第一时钟信号传递至机箱20的各插槽22。第一时钟信号用于精确计时，且提供快速切换的LVPECL。第一时钟信号也传递至可编程门阵列130。第二时钟发生器122可以是型号为HMC7044的时钟发生器。
可编程门阵列130获取第一参考信号、第二参考信号和第一时钟信号后，生成高速高质量的触发信号，即第一触发信号。可编程门阵列130将第一触发信号传递至机箱20的各插槽22。插槽22收到第一触发信号后，反馈第二触发信号至可编程门阵列130，从而实现插槽22与可编程门阵列130之间的交互。
可编程门阵列130获取第一参考信号、第二参考信号和第一时钟信号后，还生成源同步信号。可编程门阵列130将源同步信号传递至同步信号发生电路140。同步信号发生电路140可以将源同步信号转换为同步信号，并传递至各插槽22。同步信号可以定位第一参考信号和第二参考信号的相位关系。同步信号发生电路140可以是型号为ADCLK954的时钟分配器。
在一个实施例中，如图4所示，本申请还提供一种机箱20，包括若干个插槽22及如上述任意一个实施例中的时钟源电路10。
具体的，时钟源电路10用于与插槽22连接。时钟源电路10可以包括参考信号发生电路110、时钟信号发生电路120、可编程门阵列130和同步信号发生电路140。参考信号发生电路110与插槽22连接，以生成第一参考信号和第二参考信号，并传递至插槽22。时钟信号发生电路120连接于参考信号发生电路110与插槽22之间，用于获取第一参考信号和第二参考信号，生成第一时钟信号并传递至插槽22。可编程门阵列130与参考信号发生电路110及时钟信号发生电路120连接。可编程门阵列130还与插槽22连接，以获取第一参考信号、第二参考信号和第一时钟信号，生成第一触发信号及源同步信号，第一触发信号传递至插槽22。同步信号发生电路140连接于可编程门阵列130与插槽22之间，以获取源同步信号，生成同步信号并传递至插槽22。
在一个实施例中，本申请还提供一种多机箱级联系统30。该多机箱级联系统30包括多个如上述实施例中的机箱20。这里的多个指两个以上的整数。其中，多个机箱20中包括一个主机箱32和若干个从机箱34。这里的若干个指一个以上的整数。主机箱32和从机箱34共用主机箱32的参考信号发生电路110。
具体的，对于任一机箱20，该机箱20中的可编程门阵列130可以与该机箱20的参考信号发生电路110连接，从而向参考信号发生电路110发出指令，控制参考信号发生电路110工作。对于多机箱级联系统30，多个机箱20的可编程门阵列130可以相互连接，从而实现信息交互。
每一机箱20上可以设有一个拨码开关，用户通过拨码开关，决定该机箱20为主机箱32或从机箱34。主机箱32的可编程门阵列130控制主机箱32的参考信号发生电路110工作，向主机箱32的时钟信号发生电路120及可编程门阵列130提供第一参考信号和第二参考信号，并向从机箱34的时钟信号发生电路120及可编程门阵列130提供第一参考信号和第二参考信号。从机箱34的可编程门阵列130控制从机箱34的参考信号发生电路110不工作。
在一个实施例中，如图5所示，本申请的多机箱级联系统30，对于每一机箱20而言，其时钟源电路10还包括第一时钟芯片150和第二时钟芯片160。
具体的，第一时钟芯片150的输入端通过第一线缆152与参考信号发生电路110连接，以获取第一参考信号，并对第一参考信号进行抖动消除、同步及扩展。第一时钟芯片150的输出端与插槽22和时钟信号发生电路120、可编程门阵列130连接。第二时钟芯片160的输入端通过第二线缆162与参考信号发生电路110连接，以获取第二参考信号，并对第二参考信号进行抖动消除、同步及扩展。第二时钟芯片160的输出端与插槽22和时钟信号发生电路120、可编程门阵列130连接。换句话说，对于每一机箱20而言，其插槽22、时钟信号发生电路120和可编程门阵列130所获取的第一参考信号都是由第一时钟芯片150输出的。插槽22、时钟信号发生电路120和可编程门阵列130所获取的第二参考信号都是由第二时钟芯片160输出的。
如图5所示，参考信号发生电路110可以包括恒温晶振112和与恒温晶振112连接的第一时钟发生器114，第一时钟发生器114用于输出第一参考信号和第二参考信号。由此，各从机箱34的第一时钟芯片150可以分别与主机箱32的第一时钟发生器114连接，以获取第一参考信号，并输出至该从机箱34的插槽22、时钟信号发生电路120和可编程门阵列130。各从机箱34的第二时钟芯片160可以分别与主机箱32的第一时钟发生器114连接，以获取第二参考信号，并输出至该从机箱34的插槽22、时钟信号发生电路120和可编程门阵列130。同时，主机箱32的第一时钟芯片150也与主机箱32的第一时钟发生器114连接，用于获取第一参考信号。主机箱32的第二时钟芯片160也与主机箱32的第一时钟发生器114连接，用于获取第二参考信号。
在本申请的实施例中，主机箱32的参考信号发生电路110与任一第一时钟芯片150之间的电连接距离，以及主机箱32的参考信号发生电路110与任一第二时钟芯片160之间的电连接距离相等。换句话说，主机箱32的第一时钟发生器114与任一第一时钟芯片150之间的布线距离，以及主机箱32的第一时钟发生器114与任一第二时钟芯片160之间的布线距离均相等。
在一个实施例中，如图6所示，本申请的多机箱级联系统30，还包括第一同步缓冲器170和第二同步缓冲器180。
第一同步缓冲器170与主机箱32的可编程门阵列130连接，以受可编程门阵列130的控制。第一同步缓冲器170还与任一机箱20的第一时钟芯片150连接，用于配置所有的第一时钟芯片150，从而使各机箱20的第一参考信号位于同一相位。第二同步缓冲器180与主机箱32的可编程门阵列130连接，以受可编程门阵列130的控制。第二同步缓冲器180还与任一机箱20的第二时钟芯片160连接，用于配置所有的第二时钟芯片160，从而使各机箱20的第二参考信号位于同一相位。
基于本申请的多机箱级联系统30，本申请还提供一种多机箱级联系统30的控制方法。该控制方法应用于该多机箱级联系统30中的每一机箱20，包括如下步骤：
S100，获取输入指令，输入指令包括第一输入指令和第二输入指令中的一个。
S210，若输入指令为第一输入指令，则可编程门阵列130控制参考信号发生电路110工作，输出第一参考信号和第二参考信号。
S220，若输入指令为第二输入指令，则可编程门阵列130控制参考信号发生电路110停止工作。
具体的，这里的输入指令可以是用户通过拨码开关输入的控制指令。用户通过拨码开关输入指令后，可以决定机箱20为主机箱32或从机箱34。在本申请的实施例中，收到第一输入指令的机箱20为主机箱32，收到第二输入指令的机箱20为从机箱34。由此，收到第一输入指令的主机箱32，其可编程门阵列130控制参考信号发生电路110工作，输出第一参考信号和第二参考信号。收到第二输入指令的从机箱34，可编程门阵列130控制参考信号发生电路110停止工作，其获取来自主机箱32的第一参考信号和第二参考信号。
进一步的，步骤S210具体包括：若输入指令为第一输入指令，则可编程门阵列130控制参考信号发生电路110工作，输出第一参考信号至第一时钟芯片150，输出第二参考信号至第二时钟芯片160。
步骤S220具体包括：若输入指令为第二输入指令，则可编程门阵列130控制参考信号发生电路110停止工作，并通过第一时钟芯片150获取主机箱32的第一参考信号，通过第二时钟芯片160获取主机箱32的第二参考信号。
具体的，即每一机箱20的第一时钟芯片150和第二时钟芯片160均与主机箱32的参考信号发生电路110连接。每一机箱20的第一时钟芯片150均获取主机箱32的参考信号发生电路110输出的第一参考信号。每一机箱20的第二时钟芯片160均获取主机箱32的参考信号发生电路110输出的第二参考信号。
更进一步的，步骤S220之后还包括：
S300，若输入指令为第一指令，则可编程门阵列130控制第一同步缓冲器170配置各第一时钟芯片150，并控制第二同步缓冲器180配置各第二时钟芯片160。
具体的，当机箱20为主机箱32时，主机箱32的可编程门阵列130控制主机箱32的第一同步缓冲器170配置各机箱20的第一时钟芯片150。主机箱32的可编程门阵列130控制主机箱32的第二同步缓冲器180配置各机箱20的第二时钟芯片160。
下面结合图6，从一个具体的实施例，对本申请的多机箱级联系统30的工作过程进行描述。
多机箱级联系统30包括多个级联的机箱20。每个机箱20的背板上可以设有一个拨码开关，用户通过拨码开关定义该机箱20为主机箱32或从机箱34。
多机箱级联系统30工作时，每一机箱20的可编程门阵列130读取拨码开关，判断该机箱20为主机箱32或从机箱34。若为从机箱34，则可编程门阵列130控制其参考信号发生电路110停止工作。若为主机箱32，则可编程门阵列130控制其参考信号发生电路110工作。
主机箱32的参考信号发生电路110工作时，发出多个第一参考信号和第二参考信号，通过等长度的同轴线缆，传递至每一机箱20的第一时钟芯片150和第二时钟芯片160。同时，主机箱32的可编程门阵列130还通过第一同步缓冲器170配置各第一时钟芯片150，通过第二同步缓冲器180配置各第二时钟芯片160，使各机箱20中的第一时钟芯片150和第二时钟芯片160工作。各机箱20中的第一时钟芯片150和第二时钟芯片160工作时，即可向插槽22输出第一参考信号、第二参考信号、第一时钟信号和第一触发信号，并获取插槽22反馈的第二触发信号。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (11)
1.一种时钟源电路，用于与机箱的插槽连接，其特征在于，包括：
参考信号发生电路，与所述插槽连接，以生成第一参考信号和第二参考信号，并传递至所述插槽；
时钟信号发生电路，连接于所述参考信号发生电路与所述插槽之间，用于获取所述第一参考信号和所述第二参考信号，生成第一时钟信号并传递至所述插槽；
可编程门阵列，与所述参考信号发生电路及所述时钟信号发生电路连接，所述可编程门阵列还与所述插槽连接，以获取所述第一参考信号、所述第二参考信号和所述第一时钟信号，生成第一触发信号及源同步信号，所述第一触发信号传递至所述插槽；
同步信号发生电路，连接于所述可编程门阵列与所述插槽之间，以获取所述源同步信号，生成同步信号并传递至所述插槽。
2.根据权利要求1所述的时钟源电路，其特征在于，所述参考信号发生电路包括：
恒温晶振，用于输出第一脉冲信号；
第一时钟发生器，与所述恒温晶振连接，以获取所述第一脉冲信号，并生成所述第一参考信号和所述第二参考信号。
3.根据权利要求1所述的时钟源电路，其特征在于，还包括：
第一时钟芯片，所述第一时钟芯片的输入端通过第一线缆与所述参考信号发生电路连接，所述第一时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第一参考信号，并对所述第一参考信号进行抖动消除、同步及扩展；
第二时钟芯片，所述第二时钟芯片的输入端通过第二线缆与所述参考信号发生电路连接，所述第二时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第二参考信号，并对所述第二参考信号进行抖动消除、同步及扩展。
4.根据权利要求3所述的时钟源电路，其特征在于，所述第一线缆与所述第二线缆长度相同。
5.根据权利要求1所述的时钟源电路，其特征在于，所述时钟信号发生电路包括：
第二时钟发生器，连接于所述参考信号发生电路与所述插槽之间，以获取所述第一参考信号和所述第二参考信号，生成第一时钟信号并传递至所述插槽；
压控振荡器，与所述第二时钟发生器连接，以向所述第二时钟发生器输出第二脉冲信号。
6.根据权利要求1所述的时钟源电路，其特征在于，所述第一参考信号与所述第二参考信号的相位相同。
7.根据权利要求1所述的时钟源电路，其特征在于，所述机箱具有若干个插槽，所述第一参考信号和所述第二参考信号从所述参考信号发生电路至任一所述插槽的传输距离均相等。
8.一种机箱，其特征在于，包括：
若干个插槽，
如权利要求1至7任意一项所述的时钟源电路，所述时钟源电路与若干个所述插槽连接。
9.一种多机箱级联系统，其特征在于，包括多个如权利要求8所述的机箱，多个所述机箱包括一个主机箱和若干个从机箱；
所述主机箱与所述从机箱共用所述主机箱的参考信号发生电路。
10.根据权利要求9所述的多机箱级联系统，其特征在于，所述时钟源电路包括：第一时钟芯片，所述第一时钟芯片的输入端通过第一线缆与所述参考信号发生电路连接，所述第一时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第一参考信号，并对所述第一参考信号进行抖动消除、同步及扩展；第二时钟芯片，所述第二时钟芯片的输入端通过第二线缆与所述参考信号发生电路连接，所述第二时钟芯片的输出端与所述插槽和所述时钟信号发生电路连接，以获取所述第二参考信号，并对所述第二参考信号进行抖动消除、同步及扩展；
所述主机箱的参考信号发生电路与任一所述机箱的所述第一时钟芯片连接，以输出所述第一参考信号；所述主机箱的参考信号发生电路与任一所述机箱的所述第二时钟芯片连接，以输出所述第二参考信号；
所述主机箱的参考信号发生电路与任一所述第一时钟芯片之间的电连接距离，以及所述主机箱的参考信号发生电路与任一所述第二时钟芯片之间的电连接距离相等。
11.根据权利要求10所述的多机箱级联系统，其特征在于，还包括：第一同步缓冲器和第二同步缓冲器，所述第一同步缓冲器和所述第二同步缓冲器分别与所述主机箱的所述可编程门阵列连接；
所述第一同步缓冲器分别连接至任一所述第一时钟芯片，以使所述主机箱的可编程门阵列通过所述第一同步缓冲器配置任一所述第一时钟芯片；
所述第二同步缓冲器分别连接至任一所述第二时钟芯片，以使所述主机箱的可编程门阵列通过所述第二同步缓冲器配置任一所述第二时钟芯片。
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Families Citing this family (1)
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|---|---|---|---|---|
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104836573A (zh) * | 2015-04-30 | 2015-08-12 | 北京空间机电研究所 | 一种超大面阵cmos相机多路高速信号的同步时钟系统 |
| CN107547161A (zh) * | 2017-07-03 | 2018-01-05 | 新华三技术有限公司 | 一种时钟同步方法和装置 |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831490B1 (en) * | 2000-07-18 | 2004-12-14 | Hewlett-Packard Development Company, L.P. | Clock synchronization circuit and method |
| US7366939B2 (en) | 2005-08-03 | 2008-04-29 | Advantest Corporation | Providing precise timing control between multiple standardized test instrumentation chassis |
| GB2480311A (en) * | 2010-05-13 | 2011-11-16 | Univ Bangor | Optical OFDM synchronisation using clock signal transmitted outside OFDM symbol frequency band |
| CN102013970B (zh) * | 2010-12-23 | 2013-07-10 | 北京北方烽火科技有限公司 | 时钟同步方法、装置及基站时钟设备 |
| CN105306047B (zh) * | 2015-10-27 | 2018-08-10 | 中国电子科技集团公司第四十一研究所 | 一种同步时钟参考源及同步时钟参考产生方法 |
| CN106788853B (zh) * | 2017-01-26 | 2018-12-07 | 华为技术有限公司 | 一种时钟同步装置及方法 |
| CN108494399A (zh) * | 2018-03-22 | 2018-09-04 | 苏州瑞迈斯医疗科技有限公司 | 一种时钟分配装置及pet系统 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104836573A (zh) * | 2015-04-30 | 2015-08-12 | 北京空间机电研究所 | 一种超大面阵cmos相机多路高速信号的同步时钟系统 |
| CN107547161A (zh) * | 2017-07-03 | 2018-01-05 | 新华三技术有限公司 | 一种时钟同步方法和装置 |
| CN209489030U (zh) * | 2018-10-30 | 2019-10-11 | 北京金风科创风电设备有限公司 | 主控机箱和电力电子控制系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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